JPH06260508A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ソース抵抗を増大させずにドレイ
ン耐圧が向上させた電界効果トランジスタ及びその製造
方法を提供することを目的とする。 【構成】 本発明に係るＦＥＴは、ショットキゲート型
電界効果トランジスタにおいて、ゲート電極１４は、ソ
ース領域７に近接し、ドレイン領域８からは離れている
とともに、ゲート電極１４の下方の領域とドレイン領域
８との間には、チャネル領域の深さよりも浅い領域に、
不純物濃度がドレイン領域８よりも低く、チャネル領域
よりも高い中濃度不純物領域１０を有することを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、化合物半導体装置の製
造方法、特にGaAsを用いたショットキゲート型電界効果
トランジスタ（ＦＥＴ）の製造方法に関するものであ
る。

【０００２】

【従来の技術】近年、Siを用いた半導体に比べ超高速
性、低消費電力性等の面から優れた半導体として化合物
半導体、特にGaAsを用いたＦＥＴ等が注目されている。

【０００３】GaAsを用いたＦＥＴでは、ソース抵抗低減
のために高濃度不純物領域であるソース領域及びドレイ
ン領域をゲート電極に対して自己整合的に形成する方法
が一般的に採用されている。このようなセルフアライン
構造を実現するための方法として典型的な例としては、
ダミーゲートを用いたイオン注入法により高濃度不純物
領域を形成するＳＡＩＮＴ（Self-Aligned Implantatio
n for Ｎ⁺ -layer Technology ）という技術がある。

【０００４】

【発明が解決しようとする課題】しかし、このような従
来の製造プロセスで削成したＦＥＴは、ゲート電極とド
レイン領域が近接していたので、ドレイン耐圧が低いと
いう問題があった。

【０００５】そこで、本発明は、ドレイン耐圧が高いＦ
ＥＴの製造方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明は、ショットキゲート型電界効果トランジ
スタの製造方法において、表面にアニール用の保護膜を
形成した半導体基板上に、２層以上からなるダミーゲー
トをマスクとして用いて自己整合的に不純物をイオン注
入し、ソース領域及びドレイン領域となる高濃度不純物
領域を形成する第１の工程と、半導体基板上にレジスト
膜を形成し、少なくともドレイン領域のダミーゲート側
の部分からはレジスト膜が取り除かれるようにパターニ
ングする第２の工程と、ダミーゲートの露出部分のゲー
ト長方向の長さがドレイン領域側から所望の値になるよ
うにレジスト膜をエッチングする第３の工程と、第３の
工程でエッチングされたレジスト膜をマスクとして、ダ
ミーゲートのドレイン側をエッチングした後、残ったレ
ジスト膜を除去する第４の工程と、半導体基板上に絶縁
膜を形成する第５の工程と、ダミーゲートで絶縁膜をリ
フトオフした後、露出した保護膜を除去する第６の工程
と、ダミーゲートの跡に、半導体基板とショットキー接
合するゲート電極を形成する第７の工程と有することを
特徴とする。

【０００７】また、第４工程の後、第５工程前に、ダミ
ーゲートの下方の領域とドレイン領域との間のチャネル
領域の深さよりも浅い領域に、不純物を注入することに
よって、不純物濃度が高濃度不純物領域よりも低く、チ
ャネル領域よりも高い中濃度不純物領域を形成する中濃
度不純物注入工程を有するものであってもよい。

【０００８】また、上記問題点を解決するために、本発
明は、ショットキゲート型電界効果トランジスタにおい
て、ゲート電極は、ソース領域に近接し、ドレイン領域
からは離れているとともに、ゲート電極の下方の領域と
ドレイン領域との間には、チャネル領域の深さよりも浅
い領域に、不純物濃度がドレイン領域よりも低く、チャ
ネル領域よりも高い中濃度不純物領域を有することを特
徴とする。

【０００９】

【作用】上記の方法によれば、ダミーゲートを形成し、
このダミーゲートをマスクとしてドレイン領域及びソー
ス領域を自己整合的に形成した後、このダミーゲート上
の露出部分のゲート長方向の長さがソース領域側から所
望の値になるようにレジスト膜の長さをエッチングし、
ダミーゲートを所望の長さに調整した後にダミーゲート
を取り除き、ダミーゲート跡にゲート電極を形成するの
で、ソース領域には近接しドレイン領域のみから離して
ゲート電極を形成することができる。

【００１０】また、第４の工程が終了した後には、ドレ
イン領域とダミーゲート直下の領域とには所定の間隔が
設けられることになり、所望の長さに調整したダミーゲ
ートをマスクとして不純物を注入すれば、チャネル領域
に不純物領域を形成することができる。

【００１１】上記の構成によれば、本発明に係るＦＥＴ
のゲート電極は、ソース領域に近接し、ドレイン領域か
らは離れている。このため、ソース抵抗を増大させずに
ドレイン耐圧が向上させることができる。また、ゲート
電極の下方の領域とドレイン領域との間には、不純物濃
度がドレイン領域よりも低く、チャネル領域よりも高い
中濃度不純物領域が形成されている。中濃度不純物領域
が形成されていない場合には、チャネル領域の長さが長
くなってしまい、ゲート長が長いのと同様の悪影響を生
ずることになるが、このように中濃度不純物領域を形成
すれば、このような悪影響を抑制することができる。

【００１２】

【実施例】以下、添付図面を参照して本発明の実施例に
係る半導体装置の製造方法について説明する。なお、図
面の説明において同一要素には同一符号を付し、重複す
る説明は省略する。

【００１３】まず、図１（ａ）に示すように、ｎ型動作
層６を形成したGaAs基板１の表面にプラズマＣＶＤ法に
より窒化シリコン膜（SiＮ_X ）２を一様に堆積させる。
この窒化シリコン膜２は、後のアニーリングの保護膜で
あると共に、ＦＥＴ製造の全行程を通してGaAs表面を保
護するものである。次に、窒化シリコン膜２の表面に最
下段レジスト３となるフォトレジストを一様に塗布す
る。次に、最下段レジスト３の表面にスパッタ法を用い
てSiＯ₂ を一様に堆積させる。そして、この表面に最上
段レジスト５となるフォトレジストを一様に塗布する。
このようにして、最下段レジスト３、スパッタSiＯ₂ 膜
４及び最上段レジスト５の３層レジストを形成する。

【００１４】次に、図１（ｂ）に示すように、最上段レ
ジスト５を、露光装置によって露光、現像してパターニ
ングする。

【００１５】次に、図１（ｃ）に示すように、パターニ
ングに従って、ＣＦ₄ ガス及びＨ₂ガスを用いた反応性
イオンエッチング（ＲＩＥ）によりSiＯ₂ 膜４を除去
し、続いてＯ₂ ガスを用いたＲＩＥにより最下段レジス
ト３を除去する。なお、この際、最上段レジスト５も除
去される。このようにしてダミーゲート３０１が形成さ
れる。なお、それ以外の箇所には最下段レジスト３が残
存しており、さらにダミーゲート３０１及び最下段レジ
スト３の表面にはSiＯ₂ 膜４が残存している。この後、
最下段レジスト３及びダミーゲート３０１をマスクとし
てSi⁺ のイオン注入によってソース領域７及びドレイン
領域８となるべきｎ⁺ 層を形成する。

【００１６】次に、全表面を覆うようにして、レジスト
膜を形成する。そして、図２（ｄ）に示すように、ダミ
ーゲート３０１側面及びダミーゲート３０１の表面上の
SiＯ₂ 膜４のドレイン領域８側の部分を除き、ダミーゲ
ート３０１、最下段レジスト３及びSiＯ₂ 膜４を覆うよ
うにレジスト膜をパターニングする。このレジスト膜９
ａ、９ｂは、ダミーゲート３０１及び最下段レジスト３
が必要以上にエッチングされるのを避けるための保護膜
として機能する。

【００１７】次に、Ｏ₂ プラズマエッチング等による等
方性エッチングを行い、図２（ｅ）に示すように、ダミ
ーゲート３０１のレジスト膜９ａが所望の長さＬ_G にな
るまで除去する。これによりレジスト膜９ａのパターン
が後退することになる。また、ダミーゲート３０１もこ
れにともなってエッチングされる。図示したように、エ
ッチングが始まる端面の位置が、レジスト膜９ａとダミ
ーゲート３０１とではずれているので、エッチング後の
ダミーゲート３０１の長さは上述した長さＬＧよりも広
い。なお、理想的には図２（ｄ）に示すようにレジスト
膜を塗布するのが望ましいが、レジスト膜９ａとダミー
ゲート３０１のエッチング速度は略等しいので、レジス
ト膜９ａの端面とダミーゲート３０１の端面とが垂直方
向に一致しているものであってもよい。図面左側のレジ
スト膜９ｂは、その表面及びドレイン領域８側の側面が
除去される。

【００１８】次に、図２（ｆ）に示すように、ダミーゲ
ート３０１上のSiＯ₂ 膜４の露出した部分をＣＦ₄ ガス
及びＨ₂ ガスを用いたＲＩＥにより除去する。これによ
り、ダミーゲート３０１上のSiＯ₂ 膜４は、上述した所
望の長さＬ_G になる。

【００１９】次に、図３（ｇ）に示すように、レジスト
膜９ａ、９ｂ及びダミーゲート３０１の露出した部分
が、Ｏ₂ ガスを用いたＲＩＥにより除去される。ダミー
ゲート３０１の下方の領域と、ドレイン領域８との間の
領域内に、チャネル領域より浅い深さでSi⁺ を注入し、
中濃度不純物領域１０を形成する。この中濃度不純物領
域１０の不純物の濃度はチャネル領域における濃度より
は低いが、ソース領域７及びドレイン領域８等の高濃度
不純物領域よりは高い。

【００２０】次に、図３（ｈ）に示すように、全表面を
覆うように、絶縁膜として例えばSiＯ₂ 膜１１をスパッ
タ法によって堆積させる。

【００２１】次に、図３（ｉ）に示すように、薄いフッ
酸の混合した溶液でエッチングをおこない側壁のSiＯ₂
膜１１を除去する。側壁のSiＯ₂ 膜１１は、平坦部分に
形成されたSiＯ₂ 膜１１に比べ膜質が弱いので、短時間
でエッチングを行った場合は側壁のSiＯ₂ １１のみ取り
除かれる。

【００２２】次に、図４（ｊ）に示すように、リフトオ
フによって、ダミーゲート３０１、最下段レジスト３、
および、これらの表面に順次形成されているSiＯ₂ 膜
３、４を除去する。この後、活性化アニールを行って、
ソース領域７及びドレイン領域８のｎ⁺ 層を活性化す
る。

【００２３】次に、図４（ｋ）に示すような範囲で、即
ち、ソース領域７及びドレイン領域８のそれぞれの中心
付近から外側に向かった所定の範囲のSiＯ₂ 膜を、反応
性イオンビームエッチングにより除去する。続いて、こ
れと同じ範囲内で窒化シリコン膜２をＲＩＥにより除去
し、オーミック金属を蒸着し、リフトオフして、ソース
電極１３及びドレイン電極１２の両オーミック電極を形
成する。

【００２４】次に、図５（ｌ）に示すように、中濃度不
純物領域１０とソース領域７で囲まれる領域上方の窒化
シリコン膜２をプラズマエッチングにより除去し、ゲー
ト金属を蒸着し、リフトオフして、ゲート電極１４を形
成し、製造工程は終了する。

【００２５】上記の製造方法で製造された電界効果トラ
ンジスタは、次に示す通りである。図５（ｌ）に示すよ
うに、GaAs基板１には、ドレイン領域８及びソース領域
７が設けられており、ドレイン領域８とソース領域７と
の間にはチャネル領域が存在している。ゲート電極１４
の下方の領域とドレイン領域８との間の領域内には、ド
レイン領域８に接して中濃度不純物領域１０が形成され
ている。この中濃度不純物領域１０に含まれる不純物濃
度は、ドレイン領域８及びソース領域７に含まれる不純
物の濃度よりも高いが、チャネル領域内の不純物濃度よ
りは低いものである。ゲート電極１４は、この中濃度不
純物領域１０と、ソース領域７との間のチャネル領域上
に形成されている。

【００２６】ドレイン領域８及びソース領域７のそれぞ
れの表面上には、それぞれに対応してドレイン電極１２
及びソース電極１３が形成されている。そして、ドレイ
ン領域８及びソース領域７のそれぞれとゲート電極１４
との間には、上段が絶縁膜１１からなり、下段が保護膜
２からなる部材が介在している。ドレイン電極１２及び
ソース電極１３のそれぞれの外側に向かっては保護膜２
が形成されている。

【００２７】以上のように、本実施例によれば、上記の
ように、ドレイン領域のみから離れ、ソース領域とは近
接したゲート電極を形成することができる。このように
形成されたＦＥＴにあっては、ドレイン領域のみがゲー
ト電極から離れているので、ソース抵抗を増大させるこ
となくドレイン耐圧の向上をはかることができる。

【００２８】また、上述したようにゲート電極の下方の
領域とドレイン領域との間チャネル領域には、中濃度不
純物領域１０が形成されているので、チャネル領域が長
くなることでゲート長があたかも長くなったかのような
効果が抑制される。

【００２９】従って、ドレイン耐圧の向上だけを目的と
する場合には、中濃度不純物領域１０を形成する必要は
ない。また、このとき中濃度不純物領域１０を形成しな
い場合は、上記の所定の工程が省略される。

【００３０】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、ドレイン領域のみから離れ、ソース領域とは近
接したゲート電極を形成することができる。このように
形成されたＦＥＴにあっては、ドレイン領域のみがゲー
ト電極から離れているので、ソース抵抗を増大させるこ
となくドレイン耐圧の向上をはかることができる。従っ
て、高出力、高利得なＦＥＴが実現できるので、高出力
・高利得が要求されるマイクロ波帯のＩＣ等に利用する
ことで非常に大きな効果を生じさせる。

【００３１】また、ダミーゲートの下方の領域とドレイ
ン領域との間のチャネル領域の深さよりも浅い領域に、
上述した中濃度不純物領域を形成することができる。こ
のため、このような領域を有するＦＥＴにあっては、中
濃度不純物領域が形成されていない場合にくらべ、ゲー
ト長が長いのと同様の効果が生ずることを抑制すること
ができる。

【図面の簡単な説明】

【図１】本実施例に係るＦＥＴの製造工程を示した説明
図である。

【図２】本実施例に係るＦＥＴの製造工程を示した説明
図である。

【図３】本実施例に係るＦＥＴの製造工程を示した説明
図である。

【図４】本実施例に係るＦＥＴの製造工程を示した説明
図である。

【図５】本実施例に係るＦＥＴの製造工程により製造さ
れたＦＥＴを示した説明図である。

【符号の説明】

１…GaAs基板（半導体基板）、２…窒化シリコン膜（保
護膜）、３…最下段レジスト、３０１…ダミーゲート、
４…SiＯ₂ 膜、５…最上段レジスト、６…ｎ型動作層、
７…ソース領域、８…ドレイン領域、９ａ、９ｂ…レジ
スト膜、１０…中濃度不純物領域、１２…ドレイン電
極、１３…ソース電極、１４…ゲート電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ショットキゲート型電界効果トランジス
   タの製造方法において、 表面にアニール用の保護膜を形成した半導体基板上に、
   ２層以上からなるダミーゲートをマスクとして用いて自
   己整合的に不純物をイオン注入し、ソース領域及びドレ
   イン領域となる高濃度不純物領域を形成する第１の工程
   と、 前記半導体基板上にレジスト膜を形成し、少なくとも前
   記ドレイン領域の前記ダミーゲート側の部分からは前記
   レジスト膜が取り除かれるようにパターニングする第２
   の工程と、 前記ダミーゲートの露出部分のゲート長方向の長さが前
   記ドレイン領域側から所望の値になるように前記レジス
   ト膜をエッチングする第３の工程と、 前記第３の工程でエッチングされた前記レジスト膜をマ
   スクとして、前記ダミーゲートのドレイン側をエッチン
   グした後、残ったレジスト膜を除去する第４の工程と、 半導体基板上に絶縁膜を形成する第５の工程と、 前記ダミーゲートで前記絶縁膜をリフトオフした後、露
   出した前記保護膜を除去する第６の工程と、 前記ダミーゲートの跡に、前記半導体基板とショットキ
   ー接合するゲート電極を形成する第７の工程と有するこ
   とを特徴とする電界効果トランジスタの製造方法。
2. 【請求項２】 前記第４工程の後、前記第５工程前に、
   前記ダミーゲートの下方の領域と前記ドレイン領域との
   間のチャネル領域の深さよりも浅い領域に、不純物を注
   入することによって、不純物濃度が前記高濃度不純物領
   域よりも低く、チャネル領域よりも高い中濃度不純物領
   域を形成する中濃度不純物注入工程を有することを特徴
   とする請求項１に記載の電界効果トランジスタの製造方
   法。
3. 【請求項３】 ショットキゲート型化合物半導体を用い
   た電界効果トランジスタにおいて、 ゲート電極は、ソース領域に近接し、ドレイン領域から
   は離れているとともに、前記ゲート電極の下方の領域と
   前記ドレイン領域との間には、チャネル領域の深さより
   も浅い領域に、不純物濃度が前記ドレイン領域よりも低
   く、前記チャネル領域よりも高い中濃度不純物領域を有
   することを特徴とする電界効果トランジスタ。