JPH06140505A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 スタンダードセル方式により設計された、３
つの回路ブロックからなるランダムロジック部１０１に
おいて、必要以上の動作速度性能を持つセル高さが必要
以上に大きいスタンダードセルを極力少なくして高集積
な半導体集積回路装置を得る。 【構成】 各回路ブロック１１０ａ，１３０ａ，及び１
２０ａをそれぞれ、その機能に応じた速度性能を持つよ
うセル高さｈ31，ｈ32，ｈ33（ｈ31＜ｈ32＜ｈ33）が設
定されたＳサイズスタンダードセル３１，Ｍサイズスタ
ンダ─ドセル３２，及びＬサイズスタンダードセル３３
を用いて構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路装置に
関し、特にその半導体基板上での回路パターンがスタン
ダードセルライブラリに保有されているスタンダードセ
ルを用いて所望の回路のパターン設計を行うスタンダー
ドセル設計方式を採用した半導体集積回路装置に関する
ものである。

【０００２】

【従来の技術】図１３は、従来の半導体集積回路装置の
ランダムロジック部（内部論理回路）の構成を示す図で
あり、また図１４は該ランダムロジック部の一部（図１
３のＸ部分）を拡大して示す図である。

【０００３】図において、２００は半導体集積回路装置
に搭載された、ＣＰＵ（中央演算処理装置）の動作を制
御するランダムロジック部であり、それぞれ機能が異な
る３つの回路ブロック、つまりＡブロック２１０，Ｂブ
ロック２２０，及びＣブロック２３０から構成されてい
る。ここで上記各回路ブロックは、セル固有の機能に応
じてその半導体基板上での回路パターンが設計されたス
タンダードセルの配列により回路パターンの設計がなさ
れており、上記各ブロック相互間は複数のブロック間配
線２０５により接続され、各スタンダードセル間はブロ
ック内配線（セル間配線ともいう。）２０６やセル内配
線により接続され、各回路ブロック間及びスタンダード
セル間での入出力信号のアクセスが可能となっている。

【０００４】つまり上記各ブロックは、その機能に応じ
て電算機により、種々の機能を有するスタンダードセ
ル、及び配線を通過させるための配線通過セルを適当な
順序で一列に配列し、さらに各スタンダードセル間に配
線を施してなる複数のスタンダードセル列から構成され
ており、Ａブロック２１０は同一長さの４つのスタンダ
ードセル列２１１ａ〜２１１ｄを、またＢブロック２２
０は同一長さの５つのスタンダードセル列２２１ａ〜２
２１ｅを、さらにＣブロック２３０は同一長さの６つの
スタンダードセル列２３１ａ〜２３１ｆを有している。

【０００５】図１５(a) ，(b) はそれぞれ上記スタンダ
ードセルの概略構成を示す図であり、図において９ａ，
９ｂはスタンダードセル配列方向と垂直な方向の寸法
（以下セル高さともいう。）ｈ9a，ｈ9bが一定寸法ｈに
規定された機能が異なる長方形形状の第１，第２のスタ
ンダードセルであり、その半導体基板上での回路パター
ンは、第１のスタンダードセル９ａではＯＲ回路、第２
のスタンダードセル９ｂではインバータ回路を実現した
回路パターンとなっている。

【０００６】上記各スタンダードセル９ａ，９ｂ内に
は、その上下の側縁に沿って所定幅の電源ＶDDライン配
置領域６及び電源ＶSSライン配置領域７が設定されてお
り、さらにこれらの領域６，７に挟まれた部分がトラン
ジスタ形成領域８として割り当てられている。またこの
トランジスタ形成領域８の一部は、上記セル配列方向
（以下横方向ともいう。）のセル内配線（以下水平方向
セル内配線という。）を配置可能なセル内配線領域８ａ
にもなっており、上記両スタンダードセル９ａ，９ｂと
もこのセル内配線可能領域８ａには水平方向セル内配線
１を９本配置可能となっている。なお上記第１，第２の
スタンダードセル９ａ，９ｂでは、それぞれＯＲ回路、
及びインバータというようにその機能が異なり、該セル
を構成するトランジスタ数に差があるため、横方向の寸
法ｘ9a，ｘ9bは異なっている。

【０００７】また図３(c) は上記配線通過セルの概略構
成を示し、図中１１はセル列を縦断する縦方向の配線，
例えばブロック内配線２０６を通過させるための長方形
形状の配線通過セルで、セル高さｈ11が上記スタンダー
ドセル９ａ，９ｂと同一寸法ｈに、横方向の寸法ｘ11が
所定の寸法に設定されている。また該配線通過セル１１
内には、その上下の側縁に沿って所定幅の電源ＶDDライ
ン配置領域６及び電源ＶSSライン配置領域７が設定され
ており、またその中央部分には縦方向の配線の通過位置
を示す外部接続ピン１０が設定されている。

【０００８】つまり上記配線通過セル１１は、電算機を
使ってスタンダードセル列を形成する際、各ブロックの
スタンダードセル列の長さを同じ長さに揃えるために挿
入されるものであり、そのため左右に配置されるスタン
ダードセルとうまく接続できるよう、電源ＶDDライン及
び電源ＶSSラインの配置領域のセル内での高さ位置をス
タンダードセル９ａ，９ｂと同じ位置に設定している。

【０００９】また上記スタンダードセル９ａ，９ｂは所
定のスタンダードセルライブラリ（図示せず）に所属し
ており、またこのスタンダードセルライブラリには、上
記各スタンダードセル９ａ，９ｂだけでなく、これらと
は異なる機能を持つ他のスタンダードセルが複数所属し
ている。ここで同一のスタンダードセルライブラリに所
属しているスタンダードセルは、上述したスタンダード
セル９ａ，９ｂと同一のセル構造を有し、つまりセル高
さや電源ＶDD，ＶSSラインの配置領域の位置及び幅等が
同一のものとなっている。そして上記スタンダードライ
ブラリには、各種スタンダードセルについての半導体基
板上での、トランジスタのレイアウトやこれらのトラン
ジスタ間のセル内配線のレイアウト等の回路パターンに
関する情報、さらにスタンダードセル間のブロック内配
線２０６や上記ブロック間の配線２０５のレイアウトに
関する情報が格納されている。

【００１０】図１６はスタンダードセルの具体的な回路
構成の一設計例を説明するための図であり、図１６(a)
はＯＲ回路の機能を持つスタンダードセルの等価回路を
示している。図において、２０９ａは上記スタンダード
セル９ａ内に構成されている２入力ＯＲ回路で、電源Ｖ
と接地Ｇとの間に直列に接続された、ゲートが共通なｐ
形トランジスタＱp11 及びｎ形トランジスタＱn11 と、
該共通ゲートと電源Ｖとの間に直列に接続されたｐ形ト
ランジスタＱp12 ，Ｑp13 と、上記共通ゲートと接地Ｇ
との間に並列に接続されたｎ形トランジスタＱn12 ，Ｑ
n13 とから構成されている。またこのＯＲ回路２０９ａ
では、上記ｐ形及びｎ形トランジスタＱp12 ，Ｑn12 の
ゲートを第１入力２０１、上記ｐ形及びｎ形トランジス
タＱp12 ，Ｑn12 のゲートを第２入力２１２とし、上記
ｐ形及びｎ形トランジスタＱp11 ，Ｑn11 の接続点を論
理和出力２１３としている。

【００１１】図１６(b) は上記スタンダードセル９ａに
おけるトランジスタ及び配線のレイアウトを示してお
り、図において、図１５と同一符号は同一のものを示
し、６１ａ及び６２ａはそれぞれ上記トランジスタ形成
領域８の電源ＶDDライン配置領域６側に配置されたＰ形
拡散領域、６１ｂ及び６２ｂはそれぞれ上記トランジス
タ形成領域８の電源ＶSSライン配置領域７側に形成され
たＮ形拡散領域であり、上記Ｐ形拡散領域６１ａ及びＮ
形拡散領域６１ｂに跨がってゲート電極６３ａが配置さ
れており、これにより上記トランジスタＱp11 ，Ｑn11
が形成されている。また上記Ｐ形拡散領域６２ａ及びＮ
形拡散領域６２ｂ上に跨がって２つのゲート電極６３
ｂ，６３ｃが配置されており、これにより上記ｐ形トラ
ンジスタＱp12，Ｑp13 及び上記ｎ形トランジスタＱn12
，Ｑn13 が形成されている。

【００１２】また６４は上記ｐ形トランジスタＱp11 と
ｎ形トランジスタＱn11 とを接続する第一層金属配線
で、その一端が第１コンタクトホール６１a1を介してｐ
形拡散領域６１ａに、他端が第１コンタクトホール６１
b1を介してＮ形拡散領域６１ｂに接続されており、また
第２コンタクトホール７１ａを介して上記ＯＲ回路２０
０の出力２１３となる第二層金属配線７１に接続されて
いる。

【００１３】また６５は上記ｎ形トランジスタＱn12 ，
Ｑn13 及びｐ形トランジスタＱp13の接続点をトランジ
スタＱp11 , Ｑn11 の共通ゲートに接続する第一層金属
配線で、一端が第１コンタクトホール６２a1を介してＰ
形拡散領域６２ａに、他端が第１コンタクトホール６２
b1を介してＮ形拡散領域６２ｂに接続され、さらに一部
が第１コンタクトホール６３a1を介してゲート電極６３
ａに接続されている。また６６は第１コンタクトホール
６３b1を介してゲート電極６３ｂに接続された第一層金
属配線、６７は第１コンタクトホール６３c1を介してゲ
ート電極６３ｃに接続された第一層金属配線で、該各第
一層金属配線６６及び６７は第２コンタクトホール７２
ａ，７３ａを介して上記２入力ＯＲ回路２０９ａの第１
及び第２入力２１１，２１２となる第二層金属配線７
２，７３に接続されている。

【００１４】またここでは電源ＶDDライン６ｒ及び電源
ＶSSライン７ｒも第一層金属配線を用いるようにしてお
り、電源ＶDDライン６ｒは第１コンタクトホール６１a2
を介してＰ形拡散領域６１ａに、また第１コンタクトホ
ール６２a2を介してＰ形拡散領域６２ａに接続され、電
源ＶSSライン７ｒは第１コンタクトホール６１b2を介し
てＮ形拡散領域６１ｂに、また第１コンタクトホール６
２b2，６２b3を介してＮ形拡散領域６２ｂの所定の領域
に接続されている。

【００１５】また図１７はスタンダードセルの具体的な
回路構成の他の設計例を説明するための図であり、図１
７(a) はインバータ回路の機能を持つスタンダードセル
の等価回路を示している。図中、２０９ｂは上記スタン
ダードセル９ｂ内に構成されているインバータ回路で、
電源Ｖと接地Ｇとの間に直列に接続された、ゲートが共
通なｐ形トランジスタＱp21 及びｎ形トランジスタＱn2
1 とから構成されており、上記共通ゲートがインバータ
入力２２１、両トランジスタの接続点がインバータ出力
２２２となっている。

【００１６】図１７(b) は上記スタンダードセル９ｂに
おけるトランジスタ及び配線のレイアウトを示し、図に
おいて、図１５と同一符号は同一のものを示し、５１，
５２はそれぞれ上記トランジスタ形成領域８の電源ＶDD
ライン配置領域６側，電源ＶSSライン配置領域７側に配
置されたＰ形拡散領域，Ｎ形拡散領域であり、これらの
拡散領域５１，５２に跨がってゲート電極５３が配置さ
れており、これにより上記トランジスタＱp21 ，Ｑn21
が形成されている。

【００１７】また５４は上記ｐ形トランジスタＱp21 と
ｎ形トランジスタＱn21 とを接続する第一層金属配線
で、その一端が第１コンタクトホール５１a1を介してｐ
形拡散領域５１に、他端がコンタクトホール５２a1を介
してＮ形拡散領域５２に接続されており、また第２コン
タクトホール５７ａを介して上記インバータ回路２２０
の出力２２２となる第二層金属配線５６に接続されてい
る。

【００１８】また５５はコンタクトホール５３ａを介し
て上記ゲート電極５３に接続された第一層金属配線で、
この第一層金属配線５５は第２コンタクトホール５７ａ
を介して、上記インバータ回路２２０の入力２２１とな
る第二層金属配線５７に接続されている。またここでも
第一層金属配線からなる電源ライン６ｒ及び接地ライン
７ｒは、それぞれコンタクトホール５１ａ2 ，５２ａ2
を介してＰ形拡散領域５１，Ｎ形拡散領域５２の所定部
分に接続されている。

【００１９】以上説明したようなスタンダードセルの設
計は、２入力ＯＲ回路やインバータ回路といった実現す
る回路機能に応じてトランジスタのレイアウトを設定
し、その後配線のレイアウト等の設定を行うが、電源Ｖ
DDラインや電源ＶSSラインの配置領域６，７や配線幅、
またセルの高さ等については、１つのスタンダードセル
ライブラリに所属しているスタンダードセルについては
すべて一定の基準を満たすよう設計する。

【００２０】このため、スタンダードセルの高さはどの
セルについても一定であるが、横幅は配置するトランジ
スタの数によって決まるので、スタンダードセルによっ
て違いが生じており、さらに、スタンダードセル内の水
平方向セル内配線についても、スタンダードセル毎に機
能が違うため、その本数に違いが生じている。

【００２１】また上記ＬＳＩの内部論理回路ブロックで
あるランダムロジック部２００を構成するＡブロック２
１０，Ｂブロック２２０，Ｃブロック２３０に割り当て
られた機能を実現するための回路パターンの設計は、上
記のように内部のパターン設計がなされたスタンダード
セルを複数用いて電算機により行われる。

【００２２】つまり、電算機は、各ブロックが割り当て
られた機能を実現するのに必要なスタンダードセルを、
上記スタンダードセルライブラリに保有されている種々
のスタンダードセルの中から選択し、選択したスタンダ
ードセルを上記ブロックの機能に基づいて配列し、スタ
ンダードセル間の配線を行って、各ブロックの回路パタ
ーンを実現する。

【００２３】またこの際上記複数個のスタンダードセル
が全て同じスタンダードセルライブラリに所属している
ため、電算機によるスタンダードセルの自動配置配線が
容易に行われ、また各ブロック内のスタンダードセル列
の長さが揃っていることも上記電算機による自動配線を
簡単なものとするのに役立っている。

【００２４】

【発明が解決しようとする課題】ところが、従来の半導
体集積回路装置では、各ブロックを構成するスタンダー
ドセルとして、１つのスタンダードセルライブラリが保
有しているスタンダードセルを用いていたので、このよ
うなスタンダードセルのうちには、その機能上内部の水
平方向の配線本数が少なくてよいにもかかわらず、高さ
を統一するために必要以上の水平方向の配線領域を設定
しているものがある。つまりこのようなスタンダードセ
ルの内部には未使用配線領域が存在しており、このスタ
ンダードセルを用いて電算機によりランダムロジック部
の回路パターンを設計した場合、チップ面積の有効利用
を十分図ることができず、半導体集積回路装置の集積度
を低下させてしまうという問題点があった。

【００２５】すなわち、図１６に示すスタンダードセル
では、水平方向のセル内配線は２列用いており、つまり
第一層金属配線６６，６７、及び第一層金属配線６５
の、上記配線６６，６７と同じ高さ位置にある横方向部
分の２列が存在している。言い換えるとスタンダードセ
ル外部の配線を利用することなくＯＲ回路を構成するに
は、スタンダードセル内に少なくとも水平方向セル内配
線２列分の配線領域が必要である。上記ＯＲ回路の例で
は、水平方向セル内配線領域は２列分必要だったが、例
えば４ビットのカウンタをスタンダードセルで構成する
ためには、水平方向セル内配線領域は８列分以上必要に
なる。

【００２６】このようにスタンダードセルの機能によっ
て水平方向セル内配線数は異なるが、一定のセル高さの
スタンダードセル内には水平方向セル内配線は一定本数
しか配置することができない。このためセル内に配置可
能な水平方向セル内配線だけでは求める機能が実現でき
ない場合、セル外部の配線を利用することにより、求め
る機能を実現し、逆に、水平方向セル内配線が、例えば
１本だけで実現できる機能については水平方向セル内配
線領域に未配線部分を残してスタンダードセルを構成し
ており、この未配線部分が半導体基板上での面積利用効
率の悪化を招いていた。

【００２７】また、内部論理回路部を構成する複数の回
路ブロックは、すべて同じ高さのスタンダードセルによ
り構成されていたので、回路ブロックの最高動作速度は
すべて同一となる。つまりスタンダードセル内に構成さ
れるトランジスタのサイズ、及び電源配線の幅はスタン
ダードセルの高さにより制限され、また回路ブロックの
電流駆動能力，動作速度は、これを構成するトランジス
タのサイズ及び電源配線の幅に依存するため、該スタン
ダードセルを用いた回路ブロックではその最高動作速度
がスタンダードセルの高さにより決定されることにな
る。

【００２８】このため、それぞれその割り当てられた機
能から要求される動作速度の異なる回路ブロックのパタ
ーンをスタンダードセル設計方式により設計する場合、
最も高速の動作が要求される回路ブロックに合った高さ
のスタンダードセルを用いていた。

【００２９】この結果、上記のような複数の回路ブロッ
クで構成された内部論理回路には、機能上必要な電流駆
動能力に応じた高さ以上のセル高さを持つスタンダード
セルを用いて構成された回路ブロックが含まれることに
なり、半導体集積回路チップの面積利用効率を悪くして
いるという問題があった。

【００３０】この発明は上記のような問題点を解消する
ためになされたもので、それぞれ所定の機能が割り当て
られたスタンダードセル設計方式による複数の回路ブロ
ックを、その回路パターンの半導体基板上での占有面積
がその機能に応じたできるだけ小さい面積となるよう設
計することができ、これによりチップの面積利用効率を
高めることができる半導体集積回路装置を得ることを目
的とする。

【００３１】またこの発明は、１つのスタンダードセル
ライブラリが保有しているスタンダードセルだけを用い
て、スタンダードセル内での未配線領域を極力抑えつ
つ、回路パターンの設計を簡単に行うことができ、これ
により集積度の低下を極力抑えることができるスタンダ
ードセル設計方式の半導体集積回路装置を得ることを目
的としている。

【００３２】

【課題を解決するための手段】この発明に係る半導体集
積回路装置は、それぞれ所定の機能を有する複数の回路
ブロックからなる内部論理回路を備え、上記各回路ブロ
ックの半導体基板上での回路パターンが、セル固有の機
能に応じた回路パターンがスタンダードセルライブラリ
に保有されているスタンダードセルの配列により設計さ
れているものにおいて、上記スタンダードセルライブラ
リを、上記セル配列方向と垂直な方向の高さ寸法をセル
固有の機能に応じて設定した、セル高さの異なるスタン
ダードセルの回路パターンを保有するものとし、上記各
回路ブロックを、該回路ブロックの機能に応じたセル高
さを有するスタンダードセルを配列して構成したもので
ある。

【００３３】この発明は上記半導体集積回路装置におい
て、上記各回路ブロックを構成するスタンダードセル
を、セル固有の機能上必要とされる電流駆動能力に応じ
た大きさのトランジスタ形成領域と、上記電流駆動能力
に応じた幅の電源ライン配置領域とを有し、上記トラン
ジスタ形成領域の大きさ及び電源ライン配置領域の幅に
基づいて上記セル高さを設定した構造としたものであ
る。

【００３４】この発明は上記半導体集積回路装置におい
て、上記各回路ブロックを構成するスタンダードセル
を、セル固有の機能上必要とされる上記セル配列方向と
平行な水平方向のセル内配線の数に応じた幅の水平方向
セル内配線領域を有し、該水平方向セル内配線領域の幅
に基づいてセル高さを設定した構造としたものである。

【００３５】この発明に係る半導体集積回路装置は、そ
れぞれ所定の機能を有する複数の回路ブロックからなる
内部論理回路を備え、上記各回路ブロックの半導体基板
上での回路パターンが、セル固有の機能に応じた回路パ
ターンがスタンダードセルライブラリに保有されている
スタンダードセルの配列により設計されているものにお
いて、上記スタンダードセルライブラリを、上記セル配
列方向と垂直な方向の高さ寸法をセル固有の機能に応じ
て設定した、セル高さの異なる複数のスタンダードセル
の回路パターンを保有するものとし、上記回路ブロック
を構成するスタンダードセル列のうちの所定のスタンダ
ードセル列の一部を、上記回路ブロックの機能に合わせ
て、他の部分を構成するスタンダードセルよりセル高さ
が低いスタンダードセルから構成したものである。

【００３６】この発明は上記半導体集積回路装置におい
て、上記スタンダードセルライブラリを、上記セル高さ
の異なるスタンダードセルの回路パターンに加えて、そ
の一端側と他端側とで上記セル配列方向と垂直な方向の
高さ寸法が異なり、上記隣接するセル高さの異なるスタ
ンダードセル間への挿入配置により両スタンダードセル
を接続可能に構成した接続用セルの回路パターンを保有
するものとし、上記所定のスタンダードセル列を、隣接
するセル高さの低いスタンダードセルとセル高さの高い
スタンダードセルとの間に上記接続用セルを配置して、
該両スタンダードセルの電気的な接続を行った構造とし
たものである。

【００３７】この発明は上記半導体集積回路装置におい
て、上記所定のスタンダードセル列の接続用セル上の領
域を、上記所定のスタンダードセル列の両側に配置され
ているスタンダードセル列間を接続するセル列間配線の
配置領域として用いたものである。

【００３８】この発明は上記半導体集積回路装置におい
て、所定のスタンダードセル列の中央部分に、上記セル
高さの低いスタンダードセルからなるセル配列部分を配
置したものである。

【００３９】この発明は上記半導体集積回路装置におい
て、上記セル高さの異なるスタンダードセルのうち特定
のものを、その一端側の上記セル配列方向と垂直な方向
の高さ寸法を、他のセル高さを持つ所定のスタンダード
セルとの接続が可能となるよう上記他のスタンダードセ
ルのセル高さに一致させた構造としたものである。

【００４０】またこの発明は上記半導体集積回路装置に
おいて、セル高さの高い所定のスタンダードセル内に同
電位の電源ラインの配置領域を２ヵ所設定し、その一方
の電源ライン配置領域をセル高さの低い所定のスタンダ
ードセル内の上記と同電位の電源ラインの配置領域と同
じ高さ位置に設定したものである。

【００４１】

【作用】この発明においては、スタンダードセルライブ
ラリを、セル配列方向と垂直な方向の高さ寸法をセル固
有の機能に応じて設定した、セル高さの異なるスタンダ
ードセルの回路パターンを保有するものとし、内部論理
回路を構成する所定の機能を有する回路ブロックを、該
回路ブロックの機能に応じたセル高さを有するスタンダ
ードセルを配列して構成したから、上記各回路ブロック
が、これに割り当てられた機能上必要な性能以上の性
能、例えば速度性能やセル内に配置可能な水平方向配線
数を有するセル高さの必要以上に高いスタンダードセル
により構成されるのを極力回避することができ、これに
より半導体基板上に実現される機能回路の基板面積利用
効率の低下を抑えることができる。

【００４２】この発明においては、スタンダードセルラ
イブラリを、セル配列方向と垂直な方向の高さ寸法をセ
ル固有の機能に応じて設定した、セル高さの異なる複数
のスタンダードセルの回路パターンを保有するものと
し、回路ブロックを構成する所定のスタンダードセル列
の所要部分を該回路ブロックの機能に合わせて、他の部
分を構成するスタンダードセルに比べてセル高さの低い
スタンダードセルから構成したので、上記所定のスタン
ダードセル列の半導体基板上で占める面積がセル高さの
低いスタンダードセルの配列部分については削減される
こととなり、これにより半導体基板上に実現される機能
回路の基板面積利用効率の低下を抑えることができる。

【００４３】この発明においては、スタンダードセルラ
イブラリを、上記セル高さの異なるスタンダードセルの
回路パターンに加えて、その一端側と他端側とで上記セ
ル配列方向と垂直な方向の高さ寸法が異なり、上記セル
高さの異なるスタンダードセル間への挿入配置により両
スタンダードセルを接続可能に構成した接続用セルの回
路パターンを保有する構成とし、隣接して位置するセル
高さの異なるスタンダードセル間に上記接続用セルを配
置するようにしたので、セル高さの異なるスタンダード
セル間の接続を上記接続用セルを配置するだけで簡単に
行うことができる。

【００４４】この発明においては、所定のスタンダー記
所定のスタンダードセル列の両側に配置されているスタ
ンダードセル列間を接続するセル列間配線の配置領域と
して用いたので、半導体基板上でのスタンダードセル列
の占める領域の一部を配線領域として有効に利用するこ
とができる。

【００４５】この発明においては、所定のスタンダード
セル列の、回路ブロック内の配線が集中する中央部分に
セル高さの低いスタンダードセルからなるセル列部分を
配置したので、スタンダードセルの縮小により生じた余
裕のスペースを配線領域として効率よく利用することが
でき、これにより半導体基板上で回路ブロックが占める
面積のさらなる縮小が可能となる。

【００４６】この発明においては、上記セル高さの異な
るスタンダードセルのうち特定のものを、その一端側の
上記セル配列方向と垂直な方向の高さ寸法を、他のセル
高さを持つ所定のスタンダードセルとの接続が可能とな
るよう上記他のスタンダードセルのセル高さに一致させ
た構造としたので、セル高さの異なるスタンダードセル
間の接続をこれらの間に上記特定スタンダードセルを配
置するだけで簡単に行うことができる。

【００４７】またこの発明においては、セル高さの高い
所定のスタンダードセル内に同電位の電源ラインの配置
領域を２ヵ所設定し、その一方の電源ライン配置領域を
セル高さの低い所定のスタンダードセル内の上記と同一
電位の電源ラインの配置領域と同じ高さ位置に設定した
ので、セル高さの高いスタンダードセルを、接続用セル
等を用いることなく簡単にセル高さの低いスタンダード
セルに接続することができる。

【００４８】

【実施例】実施例１．図１はこの発明の第１の実施例に
よる半導体集積回路装置に搭載されたランダムロジック
部（内部論理回路部）を示す図、図２は該ランダムロジ
ックを構成するスタンダードセルの構成を説明するため
の図であり、図において、１０１は３つの回路ブロッ
ク，つまりＡブロック１１０ａ，Ｂブロック１２０ａ，
Ｃブロック１３０ａから構成された本実施例のランダム
ロジック部であり、上記Ａブロック１１０ａは、同じ長
さの５つのスタンダードセル列１１ａ〜１１ｅを、上記
Ｂブロック１２０ａは同じ長さの４つのスタンダードセ
ル列１２ａ〜１２ｄを、さらにＣブロック１３０ａは同
じ長さの６つのスタンダードセル列１３ａ〜１３ｆを有
している。なお１１〜１３は各ブロック内のスタンダー
ドセル間での信号の入出力を行うためのブロック内配線
の配置領域、２０５は各ブロックでの信号の入出力を行
うためのブロック間配線である。

【００４９】ここで上記Ａブロック１１０ａのスタンダ
ードセル列は、セル高さｈ31が小さいＳサイズスタンダ
ードセル３１から、上記Ｂブロック１２０ａのスタンダ
ードセル列は、セル高さｈ33が大きいＬサイズスタンダ
ードセル３３から構成されており、上記Ｃブロック１３
０ａのスタンダードセル列は、セル高さｈ32を上記両セ
ル３１，３３の高さｈ31，ｈ33の中間の寸法に設定した
Ｍサイズスタンダードセル３２から構成されている。

【００５０】上記各スタンダードセル３１〜３３はそれ
ぞれ図２に示すように電源ＶDDライン配置領域６，電源
ＶSSライン配置領域７、及びトランジスタ形成領域８を
備えており、各スタンダードセルでは、電源ラインの配
線領域６，７及びトランジスタ形成領域８をそのセル高
さｈ31，ｈ32，ｈ33に応じたサイズに設定しており、セ
ル高さの大きいものほど、上記各領域６〜８が大きくな
っている。

【００５１】ここで上記Ａブロック１１０ａは高い速度
性能が要求されない回路ブロック、Ｂブロック１２０ａ
は最も高速性が要求される回路ブロック、Ｃブロック１
３０ａは比較的高い速度性能が求められる回路ブロック
であり、このように各ブロックは、要求されている速度
性能に応じたセル高さを有するスタンダードセルにより
構成されている。

【００５２】図３(a) ，(b) はそれぞれ上記Ａブロッ
ク，Ｂブロックを構成するスタンダードセルのうち、イ
ンバータ回路の機能を搭載したものの回路パターンを示
す図であり、図において、図１７と同一符号は同一のも
のを示している。３１ａはあまり高い速度性能が要求さ
れないＡブロックを構成する、上記インバータ回路２２
０（図１７(a) 参照）の機能を持つスタンダードセル
で、要求される速度性能に応じたセル高さを有してお
り、つまり電源配線は必要最小限まで細くし、各トラン
ジスタのゲート幅も小さくして、従来のインバータ回路
２２０の機能を搭載したスタンダードセル９ｂに比べて
そのセル高さｈを低くし、スタンダードセルの面積を縮
小している。

【００５３】また３３ａは要求される速度性能が最も高
いＢブロックを構成する、インバータ回路２２０の機能
を有するスタンダードセルで、そのセル高さｈ33は従来
のスタンダードセル９ｂと同一であるが、電源ラインの
配線６，７及びトランジスタのゲート幅Ｗp ，Ｗn につ
いては上記スタンダードセル９ｂのものに比べて拡大
し、電源供給能力及びトランジスタのドライブ能力を高
めている。

【００５４】そしてここではスタンダードセルライブラ
リは、それぞれ所要の機能を有する、Ｓサイズのスタン
ダードセル３１，Ｍサイズスタンダードセル３２，及び
Ｌサイズスタンダードセル３３の回路パターンを保有す
る構成となっている。

【００５５】次に作用効果について説明する。上記ラン
ダムロジック部１０１の回路パターンの設計は、電算機
により各回路ブロック毎に行われる。すなわち、Ａブロ
ック１１０ａには、これがあまり高い速度性能を要求さ
れないものであるため、セル高さが最も低いＳサイズス
タンダードセル３１が用いられ、該ブロックの回路パタ
ーンの設計は、種々の機能を持つＳサイズスタンダード
セル３１を上記ブロックの機能に応じて適宜配列してス
タンダードセル列１１ａ〜１１ｅを形成し、さらに各ス
タンダードセル内及びスタンダードセル間に配線を施す
ことにより行われる。

【００５６】またＢブロック１２０ａの回路パターンの
設計は、該Ｂブロックが最も高い速度性能を要求される
ものであるため、最もセル高さの高いＬサイズスタンダ
ードセル３３を用いて、さらにＣブロック１３０ａの回
路パターンの設計は、該Ｃブロックが比較的高い速度性
能を要求されるため、セル高さが上記スタンダードセル
３１，３３の中間寸法であるＭサイズスタンダードセル
３２を用いて、上記Ａブロックの場合と同様に行われ
る。

【００５７】そして半導体集積回路装置は、このように
設計された回路パターンに基づいて実際の半導体製造プ
ロセスにより半導体集積回路チップとして製造される。

【００５８】このように本実施例では、ランダムロジッ
ク部１０１を構成する各回路ブロック１１０ａ，１２０
ａ，１３０ａを、各ブロックに要求される速度性能に応
じて、高さの異なるスタンダードセル３１〜３３を用い
て構成したので、あまり高い速度性能が要求されない回
路ブロックに、必要以上に大きな電流駆動能力を有する
セル高さの高いスタンダードセルが使用されるのを回避
することができ、必要以上にセル高さの高いスタンダー
ドセルを用いることによるチップ表面の面積利用効率の
低下を抑えることができる。従って、ランダムロジック
部１０１の半導体基板上での占有面積を、該ロジック部
の最高動作速度を低下させることなく縮小することがで
き、その分半導体集積回路装置の集積度を向上すること
ができる。

【００５９】実施例２．また図４は本発明の第２の実施
例による半導体集積回路装置を説明するための図であ
り、上記半導体集積回路装置に搭載されたランダムロジ
ック部を示している。また図５(a) 〜図５(c) はそれぞ
れ上記ランダムロジック部を構成するスタンダードセル
の構造を示している。図中、１０２はＡブロック１１０
ｂ，Ｂブロック１２０ｂ，Ｃブロック１３０ｂをその機
能の難易に応じたセル高さを有するスタンダードセルに
より構成したランダムロジック部である。

【００６０】上記Ａブロック１１０ｂは、配線可能な水
平方向セル内配線の本数が少ないスタンダードセルを多
く用いて構成可能な簡単な機能のブロックであり、３本
の水平方向セル内配線１を配線通過領域８１ａに配置可
能に構成したセル高さｈ81が低いＳサイズスタンダード
セル８１により構成されている。またＢブロック１２０
ｂは、配線可能な水平方向セル内配線の本数が多いスタ
ンダードセルを多く用いる必要がある複雑な機能のブロ
ックで、９本の水平方向セル内配線１が配線通過領域８
１ａに配置可能に構成されたセル高さｈ83が最も高いＬ
サイズスタンダードセル８３から構成されている。さら
にＣブロック１３０ｂは、配置可能な水平方向セル内配
線の本数が比較的多いスタンダードセルをある程度の個
数必要とされる比較的複雑な機能のブロックで、７本の
水平方向セル内配線１が配線通過領域８２ａに配置可能
に構成されたセル高さｈ82が中程度のＭサイズスタンダ
ードセル８２から構成されている。

【００６１】上記セル高さの異なるスタンダードセル８
１〜８３は、各セルの機能による水平方向セル内配線数
の違いに効率良く対応するために予め設計されたもので
あり、例えば広い水平方向セル内配線領域８３ａを設定
したセル高さの高いスタンダードセル８３は、上記スタ
ンダードセル３３（図３(b) ）において、そのｐ形トラ
ンジスタのゲート幅Ｗp ，ｎ形トランジスタのゲート幅
Ｗn をそれぞれスタンダードセル３１（図３(a) ）のも
のと同じ大きさにすることにより、図１７(b)に示すス
タンダードセル９ｂのような構造のものとして得ること
ができる。

【００６２】上記ランダムロジック部１０２の回路パタ
ーンの設計は、上記実施例と同様電算機により各回路ブ
ロック毎に行われる。すなわち、簡単の機能のＡブロッ
ク１１０ｂには、セル高さｈ81が最も低く水平方向セル
内配線領域８１ａが狭いＳサイズスタンダードセル８１
が、また機能が複雑なＢブロック１２０ｂには、最もセ
ル高さｈ83が高く水平方向セル内配線領域８２ａの広い
Ｌサイズスタンダードセル８３が用いられ、さらに比較
的機能が複雑なＣブロック１３０には、Ｍサイズスタン
ダードセル８２が用いられる。

【００６３】そして半導体集積回路装置は、このように
設計された回路パターンに基づいて実際の半導体製造プ
ロセスにより半導体集積回路チップとして製造される。

【００６４】このように本実施例では、ランダムロジッ
ク部１０２における回路ブロック１１０ｂ，１３０ｂ，
１２０ｂを、その機能が複雑なほど、セル高さが高い、
つまり水平方向セル内配線領域８１ａ，８２ａ，８３ａ
での配線可能本数が多いスタンダードセル８１，８２，
８３を用いて構成するようにしたので、各スタンダード
セルは半導体基板上でその機能に応じた必要最小限の面
積を占有することとなり、簡単な機能のブロックにおい
て、これを構成するスタンダードセル内に存在する未使
用配線領域を減らすことができ、この結果半導体集積回
路装置がチップ上で占める面積を縮小することができ
る。

【００６５】実施例３．図６はこの発明の第３の実施例
による半導体集積回路装置のランダムロジック部を説明
するための図、図７は上記ランダムロジック部を構成す
るスタンダードセルの構造を説明するための図である。
図において１０３はそれぞれ機能の異なる３つのブロッ
ク，Ａブロック１１０ｃ，Ｂブロック１２０ｃ，Ｃブロ
ック１３０ｃから構成されたランダムロジック部であ
り、上記各ブロックの半導体基板上での回路パターン
が、セル固有の機能に応じた回路パターンがスタンダー
ドセルライブラリに保有されているスタンダードセルの
配列により設計されている。

【００６６】すなわち、ここでは、Ａブロック１１０ｃ
の各スタンダードセル列２１ａ〜２１ｆをセル高さｈ84
の低いＳサイズのスタンダードセル８４により、Ｂブロ
ック１２０ｃの各スタンダードセル２２ａ〜２２ｄをセ
ル高さｈ85の高いＬサイズスタンダードセル８５により
構成している。またＣブロック１３０ｃについては各ス
タンダードセル列２３ａ〜２３ｆのうち、スタンダード
セル列２３ｃ，２３ｆをＳサイズスタンダードセル８４
から、スタンダードセル列２３ｅをＬサイズスタンダー
ドセル８５から構成し、スタンダードセル列２３ａ，２
３ｂ，２３ｄは、Ｓサイズスタンダードセル８４、Ｌサ
イズスタンダードセル８５及び接続用セル８６，８７を
用いて構成している。

【００６７】ここで上記各スタンダードセル８４，８５
はそれぞれ、電源ＶDDライン配置領域６，電源ＶSSライ
ン配置領域７とともに水平方向セル内配線領域８４ａ，
８５ａを有しており、Ｓサイズスタンダードセル８４は
その機能に基づいて水平方向セル内配線領域８４ａに６
本の水平方向セル内配線１が可能となるようそのセル高
さｈ84が設定されており、またＬサイズスタンダードセ
ル８５はその機能に基づいて、水平方向セル内配線領域
８５ａに９本の水平方向セル内配線１が可能となるよう
セル高さｈ85が設定されている。

【００６８】また、上記接続用セル８６，８７はＣブロ
ック１３０ｃの回路パターンの設計の際、Ｃブロック１
３０ｃのスタンダードセル列２３ａ，２３ｂ，２３ｄ内
に自動挿入されるものであり、その左右に配置されるス
タンダードセル８４，８５とうまく接続できるように高
さに段差をつけて電源ＶDDライン６と電源ＶSSライン７
の位置をスタンダードセル８４，８５と揃えるようにし
ている。つまり上記接続用セル８６では左端側のセル高
さｈ86a ，右端側のｈ86b がそれぞれＳサイズ、Ｌサイ
ズスタンダードセルのセル高さｈ84，ｈ85に等しくなっ
ており、また接続用セル８７では左，右端側のセル高さ
ｈ87a ，ｈ87b をそれぞれ上記接続用セル８６とは逆に
設定している。さらにここでは上記接続用セル８６，８
７内に外部配線用ピン１０を設定し、上記スタンダード
セル列２３ａ，２３ｂ，２３ｄにおける所要の接続用セ
ル上の領域を、上記スタンダードセル列の両側に配置さ
れているスタンダードセル列間を接続するセル列間配線
の配置領域として用いている。

【００６９】上記スタンダードセルライブラリには、上
記Ｓサイズスタンダードセル８４の構造，つまりセル高
さｈ84と水平方向セル内配線の本数（６本）を持った機
能の異なる複数のスタンダードセルと、上記Ｌサイズス
タンダードセル８５の構造，つまりセル高さｈ85と水平
方向セル内配線の本数（９本）を持った機能の異なる複
数のスタンダードセルが所属している。

【００７０】次に作用効果について説明する。上記各ブ
ロックに割り当てられた機能を実現するための回路パタ
ーンの設計は、そのブロックの回路パターンを所要の機
能を持つスタンダードセルの配列により形成した場合水
平方向セル内配線が６本以内で収まるスタンダードセル
については、Ｓサイズスタンダードセル８４の構造に基
づいて作成したスタンダードセルを用い、また水平方向
の配線が７本以上必要となるスタンダードセルについて
は、Ｌサイズスタンダードセル８５の構造に基づいて作
成したスタンダードセルを用いて行っている。

【００７１】すなわちＡブロック１１０ｃの回路パター
ンの設計は、上記スタンダードセルライブラリに所属す
るＳサイズスタンダードセル８４の構造を持った複数種
類のスタンダードセルを回路ブロックの機能に基づいて
配列して各スタンダードセル列２１ａ〜２１ｆを形成
し、各スタンダードセル間を接続する配線を上記Ａブロ
ック内配線領域２１に配置することにより行われる。

【００７２】またＢブロック１２０ｃの回路パターンの
設計は、上記スタンダードセルライブラリに所属するＬ
サイズスタンダードセル８５の構造を持った機能の異な
る複数種類のスタンダードセルを、上記回路ブロックの
機能に基づいて配列してスタンダードセル列２２ａ〜２
２ｄを作成し、各スタンダードセル間を接続する配線を
Ｂブロック内配線領域２２に配置することにより行われ
る。

【００７３】さらにＣブロック１３０ｃの回路パターン
の設計は、上記Ｓサイズ，Ｌサイズスタンダードセルの
構造を持った機能の異なる複数のスタンダードセル、及
び接続用セル８６，８７の配列により各スタンダードセ
ル列２３ａ，２３ｂ，２３ｄを形成し、上記Ｓサイズ、
及びＬサイズスタンダードセルの構造を持った機能の異
なる複数のスタンダードセルによりスタンダードセル列
２３ｃ，２３ｆ、及び２３ｅを形成し、Ｃブロック内配
線領域２３内にスタンダードセル間を接続する配線を配
置することにより行われる。また配線の配置の際には、
上記スタンダードセル列における所定の接続用セル上の
領域を、上記スタンダードセル列の両側に配置されてい
るスタンダードセル列間を接続するセル列間配線２０６
の配置領域として用いる。図９(a),(b) はスタンダード
セル列２３ａ，２３ｂ，２３ｄにおけるセル高さが異な
るＳサイズスタンダードセルとＬサイズスタンダードセ
ルとが接続用セルにより接続されている部分を示してい
る。

【００７４】そして半導体集積回路装置は、このように
設計された回路パターンに基づいて実際の半導体製造プ
ロセスにより半導体集積回路チップとして製造される。

【００７５】このように本実施例では、スタンダードセ
ルライブラリを、セル高さｈ84，ｈ85をセル固有の機能
に応じて設定したＳサイズ及びＬサイズスタンダードセ
ル８４，８５の回路パターンを保有するものとし、Ｃブ
ロック１３０ｃを構成するスタンダードセル列２３ａ，
２３ｂ，２３ｄの所要部分を、その部分に配置されるセ
ルの機能に応じて、他の部分を構成するＬサイズスタン
ダードセル８５に比べてセル高さｈ84の低いＳサイズス
タンダードセル８４から構成したので、Ｃブロック１３
０ｃを構成するスタンダードセルの未配線領域を減らす
ことができ、これにより半導体集積回路装置の集積度を
上げることができる。

【００７６】またスタンダードセルライブラリには上記
セル高さの異なるＳサイズ及びＬサイズスタンダードセ
ル８４，８５の回路パターンに加えて、その一端側と他
端側とで上記セル配列方向と垂直な方向の高さ寸法が異
なり、上記セル高さの異なるスタンダードセル間への挿
入配置により両スタンダードセルを接続可能に構成した
接続用セル８６，８７の回路パターンを保有する構成と
し、隣接して位置するセル高さの異なるスタンダードセ
ル間に上記接続用セルを配置するようにしたので、セル
高さの異なるスタンダードセル間の接続を上記接続用セ
ル８６，８７を配置するだけで簡単に行うことができる
効果がある。

【００７７】また上記接続用セル８６，８７内に外部配
線用ピン１０を設け、所定のスタンダードセル列の接続
用セル上の領域を、上記所定のスタンダードセル列の両
側に配置されているスタンダードセル列間を接続するセ
ル列間配線２０６の配置領域として用いたので、半導体
基板上でのスタンダードセル列の占める領域の一部を配
線領域として有効に利用することができ、ブロック内配
線領域の配線を削減することができる。

【００７８】また、上記実施例では、上記スタンダード
セルは全て同じスタンダードセルライブラリに所属して
いるため、電算機によるスタンダードセルの自動配置配
線が容易に行えるようになっていることは言うまでもな
い。

【００７９】実施例４．図１０は本発明の第４の実施例
による半導体集積回路装置のランダムロジック部を説明
するための平面図であり、図において、１０４は第３の
実施例のランダムロジック部１０３において、Ｃブロッ
ク１３０ｃを構成するスタンダードセル列２３ａ，２３
ｂ，２３ｄに代えて、セル高さの低いスタンダードセル
８４をスタンダードセル列の中央部分に、セル高さの高
いスタンダードセル８５をスタンダードセル列の両端側
部分に集めて配置したスタンダードセル列２５ａ，２５
ｂ，２５ｄを用い、ブロック内配線２０６が集中するス
タンダードセル列の中央部分でブロック内配線領域を増
大したものである。その他の構成は上記第３の実施例と
同一である。

【００８０】このように本実施例では、ブロック内配線
２０６が集中するスタンダードセル列の中央部分にセル
高さの低いスタンダードセルからなるセル列部分を配置
したので、上記第３の実施例の効果に加えて、スタンダ
ードセルの縮小により生じた余裕のスペースをブロック
内配線領域として効率よく利用することができ、これに
より半導体基板上で回路ブロックが占める面積のさらな
る縮小が可能となる効果がある。

【００８１】なお、上記各実施例では、隣接するセル高
さの異なるスタンダードセル間の電気的な接続に接続用
セルを用いているが、上記セル間の接続はこれに限るも
のではなく、セル高さの異なるスタンダードセルのうち
特定のものを、その一端側のセル配列方向と垂直な方向
の高さ寸法を、他のセル高さを持つスタンダードセルと
の接続が可能となるよう他のスタンダードセルのセル高
さに一致させた構造とし、この特定スタンダードセルを
上記接続用セルの代わりに用いてもよい。

【００８２】実施例５．図１１は本発明の第５の実施例
として、上記特定スタンダードセルを用いたランダムロ
ジック部を搭載した半導体集積回路装置を説明するため
の図であり、特定スタンダードセルの構造を示してい
る。図において、８８は、上記第３の実施例のＬサイズ
スタンダードセル８５の一端側のセル高さｈ88b をＳサ
イズスタンダードセル８４のセル高さｈ84に一致させた
構造の特定スタンダードセルで、電源ＶDDライン配置領
域６及び電源ＶSSラインの配置領域７については上記接
続用セル８７と同一構造となっており、またセル高さｈ
88a の高い部分８８ｃの水平方向セル内配線領域８８ａ
には、水平方向セル内配線１を９本、またセル高さの低
い部分８８ｄでの水平方向セル内配線領域８８ｂでは水
平方向セル内配線１を６本配置可能となっている。その
他の構成は上記第３，第４の実施例と同一である。

【００８３】このような構成の第５の実施例において
も、上記第３，第４の実施例と同様、Ｃブロック１３０
ｄを構成するスタンダードセルの未配線領域を減らすこ
とができ、これにより半導体集積回路装置の集積度を上
げることができ、またセル高さの異なるスタンダードセ
ル間の接続を、これらの間に上記特定スタンダードセル
８８を配置するだけで簡単に行うことができる効果があ
る。

【００８４】さらにセル高さの異なるスタンダードセル
の電気的な接続は、上記特定スタンダードセルや接続用
セルを用いることなく行うことも可能であり、以下本発
明の第６の実施例として電源ＶDDラインを２本用いてセ
ル高さ異なるスタンダードセルの電気的な接続を行う例
について説明する。

【００８５】実施例６．図１２は上記第６の実施例の説
明図であり、図中８９は上記第３実施例のＬサイズスタ
ンダードセル８５内にＳサイズスタンダードセル８４の
電源ＶDDライン配置領域６と同一の高さ位置に第２の電
源ＶDDライン配置領域６ａを配設したＬサイズ特定スタ
ンダードセルであり、このＬサイズ特定スタンダードセ
ル８９では水平方向セル内配線領域８９ａに６本の水平
方向セル内配線１を配置可能な構成となっている。その
他の構成は上記第３，第４の実施例と同一である。

【００８６】このような構成の本実施例では、セル高さ
の高いＬサイズスタンダードセル８９内に２本の電源Ｖ
DDライン配置領域６，６ａを設定したので、セル高さの
高いＬサイズ特定スタンダードセル８９を接続用セル等
を用いることなくセル高さの低いＳサイズスタンダード
セル８４に簡単に接続することができる。この場合該セ
ル内での水平方向セル内配線の数は若干少なくなるた
め、より多くの水平方向セル内配線が必要となる複雑な
機能が要求されるＬサイズスタンダードセルでは不利で
あるが、機能上高い電流駆動能力が要求されるＬサイズ
スタンダードセルでは、トランジスタ形成領域８が第２
の電源ＶDDライン配置領域が追加されても影響を受けな
いため、有効である。

【００８７】

【発明の効果】以上のように本発明に係る半導体集積回
路装置によれば、スタンダードセルライブラリを、セル
配列方向と垂直な方向の高さ寸法をセル固有の機能に応
じて設定した、セル高さの異なるスタンダードセルの回
路パターンを保有するものとし、内部論理回路を構成す
る所定の機能を有する回路ブロックを、該回路ブロック
の機能に応じたセル高さを有するスタンダードセルを配
列して構成したので、上記各回路ブロックが、これに割
り当てられた機能上必要な性能以上の性能、例えば速度
性能やセル内に配置可能な水平方向配線数を有するセル
高さの必要以上に高いスタンダードセルにより構成され
るのを極力回避することができ、これにより半導体基板
上に実現される機能回路の基板面積利用効率の低下を抑
えることができる効果がある。

【００８８】またこの発明に係る半導体集積回路装置に
よれば、スタンダードセルライブラリを、セル配列方向
と垂直な方向の高さ寸法をセル固有の機能に応じて設定
した、セル高さの異なる複数のスタンダードセルの回路
パターンを保有するものとし、回路ブロックを構成する
所定のスタンダードセル列の所要部分を、上記回路ブロ
ックの機能に基づいて、他の部分を構成するスタンダー
ドセルに比べてセル高さの低いスタンダードセルから構
成したので、上記所定のスタンダードセル列の半導体基
板上で占める面積がセル高さの低いスタンダードセルの
配列部分については削減されることとなり、これにより
半導体基板上に実現される機能回路の基板面積利用効率
の低下を抑えることができる効果がある。

【００８９】またこの発明によれば上記半導体集積回路
装置において、スタンダードセルライブラリを、上記セ
ル高さの異なるスタンダードセルの回路パターンに加え
て、その一端側と他端側とで上記セル配列方向と垂直な
方向の高さ寸法が異なり、上記セル高さの異なるスタン
ダードセル間への挿入配置により両スタンダードセルを
接続可能に構成した接続用セルの回路パターンを保有す
る構成とし、隣接して位置するセル高さの異なるスタン
ダードセル間に上記接続用セルを配置するようにしたの
で、セル高さの異なるスタンダードセル間の接続を上記
接続用セルを配置するだけで簡単に行うことができる効
果がある。

【００９０】またこの発明によれば上記半導体集積回路
装置において、所定のスタンダードセル列の接続用セル
上の領域を、上記所定のスタンダードセル列の両側に配
置されているスタンダードセル列間を接続するセル列間
配線の配置領域として用いたので、半導体基板上でのス
タンダードセル列の占める領域の一部を配線領域として
有効に利用することができる効果がある。

【００９１】またさらにこの発明によれば上記半導体集
積回路装置において、所定のスタンダードセル列の、回
路ブロック内の配線が集中する中央部分にセル高さの低
いスタンダードセルからなるセル列部分を配置したの
で、スタンダードセルの縮小により生じた余裕のスペー
スを配線領域として効率よく利用することができ、これ
により半導体基板上で回路ブロックが占める面積のさら
なる縮小が可能となる効果がある。

【００９２】またこの発明によれば上記半導体集積回路
装置において、上記セル高さの異なるスタンダードセル
のうち特定のものを、その一端側の上記セル配列方向と
垂直な方向の高さ寸法を、他のセル高さを持つスタンダ
ードセルとの接続が可能となるよう該スタンダードセル
のセル高さに一致させた構造としたので、セル高さの異
なるスタンダードセル間の接続をこれらの間に上記特定
スタンダードセルを配置するだけで簡単に行うことがで
きる効果がある。

【００９３】またこの発明によれば上記半導体集積回路
装置において、セル高さの高いスタンダードセル内に同
電位の電源ラインの配置領域を２ヵ所設定し、その一方
の電源ライン配置領域をセル高さの低いスタンダードセ
ル内の上記と同電位の電源ラインの配置領域と同じ高さ
位置に設定したので、セル高さの高いスタンダードセル
を、接続用セル等を用いることなく簡単にセル高さの低
いスタンダードセルに接続することができる効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体集積回路装
置のランダムロジック部を示す図である。

【図２】上記ランダムロジックを構成するスタンダード
セルの構成を説明するための図である。

【図３】上記ランダムロジック部の各ブロックを構成す
るスタンダードセルの内部構成を示す図である。

【図４】本発明の第２の実施例による半導体集積回路装
置のランダムロジック部を説明するための図である。

【図５】この実施例のランダムロジック部に用いられる
セル高さの異なるスタンダードセルの内部構造を説明す
るための概略図である。

【図６】この発明の第３の実施例による半導体集積回路
装置のランダムロジック部を示す図である。

【図７】この実施例のランダムロジック部に用いられる
各スタンダードセルの構成を示す図である。

【図８】この実施例のランダムロジック部に用いられる
接続用セルの構成を示す図である。

【図９】上記ランダムロジックの所定のブロックにおい
て、セル高さの高いスタンダードセルとセル高さの低い
スタンダードセルとを接続した状態を示す図である。

【図１０】本発明の第４の実施例による半導体集積回路
装置のランダムロジック部を説明するための平面図であ
る。

【図１１】本発明の第５の実施例による半導体集積回路
装置のランダムロジック部に用いられている特定スタン
ダードセルを説明するための図である。

【図１２】本発明の第６の実施例による半導体集積回路
装置のランダムロジック部に用いられるＬサイズ特定ス
タンダードセルを説明するための図である。

【図１３】従来の半導体集積回路装置のランダムロジッ
ク部の構成を示す図である。

【図１４】上記ランダムロジック部の一部を拡大して示
す図である。

【図１５】上記ランダムロジック部を構成するスタンダ
ードセル及び配線通過セルの概略構成を示す図である。

【図１６】上記スタンダードセルのうちＯＲ回路として
の機能を有するスタンダードセルの内部構造を示す図で
ある。

【図１７】上記スタンダードセルのうちインバータ回路
としての機能を有するスタンダードセルの内部構造を示
す図である。

【符号の説明】

１ 水平方向セル内配線 ６ 電源ＶDDライン配置領域 ７ 電源ＶSSライン配置領域 ８ トランジスタ形成領域 １０ 外部配線ピン １１〜１３，２１〜２３ ブロック内配線領域 １１ａ〜１１ｅ，２１ａ〜２１ｅ Ａブロックのスタン
ダードセル列 １２ａ〜１２ｄ，２２ａ〜２２ｄ Ｂブロックのスタン
ダードセル列 １３ａ〜１３ｆ，２３ａ〜２３ｆ，２５ａ，２５ｂ，２
５ｃ Ｃブロックのスタンダードセル列 ３１，３１ａ，８１，８４ Ｓサイズスタンダードセル ３２，８２ Ｍサイズスタンダードセル ３３，３３ａ，８３，８５ Ｌサイズスタンダードセル ８１ａ，８２ａ，８３ａ 水平方向セル内配線領域 ８６，８７ 接続用セル ８８ 特定スタンダードセル ８９ Ｌサイズ特定スタンダードセル １０１〜１０４ ランダムロジック部（内部論理回路
部） １１０ａ〜１１０ｃ Ａブロック １２０ａ〜１２０ｃ Ｂブロック １３０ａ〜１３０ｄ Ｃブロック

Claims (9)

【特許請求の範囲】
1. 【請求項１】 それぞれ所定の機能を有する複数の回路
   ブロックからなる内部論理回路を備え、上記各回路ブロ
   ックの半導体基板上での回路パターンが、セル固有の機
   能に応じた回路パターンがスタンダードセルライブラリ
   に保有されているスタンダードセルの配列により設計さ
   れている半導体集積回路装置において、 上記スタンダードセルライブラリは、 上記セル配列方向と垂直な方向の高さ寸法をセル固有の
   機能に応じて設定した、セル高さの異なる種々のスタン
   ダードセルの回路パターンを保有するものであり、 上記各回路ブロックは、 該回路ブロックの機能に応じたセル高さを有するスタン
   ダードセルを配列して構成されていることを特徴とする
   半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 上記各回路ブロックを構成するスタンダードセルは、 セル固有の機能上必要とされる電流駆動能力に応じた大
   きさのトランジスタ形成領域と、上記電流駆動能力に応
   じた幅の電源ライン配置領域とを有し、 上記トランジスタ形成領域の大きさ及び電源ライン配置
   領域の幅に基づいて上記セル高さを設定したものである
   ことを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置にお
   いて、 上記各回路ブロックを構成するスタンダードセルは、 セル固有の機能上必要とされる上記セル配列方向と平行
   な水平方向のセル内配線の数に応じた幅の水平方向セル
   内配線領域を有し、 該水平方向セル内配線領域の幅に基づいてセル高さを設
   定したものであることを特徴とする半導体集積回路装
   置。
4. 【請求項４】 それぞれ所定の機能を有する複数の回路
   ブロックからなる内部論理回路を備え、上記各回路ブロ
   ックの半導体基板上での回路パターンが、セル固有の機
   能に応じた回路パターンがスタンダードセルライブラリ
   に保有されているスタンダードセルの配列により設計さ
   れている半導体集積回路装置において、 上記スタンダードセルライブラリは、 上記セル配列方向と垂直な方向の高さ寸法をセル固有の
   機能に応じて設定した、セル高さの異なる複数のスタン
   ダードセルの回路パターンを保有するものであり、 上記回路ブロックを構成するスタンダードセル列のうち
   の所定のスタンダードセル列は、 該回路ブロックの機能に合わせてその一部を、他の部分
   を構成するスタンダードセルよりセル高さが低いスタン
   ダードセルから構成したものであることを特徴とする半
   導体集積回路装置。
5. 【請求項５】 請求項４記載の半導体集積回路装置にお
   いて、 上記スタンダードセルライブラリは、 セル高さの異なる種々のスタンダードセルの回路パター
   ンに加えて、 その一端側と他端側とで上記セル配列方向と垂直な方向
   の高さ寸法が異なり、隣接するセル高さの異なるスタン
   ダードセル間への挿入配置により両スタンダードセルを
   接続可能に構成した接続用セルの回路パターンを保有す
   るものであり、 上記所定のスタンダードセル列は、 隣接するセル高さの低いスタンダードセルとセル高さの
   高いスタンダードセルとの間に上記接続用セルを挿入配
   置して、該両スタンダードセルの電気的な接続を行った
   ものであることを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項５記載の半導体集積回路装置にお
   いて、 上記所定のスタンダードセル列は、その接続用セル上の
   領域を、上記所定のスタンダードセル列の上下両側に配
   置されているスタンダードセル列間を接続するセル列間
   配線の配置領域として用いているものであることを特徴
   とする半導体集積回路装置。
7. 【請求項７】 請求項５記載の半導体集積回路装置にお
   いて、 上記所定のスタンダードセル列は、 その中央部分に、上記セル高さの低いスタンダードセル
   からなるセル配列部分を配置したものであることを特徴
   とする半導体集積回路装置。
8. 【請求項８】 請求項４記載の半導体集積回路装置にお
   いて、 上記セル高さの異なる複数のスタンダードセルのうち特
   定のものは、 その一端側の上記セル配列方向と垂直な方向の高さ寸法
   を、他のセル高さを持つスタンダードセルとの接続が可
   能となるよう上記他のスタンダードセルのセル高さに一
   致させた構造を有していることを特徴とする半導体集積
   回路装置。
9. 【請求項９】 請求項４記載の半導体集積回路装置にお
   いて、 上記セル高さの高い所定のスタンダードセル内に同電位
   の電源ラインの配置領域を２ヵ所設定し、その一方の電
   源ライン配置領域をセル高さの低い所定のスタンダード
   セル内の上記と同電位の電源ラインの配置領域と同じ高
   さ位置に設定したものである。