JPH06140505A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06140505A JPH06140505A JP31619892A JP31619892A JPH06140505A JP H06140505 A JPH06140505 A JP H06140505A JP 31619892 A JP31619892 A JP 31619892A JP 31619892 A JP31619892 A JP 31619892A JP H06140505 A JPH06140505 A JP H06140505A
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- JP
- Japan
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- cell
- standard
- cells
- semiconductor integrated
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- Prior art date
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 スタンダードセル方式により設計された、3
つの回路ブロックからなるランダムロジック部101に
おいて、必要以上の動作速度性能を持つセル高さが必要
以上に大きいスタンダードセルを極力少なくして高集積
な半導体集積回路装置を得る。 【構成】 各回路ブロック110a,130a,及び1
20aをそれぞれ、その機能に応じた速度性能を持つよ
うセル高さh31,h32,h33(h31<h32<h33)が設
定されたSサイズスタンダードセル31,Mサイズスタ
ンダ─ドセル32,及びLサイズスタンダードセル33
を用いて構成した。
つの回路ブロックからなるランダムロジック部101に
おいて、必要以上の動作速度性能を持つセル高さが必要
以上に大きいスタンダードセルを極力少なくして高集積
な半導体集積回路装置を得る。 【構成】 各回路ブロック110a,130a,及び1
20aをそれぞれ、その機能に応じた速度性能を持つよ
うセル高さh31,h32,h33(h31<h32<h33)が設
定されたSサイズスタンダードセル31,Mサイズスタ
ンダ─ドセル32,及びLサイズスタンダードセル33
を用いて構成した。
Description
【0001】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特にその半導体基板上での回路パターンがスタン
ダードセルライブラリに保有されているスタンダードセ
ルを用いて所望の回路のパターン設計を行うスタンダー
ドセル設計方式を採用した半導体集積回路装置に関する
ものである。
関し、特にその半導体基板上での回路パターンがスタン
ダードセルライブラリに保有されているスタンダードセ
ルを用いて所望の回路のパターン設計を行うスタンダー
ドセル設計方式を採用した半導体集積回路装置に関する
ものである。
【0002】
【従来の技術】図13は、従来の半導体集積回路装置の
ランダムロジック部(内部論理回路)の構成を示す図で
あり、また図14は該ランダムロジック部の一部(図1
3のX部分)を拡大して示す図である。
ランダムロジック部(内部論理回路)の構成を示す図で
あり、また図14は該ランダムロジック部の一部(図1
3のX部分)を拡大して示す図である。
【0003】図において、200は半導体集積回路装置
に搭載された、CPU(中央演算処理装置)の動作を制
御するランダムロジック部であり、それぞれ機能が異な
る3つの回路ブロック、つまりAブロック210,Bブ
ロック220,及びCブロック230から構成されてい
る。ここで上記各回路ブロックは、セル固有の機能に応
じてその半導体基板上での回路パターンが設計されたス
タンダードセルの配列により回路パターンの設計がなさ
れており、上記各ブロック相互間は複数のブロック間配
線205により接続され、各スタンダードセル間はブロ
ック内配線(セル間配線ともいう。)206やセル内配
線により接続され、各回路ブロック間及びスタンダード
セル間での入出力信号のアクセスが可能となっている。
に搭載された、CPU(中央演算処理装置)の動作を制
御するランダムロジック部であり、それぞれ機能が異な
る3つの回路ブロック、つまりAブロック210,Bブ
ロック220,及びCブロック230から構成されてい
る。ここで上記各回路ブロックは、セル固有の機能に応
じてその半導体基板上での回路パターンが設計されたス
タンダードセルの配列により回路パターンの設計がなさ
れており、上記各ブロック相互間は複数のブロック間配
線205により接続され、各スタンダードセル間はブロ
ック内配線(セル間配線ともいう。)206やセル内配
線により接続され、各回路ブロック間及びスタンダード
セル間での入出力信号のアクセスが可能となっている。
【0004】つまり上記各ブロックは、その機能に応じ
て電算機により、種々の機能を有するスタンダードセ
ル、及び配線を通過させるための配線通過セルを適当な
順序で一列に配列し、さらに各スタンダードセル間に配
線を施してなる複数のスタンダードセル列から構成され
ており、Aブロック210は同一長さの4つのスタンダ
ードセル列211a〜211dを、またBブロック22
0は同一長さの5つのスタンダードセル列221a〜2
21eを、さらにCブロック230は同一長さの6つの
スタンダードセル列231a〜231fを有している。
て電算機により、種々の機能を有するスタンダードセ
ル、及び配線を通過させるための配線通過セルを適当な
順序で一列に配列し、さらに各スタンダードセル間に配
線を施してなる複数のスタンダードセル列から構成され
ており、Aブロック210は同一長さの4つのスタンダ
ードセル列211a〜211dを、またBブロック22
0は同一長さの5つのスタンダードセル列221a〜2
21eを、さらにCブロック230は同一長さの6つの
スタンダードセル列231a〜231fを有している。
【0005】図15(a) ,(b) はそれぞれ上記スタンダ
ードセルの概略構成を示す図であり、図において9a,
9bはスタンダードセル配列方向と垂直な方向の寸法
(以下セル高さともいう。)h9a,h9bが一定寸法hに
規定された機能が異なる長方形形状の第1,第2のスタ
ンダードセルであり、その半導体基板上での回路パター
ンは、第1のスタンダードセル9aではOR回路、第2
のスタンダードセル9bではインバータ回路を実現した
回路パターンとなっている。
ードセルの概略構成を示す図であり、図において9a,
9bはスタンダードセル配列方向と垂直な方向の寸法
(以下セル高さともいう。)h9a,h9bが一定寸法hに
規定された機能が異なる長方形形状の第1,第2のスタ
ンダードセルであり、その半導体基板上での回路パター
ンは、第1のスタンダードセル9aではOR回路、第2
のスタンダードセル9bではインバータ回路を実現した
回路パターンとなっている。
【0006】上記各スタンダードセル9a,9b内に
は、その上下の側縁に沿って所定幅の電源VDDライン配
置領域6及び電源VSSライン配置領域7が設定されてお
り、さらにこれらの領域6,7に挟まれた部分がトラン
ジスタ形成領域8として割り当てられている。またこの
トランジスタ形成領域8の一部は、上記セル配列方向
(以下横方向ともいう。)のセル内配線(以下水平方向
セル内配線という。)を配置可能なセル内配線領域8a
にもなっており、上記両スタンダードセル9a,9bと
もこのセル内配線可能領域8aには水平方向セル内配線
1を9本配置可能となっている。なお上記第1,第2の
スタンダードセル9a,9bでは、それぞれOR回路、
及びインバータというようにその機能が異なり、該セル
を構成するトランジスタ数に差があるため、横方向の寸
法x9a,x9bは異なっている。
は、その上下の側縁に沿って所定幅の電源VDDライン配
置領域6及び電源VSSライン配置領域7が設定されてお
り、さらにこれらの領域6,7に挟まれた部分がトラン
ジスタ形成領域8として割り当てられている。またこの
トランジスタ形成領域8の一部は、上記セル配列方向
(以下横方向ともいう。)のセル内配線(以下水平方向
セル内配線という。)を配置可能なセル内配線領域8a
にもなっており、上記両スタンダードセル9a,9bと
もこのセル内配線可能領域8aには水平方向セル内配線
1を9本配置可能となっている。なお上記第1,第2の
スタンダードセル9a,9bでは、それぞれOR回路、
及びインバータというようにその機能が異なり、該セル
を構成するトランジスタ数に差があるため、横方向の寸
法x9a,x9bは異なっている。
【0007】また図3(c) は上記配線通過セルの概略構
成を示し、図中11はセル列を縦断する縦方向の配線,
例えばブロック内配線206を通過させるための長方形
形状の配線通過セルで、セル高さh11が上記スタンダー
ドセル9a,9bと同一寸法hに、横方向の寸法x11が
所定の寸法に設定されている。また該配線通過セル11
内には、その上下の側縁に沿って所定幅の電源VDDライ
ン配置領域6及び電源VSSライン配置領域7が設定され
ており、またその中央部分には縦方向の配線の通過位置
を示す外部接続ピン10が設定されている。
成を示し、図中11はセル列を縦断する縦方向の配線,
例えばブロック内配線206を通過させるための長方形
形状の配線通過セルで、セル高さh11が上記スタンダー
ドセル9a,9bと同一寸法hに、横方向の寸法x11が
所定の寸法に設定されている。また該配線通過セル11
内には、その上下の側縁に沿って所定幅の電源VDDライ
ン配置領域6及び電源VSSライン配置領域7が設定され
ており、またその中央部分には縦方向の配線の通過位置
を示す外部接続ピン10が設定されている。
【0008】つまり上記配線通過セル11は、電算機を
使ってスタンダードセル列を形成する際、各ブロックの
スタンダードセル列の長さを同じ長さに揃えるために挿
入されるものであり、そのため左右に配置されるスタン
ダードセルとうまく接続できるよう、電源VDDライン及
び電源VSSラインの配置領域のセル内での高さ位置をス
タンダードセル9a,9bと同じ位置に設定している。
使ってスタンダードセル列を形成する際、各ブロックの
スタンダードセル列の長さを同じ長さに揃えるために挿
入されるものであり、そのため左右に配置されるスタン
ダードセルとうまく接続できるよう、電源VDDライン及
び電源VSSラインの配置領域のセル内での高さ位置をス
タンダードセル9a,9bと同じ位置に設定している。
【0009】また上記スタンダードセル9a,9bは所
定のスタンダードセルライブラリ(図示せず)に所属し
ており、またこのスタンダードセルライブラリには、上
記各スタンダードセル9a,9bだけでなく、これらと
は異なる機能を持つ他のスタンダードセルが複数所属し
ている。ここで同一のスタンダードセルライブラリに所
属しているスタンダードセルは、上述したスタンダード
セル9a,9bと同一のセル構造を有し、つまりセル高
さや電源VDD,VSSラインの配置領域の位置及び幅等が
同一のものとなっている。そして上記スタンダードライ
ブラリには、各種スタンダードセルについての半導体基
板上での、トランジスタのレイアウトやこれらのトラン
ジスタ間のセル内配線のレイアウト等の回路パターンに
関する情報、さらにスタンダードセル間のブロック内配
線206や上記ブロック間の配線205のレイアウトに
関する情報が格納されている。
定のスタンダードセルライブラリ(図示せず)に所属し
ており、またこのスタンダードセルライブラリには、上
記各スタンダードセル9a,9bだけでなく、これらと
は異なる機能を持つ他のスタンダードセルが複数所属し
ている。ここで同一のスタンダードセルライブラリに所
属しているスタンダードセルは、上述したスタンダード
セル9a,9bと同一のセル構造を有し、つまりセル高
さや電源VDD,VSSラインの配置領域の位置及び幅等が
同一のものとなっている。そして上記スタンダードライ
ブラリには、各種スタンダードセルについての半導体基
板上での、トランジスタのレイアウトやこれらのトラン
ジスタ間のセル内配線のレイアウト等の回路パターンに
関する情報、さらにスタンダードセル間のブロック内配
線206や上記ブロック間の配線205のレイアウトに
関する情報が格納されている。
【0010】図16はスタンダードセルの具体的な回路
構成の一設計例を説明するための図であり、図16(a)
はOR回路の機能を持つスタンダードセルの等価回路を
示している。図において、209aは上記スタンダード
セル9a内に構成されている2入力OR回路で、電源V
と接地Gとの間に直列に接続された、ゲートが共通なp
形トランジスタQp11 及びn形トランジスタQn11 と、
該共通ゲートと電源Vとの間に直列に接続されたp形ト
ランジスタQp12 ,Qp13 と、上記共通ゲートと接地G
との間に並列に接続されたn形トランジスタQn12 ,Q
n13 とから構成されている。またこのOR回路209a
では、上記p形及びn形トランジスタQp12 ,Qn12 の
ゲートを第1入力201、上記p形及びn形トランジス
タQp12 ,Qn12 のゲートを第2入力212とし、上記
p形及びn形トランジスタQp11 ,Qn11 の接続点を論
理和出力213としている。
構成の一設計例を説明するための図であり、図16(a)
はOR回路の機能を持つスタンダードセルの等価回路を
示している。図において、209aは上記スタンダード
セル9a内に構成されている2入力OR回路で、電源V
と接地Gとの間に直列に接続された、ゲートが共通なp
形トランジスタQp11 及びn形トランジスタQn11 と、
該共通ゲートと電源Vとの間に直列に接続されたp形ト
ランジスタQp12 ,Qp13 と、上記共通ゲートと接地G
との間に並列に接続されたn形トランジスタQn12 ,Q
n13 とから構成されている。またこのOR回路209a
では、上記p形及びn形トランジスタQp12 ,Qn12 の
ゲートを第1入力201、上記p形及びn形トランジス
タQp12 ,Qn12 のゲートを第2入力212とし、上記
p形及びn形トランジスタQp11 ,Qn11 の接続点を論
理和出力213としている。
【0011】図16(b) は上記スタンダードセル9aに
おけるトランジスタ及び配線のレイアウトを示してお
り、図において、図15と同一符号は同一のものを示
し、61a及び62aはそれぞれ上記トランジスタ形成
領域8の電源VDDライン配置領域6側に配置されたP形
拡散領域、61b及び62bはそれぞれ上記トランジス
タ形成領域8の電源VSSライン配置領域7側に形成され
たN形拡散領域であり、上記P形拡散領域61a及びN
形拡散領域61bに跨がってゲート電極63aが配置さ
れており、これにより上記トランジスタQp11 ,Qn11
が形成されている。また上記P形拡散領域62a及びN
形拡散領域62b上に跨がって2つのゲート電極63
b,63cが配置されており、これにより上記p形トラ
ンジスタQp12,Qp13 及び上記n形トランジスタQn12
,Qn13 が形成されている。
おけるトランジスタ及び配線のレイアウトを示してお
り、図において、図15と同一符号は同一のものを示
し、61a及び62aはそれぞれ上記トランジスタ形成
領域8の電源VDDライン配置領域6側に配置されたP形
拡散領域、61b及び62bはそれぞれ上記トランジス
タ形成領域8の電源VSSライン配置領域7側に形成され
たN形拡散領域であり、上記P形拡散領域61a及びN
形拡散領域61bに跨がってゲート電極63aが配置さ
れており、これにより上記トランジスタQp11 ,Qn11
が形成されている。また上記P形拡散領域62a及びN
形拡散領域62b上に跨がって2つのゲート電極63
b,63cが配置されており、これにより上記p形トラ
ンジスタQp12,Qp13 及び上記n形トランジスタQn12
,Qn13 が形成されている。
【0012】また64は上記p形トランジスタQp11 と
n形トランジスタQn11 とを接続する第一層金属配線
で、その一端が第1コンタクトホール61a1を介してp
形拡散領域61aに、他端が第1コンタクトホール61
b1を介してN形拡散領域61bに接続されており、また
第2コンタクトホール71aを介して上記OR回路20
0の出力213となる第二層金属配線71に接続されて
いる。
n形トランジスタQn11 とを接続する第一層金属配線
で、その一端が第1コンタクトホール61a1を介してp
形拡散領域61aに、他端が第1コンタクトホール61
b1を介してN形拡散領域61bに接続されており、また
第2コンタクトホール71aを介して上記OR回路20
0の出力213となる第二層金属配線71に接続されて
いる。
【0013】また65は上記n形トランジスタQn12 ,
Qn13 及びp形トランジスタQp13の接続点をトランジ
スタQp11 , Qn11 の共通ゲートに接続する第一層金属
配線で、一端が第1コンタクトホール62a1を介してP
形拡散領域62aに、他端が第1コンタクトホール62
b1を介してN形拡散領域62bに接続され、さらに一部
が第1コンタクトホール63a1を介してゲート電極63
aに接続されている。また66は第1コンタクトホール
63b1を介してゲート電極63bに接続された第一層金
属配線、67は第1コンタクトホール63c1を介してゲ
ート電極63cに接続された第一層金属配線で、該各第
一層金属配線66及び67は第2コンタクトホール72
a,73aを介して上記2入力OR回路209aの第1
及び第2入力211,212となる第二層金属配線7
2,73に接続されている。
Qn13 及びp形トランジスタQp13の接続点をトランジ
スタQp11 , Qn11 の共通ゲートに接続する第一層金属
配線で、一端が第1コンタクトホール62a1を介してP
形拡散領域62aに、他端が第1コンタクトホール62
b1を介してN形拡散領域62bに接続され、さらに一部
が第1コンタクトホール63a1を介してゲート電極63
aに接続されている。また66は第1コンタクトホール
63b1を介してゲート電極63bに接続された第一層金
属配線、67は第1コンタクトホール63c1を介してゲ
ート電極63cに接続された第一層金属配線で、該各第
一層金属配線66及び67は第2コンタクトホール72
a,73aを介して上記2入力OR回路209aの第1
及び第2入力211,212となる第二層金属配線7
2,73に接続されている。
【0014】またここでは電源VDDライン6r及び電源
VSSライン7rも第一層金属配線を用いるようにしてお
り、電源VDDライン6rは第1コンタクトホール61a2
を介してP形拡散領域61aに、また第1コンタクトホ
ール62a2を介してP形拡散領域62aに接続され、電
源VSSライン7rは第1コンタクトホール61b2を介し
てN形拡散領域61bに、また第1コンタクトホール6
2b2,62b3を介してN形拡散領域62bの所定の領域
に接続されている。
VSSライン7rも第一層金属配線を用いるようにしてお
り、電源VDDライン6rは第1コンタクトホール61a2
を介してP形拡散領域61aに、また第1コンタクトホ
ール62a2を介してP形拡散領域62aに接続され、電
源VSSライン7rは第1コンタクトホール61b2を介し
てN形拡散領域61bに、また第1コンタクトホール6
2b2,62b3を介してN形拡散領域62bの所定の領域
に接続されている。
【0015】また図17はスタンダードセルの具体的な
回路構成の他の設計例を説明するための図であり、図1
7(a) はインバータ回路の機能を持つスタンダードセル
の等価回路を示している。図中、209bは上記スタン
ダードセル9b内に構成されているインバータ回路で、
電源Vと接地Gとの間に直列に接続された、ゲートが共
通なp形トランジスタQp21 及びn形トランジスタQn2
1 とから構成されており、上記共通ゲートがインバータ
入力221、両トランジスタの接続点がインバータ出力
222となっている。
回路構成の他の設計例を説明するための図であり、図1
7(a) はインバータ回路の機能を持つスタンダードセル
の等価回路を示している。図中、209bは上記スタン
ダードセル9b内に構成されているインバータ回路で、
電源Vと接地Gとの間に直列に接続された、ゲートが共
通なp形トランジスタQp21 及びn形トランジスタQn2
1 とから構成されており、上記共通ゲートがインバータ
入力221、両トランジスタの接続点がインバータ出力
222となっている。
【0016】図17(b) は上記スタンダードセル9bに
おけるトランジスタ及び配線のレイアウトを示し、図に
おいて、図15と同一符号は同一のものを示し、51,
52はそれぞれ上記トランジスタ形成領域8の電源VDD
ライン配置領域6側,電源VSSライン配置領域7側に配
置されたP形拡散領域,N形拡散領域であり、これらの
拡散領域51,52に跨がってゲート電極53が配置さ
れており、これにより上記トランジスタQp21 ,Qn21
が形成されている。
おけるトランジスタ及び配線のレイアウトを示し、図に
おいて、図15と同一符号は同一のものを示し、51,
52はそれぞれ上記トランジスタ形成領域8の電源VDD
ライン配置領域6側,電源VSSライン配置領域7側に配
置されたP形拡散領域,N形拡散領域であり、これらの
拡散領域51,52に跨がってゲート電極53が配置さ
れており、これにより上記トランジスタQp21 ,Qn21
が形成されている。
【0017】また54は上記p形トランジスタQp21 と
n形トランジスタQn21 とを接続する第一層金属配線
で、その一端が第1コンタクトホール51a1を介してp
形拡散領域51に、他端がコンタクトホール52a1を介
してN形拡散領域52に接続されており、また第2コン
タクトホール57aを介して上記インバータ回路220
の出力222となる第二層金属配線56に接続されてい
る。
n形トランジスタQn21 とを接続する第一層金属配線
で、その一端が第1コンタクトホール51a1を介してp
形拡散領域51に、他端がコンタクトホール52a1を介
してN形拡散領域52に接続されており、また第2コン
タクトホール57aを介して上記インバータ回路220
の出力222となる第二層金属配線56に接続されてい
る。
【0018】また55はコンタクトホール53aを介し
て上記ゲート電極53に接続された第一層金属配線で、
この第一層金属配線55は第2コンタクトホール57a
を介して、上記インバータ回路220の入力221とな
る第二層金属配線57に接続されている。またここでも
第一層金属配線からなる電源ライン6r及び接地ライン
7rは、それぞれコンタクトホール51a2 ,52a2
を介してP形拡散領域51,N形拡散領域52の所定部
分に接続されている。
て上記ゲート電極53に接続された第一層金属配線で、
この第一層金属配線55は第2コンタクトホール57a
を介して、上記インバータ回路220の入力221とな
る第二層金属配線57に接続されている。またここでも
第一層金属配線からなる電源ライン6r及び接地ライン
7rは、それぞれコンタクトホール51a2 ,52a2
を介してP形拡散領域51,N形拡散領域52の所定部
分に接続されている。
【0019】以上説明したようなスタンダードセルの設
計は、2入力OR回路やインバータ回路といった実現す
る回路機能に応じてトランジスタのレイアウトを設定
し、その後配線のレイアウト等の設定を行うが、電源V
DDラインや電源VSSラインの配置領域6,7や配線幅、
またセルの高さ等については、1つのスタンダードセル
ライブラリに所属しているスタンダードセルについては
すべて一定の基準を満たすよう設計する。
計は、2入力OR回路やインバータ回路といった実現す
る回路機能に応じてトランジスタのレイアウトを設定
し、その後配線のレイアウト等の設定を行うが、電源V
DDラインや電源VSSラインの配置領域6,7や配線幅、
またセルの高さ等については、1つのスタンダードセル
ライブラリに所属しているスタンダードセルについては
すべて一定の基準を満たすよう設計する。
【0020】このため、スタンダードセルの高さはどの
セルについても一定であるが、横幅は配置するトランジ
スタの数によって決まるので、スタンダードセルによっ
て違いが生じており、さらに、スタンダードセル内の水
平方向セル内配線についても、スタンダードセル毎に機
能が違うため、その本数に違いが生じている。
セルについても一定であるが、横幅は配置するトランジ
スタの数によって決まるので、スタンダードセルによっ
て違いが生じており、さらに、スタンダードセル内の水
平方向セル内配線についても、スタンダードセル毎に機
能が違うため、その本数に違いが生じている。
【0021】また上記LSIの内部論理回路ブロックで
あるランダムロジック部200を構成するAブロック2
10,Bブロック220,Cブロック230に割り当て
られた機能を実現するための回路パターンの設計は、上
記のように内部のパターン設計がなされたスタンダード
セルを複数用いて電算機により行われる。
あるランダムロジック部200を構成するAブロック2
10,Bブロック220,Cブロック230に割り当て
られた機能を実現するための回路パターンの設計は、上
記のように内部のパターン設計がなされたスタンダード
セルを複数用いて電算機により行われる。
【0022】つまり、電算機は、各ブロックが割り当て
られた機能を実現するのに必要なスタンダードセルを、
上記スタンダードセルライブラリに保有されている種々
のスタンダードセルの中から選択し、選択したスタンダ
ードセルを上記ブロックの機能に基づいて配列し、スタ
ンダードセル間の配線を行って、各ブロックの回路パタ
ーンを実現する。
られた機能を実現するのに必要なスタンダードセルを、
上記スタンダードセルライブラリに保有されている種々
のスタンダードセルの中から選択し、選択したスタンダ
ードセルを上記ブロックの機能に基づいて配列し、スタ
ンダードセル間の配線を行って、各ブロックの回路パタ
ーンを実現する。
【0023】またこの際上記複数個のスタンダードセル
が全て同じスタンダードセルライブラリに所属している
ため、電算機によるスタンダードセルの自動配置配線が
容易に行われ、また各ブロック内のスタンダードセル列
の長さが揃っていることも上記電算機による自動配線を
簡単なものとするのに役立っている。
が全て同じスタンダードセルライブラリに所属している
ため、電算機によるスタンダードセルの自動配置配線が
容易に行われ、また各ブロック内のスタンダードセル列
の長さが揃っていることも上記電算機による自動配線を
簡単なものとするのに役立っている。
【0024】
【発明が解決しようとする課題】ところが、従来の半導
体集積回路装置では、各ブロックを構成するスタンダー
ドセルとして、1つのスタンダードセルライブラリが保
有しているスタンダードセルを用いていたので、このよ
うなスタンダードセルのうちには、その機能上内部の水
平方向の配線本数が少なくてよいにもかかわらず、高さ
を統一するために必要以上の水平方向の配線領域を設定
しているものがある。つまりこのようなスタンダードセ
ルの内部には未使用配線領域が存在しており、このスタ
ンダードセルを用いて電算機によりランダムロジック部
の回路パターンを設計した場合、チップ面積の有効利用
を十分図ることができず、半導体集積回路装置の集積度
を低下させてしまうという問題点があった。
体集積回路装置では、各ブロックを構成するスタンダー
ドセルとして、1つのスタンダードセルライブラリが保
有しているスタンダードセルを用いていたので、このよ
うなスタンダードセルのうちには、その機能上内部の水
平方向の配線本数が少なくてよいにもかかわらず、高さ
を統一するために必要以上の水平方向の配線領域を設定
しているものがある。つまりこのようなスタンダードセ
ルの内部には未使用配線領域が存在しており、このスタ
ンダードセルを用いて電算機によりランダムロジック部
の回路パターンを設計した場合、チップ面積の有効利用
を十分図ることができず、半導体集積回路装置の集積度
を低下させてしまうという問題点があった。
【0025】すなわち、図16に示すスタンダードセル
では、水平方向のセル内配線は2列用いており、つまり
第一層金属配線66,67、及び第一層金属配線65
の、上記配線66,67と同じ高さ位置にある横方向部
分の2列が存在している。言い換えるとスタンダードセ
ル外部の配線を利用することなくOR回路を構成するに
は、スタンダードセル内に少なくとも水平方向セル内配
線2列分の配線領域が必要である。上記OR回路の例で
は、水平方向セル内配線領域は2列分必要だったが、例
えば4ビットのカウンタをスタンダードセルで構成する
ためには、水平方向セル内配線領域は8列分以上必要に
なる。
では、水平方向のセル内配線は2列用いており、つまり
第一層金属配線66,67、及び第一層金属配線65
の、上記配線66,67と同じ高さ位置にある横方向部
分の2列が存在している。言い換えるとスタンダードセ
ル外部の配線を利用することなくOR回路を構成するに
は、スタンダードセル内に少なくとも水平方向セル内配
線2列分の配線領域が必要である。上記OR回路の例で
は、水平方向セル内配線領域は2列分必要だったが、例
えば4ビットのカウンタをスタンダードセルで構成する
ためには、水平方向セル内配線領域は8列分以上必要に
なる。
【0026】このようにスタンダードセルの機能によっ
て水平方向セル内配線数は異なるが、一定のセル高さの
スタンダードセル内には水平方向セル内配線は一定本数
しか配置することができない。このためセル内に配置可
能な水平方向セル内配線だけでは求める機能が実現でき
ない場合、セル外部の配線を利用することにより、求め
る機能を実現し、逆に、水平方向セル内配線が、例えば
1本だけで実現できる機能については水平方向セル内配
線領域に未配線部分を残してスタンダードセルを構成し
ており、この未配線部分が半導体基板上での面積利用効
率の悪化を招いていた。
て水平方向セル内配線数は異なるが、一定のセル高さの
スタンダードセル内には水平方向セル内配線は一定本数
しか配置することができない。このためセル内に配置可
能な水平方向セル内配線だけでは求める機能が実現でき
ない場合、セル外部の配線を利用することにより、求め
る機能を実現し、逆に、水平方向セル内配線が、例えば
1本だけで実現できる機能については水平方向セル内配
線領域に未配線部分を残してスタンダードセルを構成し
ており、この未配線部分が半導体基板上での面積利用効
率の悪化を招いていた。
【0027】また、内部論理回路部を構成する複数の回
路ブロックは、すべて同じ高さのスタンダードセルによ
り構成されていたので、回路ブロックの最高動作速度は
すべて同一となる。つまりスタンダードセル内に構成さ
れるトランジスタのサイズ、及び電源配線の幅はスタン
ダードセルの高さにより制限され、また回路ブロックの
電流駆動能力,動作速度は、これを構成するトランジス
タのサイズ及び電源配線の幅に依存するため、該スタン
ダードセルを用いた回路ブロックではその最高動作速度
がスタンダードセルの高さにより決定されることにな
る。
路ブロックは、すべて同じ高さのスタンダードセルによ
り構成されていたので、回路ブロックの最高動作速度は
すべて同一となる。つまりスタンダードセル内に構成さ
れるトランジスタのサイズ、及び電源配線の幅はスタン
ダードセルの高さにより制限され、また回路ブロックの
電流駆動能力,動作速度は、これを構成するトランジス
タのサイズ及び電源配線の幅に依存するため、該スタン
ダードセルを用いた回路ブロックではその最高動作速度
がスタンダードセルの高さにより決定されることにな
る。
【0028】このため、それぞれその割り当てられた機
能から要求される動作速度の異なる回路ブロックのパタ
ーンをスタンダードセル設計方式により設計する場合、
最も高速の動作が要求される回路ブロックに合った高さ
のスタンダードセルを用いていた。
能から要求される動作速度の異なる回路ブロックのパタ
ーンをスタンダードセル設計方式により設計する場合、
最も高速の動作が要求される回路ブロックに合った高さ
のスタンダードセルを用いていた。
【0029】この結果、上記のような複数の回路ブロッ
クで構成された内部論理回路には、機能上必要な電流駆
動能力に応じた高さ以上のセル高さを持つスタンダード
セルを用いて構成された回路ブロックが含まれることに
なり、半導体集積回路チップの面積利用効率を悪くして
いるという問題があった。
クで構成された内部論理回路には、機能上必要な電流駆
動能力に応じた高さ以上のセル高さを持つスタンダード
セルを用いて構成された回路ブロックが含まれることに
なり、半導体集積回路チップの面積利用効率を悪くして
いるという問題があった。
【0030】この発明は上記のような問題点を解消する
ためになされたもので、それぞれ所定の機能が割り当て
られたスタンダードセル設計方式による複数の回路ブロ
ックを、その回路パターンの半導体基板上での占有面積
がその機能に応じたできるだけ小さい面積となるよう設
計することができ、これによりチップの面積利用効率を
高めることができる半導体集積回路装置を得ることを目
的とする。
ためになされたもので、それぞれ所定の機能が割り当て
られたスタンダードセル設計方式による複数の回路ブロ
ックを、その回路パターンの半導体基板上での占有面積
がその機能に応じたできるだけ小さい面積となるよう設
計することができ、これによりチップの面積利用効率を
高めることができる半導体集積回路装置を得ることを目
的とする。
【0031】またこの発明は、1つのスタンダードセル
ライブラリが保有しているスタンダードセルだけを用い
て、スタンダードセル内での未配線領域を極力抑えつ
つ、回路パターンの設計を簡単に行うことができ、これ
により集積度の低下を極力抑えることができるスタンダ
ードセル設計方式の半導体集積回路装置を得ることを目
的としている。
ライブラリが保有しているスタンダードセルだけを用い
て、スタンダードセル内での未配線領域を極力抑えつ
つ、回路パターンの設計を簡単に行うことができ、これ
により集積度の低下を極力抑えることができるスタンダ
ードセル設計方式の半導体集積回路装置を得ることを目
的としている。
【0032】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、それぞれ所定の機能を有する複数の回路
ブロックからなる内部論理回路を備え、上記各回路ブロ
ックの半導体基板上での回路パターンが、セル固有の機
能に応じた回路パターンがスタンダードセルライブラリ
に保有されているスタンダードセルの配列により設計さ
れているものにおいて、上記スタンダードセルライブラ
リを、上記セル配列方向と垂直な方向の高さ寸法をセル
固有の機能に応じて設定した、セル高さの異なるスタン
ダードセルの回路パターンを保有するものとし、上記各
回路ブロックを、該回路ブロックの機能に応じたセル高
さを有するスタンダードセルを配列して構成したもので
ある。
積回路装置は、それぞれ所定の機能を有する複数の回路
ブロックからなる内部論理回路を備え、上記各回路ブロ
ックの半導体基板上での回路パターンが、セル固有の機
能に応じた回路パターンがスタンダードセルライブラリ
に保有されているスタンダードセルの配列により設計さ
れているものにおいて、上記スタンダードセルライブラ
リを、上記セル配列方向と垂直な方向の高さ寸法をセル
固有の機能に応じて設定した、セル高さの異なるスタン
ダードセルの回路パターンを保有するものとし、上記各
回路ブロックを、該回路ブロックの機能に応じたセル高
さを有するスタンダードセルを配列して構成したもので
ある。
【0033】この発明は上記半導体集積回路装置におい
て、上記各回路ブロックを構成するスタンダードセル
を、セル固有の機能上必要とされる電流駆動能力に応じ
た大きさのトランジスタ形成領域と、上記電流駆動能力
に応じた幅の電源ライン配置領域とを有し、上記トラン
ジスタ形成領域の大きさ及び電源ライン配置領域の幅に
基づいて上記セル高さを設定した構造としたものであ
る。
て、上記各回路ブロックを構成するスタンダードセル
を、セル固有の機能上必要とされる電流駆動能力に応じ
た大きさのトランジスタ形成領域と、上記電流駆動能力
に応じた幅の電源ライン配置領域とを有し、上記トラン
ジスタ形成領域の大きさ及び電源ライン配置領域の幅に
基づいて上記セル高さを設定した構造としたものであ
る。
【0034】この発明は上記半導体集積回路装置におい
て、上記各回路ブロックを構成するスタンダードセル
を、セル固有の機能上必要とされる上記セル配列方向と
平行な水平方向のセル内配線の数に応じた幅の水平方向
セル内配線領域を有し、該水平方向セル内配線領域の幅
に基づいてセル高さを設定した構造としたものである。
て、上記各回路ブロックを構成するスタンダードセル
を、セル固有の機能上必要とされる上記セル配列方向と
平行な水平方向のセル内配線の数に応じた幅の水平方向
セル内配線領域を有し、該水平方向セル内配線領域の幅
に基づいてセル高さを設定した構造としたものである。
【0035】この発明に係る半導体集積回路装置は、そ
れぞれ所定の機能を有する複数の回路ブロックからなる
内部論理回路を備え、上記各回路ブロックの半導体基板
上での回路パターンが、セル固有の機能に応じた回路パ
ターンがスタンダードセルライブラリに保有されている
スタンダードセルの配列により設計されているものにお
いて、上記スタンダードセルライブラリを、上記セル配
列方向と垂直な方向の高さ寸法をセル固有の機能に応じ
て設定した、セル高さの異なる複数のスタンダードセル
の回路パターンを保有するものとし、上記回路ブロック
を構成するスタンダードセル列のうちの所定のスタンダ
ードセル列の一部を、上記回路ブロックの機能に合わせ
て、他の部分を構成するスタンダードセルよりセル高さ
が低いスタンダードセルから構成したものである。
れぞれ所定の機能を有する複数の回路ブロックからなる
内部論理回路を備え、上記各回路ブロックの半導体基板
上での回路パターンが、セル固有の機能に応じた回路パ
ターンがスタンダードセルライブラリに保有されている
スタンダードセルの配列により設計されているものにお
いて、上記スタンダードセルライブラリを、上記セル配
列方向と垂直な方向の高さ寸法をセル固有の機能に応じ
て設定した、セル高さの異なる複数のスタンダードセル
の回路パターンを保有するものとし、上記回路ブロック
を構成するスタンダードセル列のうちの所定のスタンダ
ードセル列の一部を、上記回路ブロックの機能に合わせ
て、他の部分を構成するスタンダードセルよりセル高さ
が低いスタンダードセルから構成したものである。
【0036】この発明は上記半導体集積回路装置におい
て、上記スタンダードセルライブラリを、上記セル高さ
の異なるスタンダードセルの回路パターンに加えて、そ
の一端側と他端側とで上記セル配列方向と垂直な方向の
高さ寸法が異なり、上記隣接するセル高さの異なるスタ
ンダードセル間への挿入配置により両スタンダードセル
を接続可能に構成した接続用セルの回路パターンを保有
するものとし、上記所定のスタンダードセル列を、隣接
するセル高さの低いスタンダードセルとセル高さの高い
スタンダードセルとの間に上記接続用セルを配置して、
該両スタンダードセルの電気的な接続を行った構造とし
たものである。
て、上記スタンダードセルライブラリを、上記セル高さ
の異なるスタンダードセルの回路パターンに加えて、そ
の一端側と他端側とで上記セル配列方向と垂直な方向の
高さ寸法が異なり、上記隣接するセル高さの異なるスタ
ンダードセル間への挿入配置により両スタンダードセル
を接続可能に構成した接続用セルの回路パターンを保有
するものとし、上記所定のスタンダードセル列を、隣接
するセル高さの低いスタンダードセルとセル高さの高い
スタンダードセルとの間に上記接続用セルを配置して、
該両スタンダードセルの電気的な接続を行った構造とし
たものである。
【0037】この発明は上記半導体集積回路装置におい
て、上記所定のスタンダードセル列の接続用セル上の領
域を、上記所定のスタンダードセル列の両側に配置され
ているスタンダードセル列間を接続するセル列間配線の
配置領域として用いたものである。
て、上記所定のスタンダードセル列の接続用セル上の領
域を、上記所定のスタンダードセル列の両側に配置され
ているスタンダードセル列間を接続するセル列間配線の
配置領域として用いたものである。
【0038】この発明は上記半導体集積回路装置におい
て、所定のスタンダードセル列の中央部分に、上記セル
高さの低いスタンダードセルからなるセル配列部分を配
置したものである。
て、所定のスタンダードセル列の中央部分に、上記セル
高さの低いスタンダードセルからなるセル配列部分を配
置したものである。
【0039】この発明は上記半導体集積回路装置におい
て、上記セル高さの異なるスタンダードセルのうち特定
のものを、その一端側の上記セル配列方向と垂直な方向
の高さ寸法を、他のセル高さを持つ所定のスタンダード
セルとの接続が可能となるよう上記他のスタンダードセ
ルのセル高さに一致させた構造としたものである。
て、上記セル高さの異なるスタンダードセルのうち特定
のものを、その一端側の上記セル配列方向と垂直な方向
の高さ寸法を、他のセル高さを持つ所定のスタンダード
セルとの接続が可能となるよう上記他のスタンダードセ
ルのセル高さに一致させた構造としたものである。
【0040】またこの発明は上記半導体集積回路装置に
おいて、セル高さの高い所定のスタンダードセル内に同
電位の電源ラインの配置領域を2ヵ所設定し、その一方
の電源ライン配置領域をセル高さの低い所定のスタンダ
ードセル内の上記と同電位の電源ラインの配置領域と同
じ高さ位置に設定したものである。
おいて、セル高さの高い所定のスタンダードセル内に同
電位の電源ラインの配置領域を2ヵ所設定し、その一方
の電源ライン配置領域をセル高さの低い所定のスタンダ
ードセル内の上記と同電位の電源ラインの配置領域と同
じ高さ位置に設定したものである。
【0041】
【作用】この発明においては、スタンダードセルライブ
ラリを、セル配列方向と垂直な方向の高さ寸法をセル固
有の機能に応じて設定した、セル高さの異なるスタンダ
ードセルの回路パターンを保有するものとし、内部論理
回路を構成する所定の機能を有する回路ブロックを、該
回路ブロックの機能に応じたセル高さを有するスタンダ
ードセルを配列して構成したから、上記各回路ブロック
が、これに割り当てられた機能上必要な性能以上の性
能、例えば速度性能やセル内に配置可能な水平方向配線
数を有するセル高さの必要以上に高いスタンダードセル
により構成されるのを極力回避することができ、これに
より半導体基板上に実現される機能回路の基板面積利用
効率の低下を抑えることができる。
ラリを、セル配列方向と垂直な方向の高さ寸法をセル固
有の機能に応じて設定した、セル高さの異なるスタンダ
ードセルの回路パターンを保有するものとし、内部論理
回路を構成する所定の機能を有する回路ブロックを、該
回路ブロックの機能に応じたセル高さを有するスタンダ
ードセルを配列して構成したから、上記各回路ブロック
が、これに割り当てられた機能上必要な性能以上の性
能、例えば速度性能やセル内に配置可能な水平方向配線
数を有するセル高さの必要以上に高いスタンダードセル
により構成されるのを極力回避することができ、これに
より半導体基板上に実現される機能回路の基板面積利用
効率の低下を抑えることができる。
【0042】この発明においては、スタンダードセルラ
イブラリを、セル配列方向と垂直な方向の高さ寸法をセ
ル固有の機能に応じて設定した、セル高さの異なる複数
のスタンダードセルの回路パターンを保有するものと
し、回路ブロックを構成する所定のスタンダードセル列
の所要部分を該回路ブロックの機能に合わせて、他の部
分を構成するスタンダードセルに比べてセル高さの低い
スタンダードセルから構成したので、上記所定のスタン
ダードセル列の半導体基板上で占める面積がセル高さの
低いスタンダードセルの配列部分については削減される
こととなり、これにより半導体基板上に実現される機能
回路の基板面積利用効率の低下を抑えることができる。
イブラリを、セル配列方向と垂直な方向の高さ寸法をセ
ル固有の機能に応じて設定した、セル高さの異なる複数
のスタンダードセルの回路パターンを保有するものと
し、回路ブロックを構成する所定のスタンダードセル列
の所要部分を該回路ブロックの機能に合わせて、他の部
分を構成するスタンダードセルに比べてセル高さの低い
スタンダードセルから構成したので、上記所定のスタン
ダードセル列の半導体基板上で占める面積がセル高さの
低いスタンダードセルの配列部分については削減される
こととなり、これにより半導体基板上に実現される機能
回路の基板面積利用効率の低下を抑えることができる。
【0043】この発明においては、スタンダードセルラ
イブラリを、上記セル高さの異なるスタンダードセルの
回路パターンに加えて、その一端側と他端側とで上記セ
ル配列方向と垂直な方向の高さ寸法が異なり、上記セル
高さの異なるスタンダードセル間への挿入配置により両
スタンダードセルを接続可能に構成した接続用セルの回
路パターンを保有する構成とし、隣接して位置するセル
高さの異なるスタンダードセル間に上記接続用セルを配
置するようにしたので、セル高さの異なるスタンダード
セル間の接続を上記接続用セルを配置するだけで簡単に
行うことができる。
イブラリを、上記セル高さの異なるスタンダードセルの
回路パターンに加えて、その一端側と他端側とで上記セ
ル配列方向と垂直な方向の高さ寸法が異なり、上記セル
高さの異なるスタンダードセル間への挿入配置により両
スタンダードセルを接続可能に構成した接続用セルの回
路パターンを保有する構成とし、隣接して位置するセル
高さの異なるスタンダードセル間に上記接続用セルを配
置するようにしたので、セル高さの異なるスタンダード
セル間の接続を上記接続用セルを配置するだけで簡単に
行うことができる。
【0044】この発明においては、所定のスタンダー記
所定のスタンダードセル列の両側に配置されているスタ
ンダードセル列間を接続するセル列間配線の配置領域と
して用いたので、半導体基板上でのスタンダードセル列
の占める領域の一部を配線領域として有効に利用するこ
とができる。
所定のスタンダードセル列の両側に配置されているスタ
ンダードセル列間を接続するセル列間配線の配置領域と
して用いたので、半導体基板上でのスタンダードセル列
の占める領域の一部を配線領域として有効に利用するこ
とができる。
【0045】この発明においては、所定のスタンダード
セル列の、回路ブロック内の配線が集中する中央部分に
セル高さの低いスタンダードセルからなるセル列部分を
配置したので、スタンダードセルの縮小により生じた余
裕のスペースを配線領域として効率よく利用することが
でき、これにより半導体基板上で回路ブロックが占める
面積のさらなる縮小が可能となる。
セル列の、回路ブロック内の配線が集中する中央部分に
セル高さの低いスタンダードセルからなるセル列部分を
配置したので、スタンダードセルの縮小により生じた余
裕のスペースを配線領域として効率よく利用することが
でき、これにより半導体基板上で回路ブロックが占める
面積のさらなる縮小が可能となる。
【0046】この発明においては、上記セル高さの異な
るスタンダードセルのうち特定のものを、その一端側の
上記セル配列方向と垂直な方向の高さ寸法を、他のセル
高さを持つ所定のスタンダードセルとの接続が可能とな
るよう上記他のスタンダードセルのセル高さに一致させ
た構造としたので、セル高さの異なるスタンダードセル
間の接続をこれらの間に上記特定スタンダードセルを配
置するだけで簡単に行うことができる。
るスタンダードセルのうち特定のものを、その一端側の
上記セル配列方向と垂直な方向の高さ寸法を、他のセル
高さを持つ所定のスタンダードセルとの接続が可能とな
るよう上記他のスタンダードセルのセル高さに一致させ
た構造としたので、セル高さの異なるスタンダードセル
間の接続をこれらの間に上記特定スタンダードセルを配
置するだけで簡単に行うことができる。
【0047】またこの発明においては、セル高さの高い
所定のスタンダードセル内に同電位の電源ラインの配置
領域を2ヵ所設定し、その一方の電源ライン配置領域を
セル高さの低い所定のスタンダードセル内の上記と同一
電位の電源ラインの配置領域と同じ高さ位置に設定した
ので、セル高さの高いスタンダードセルを、接続用セル
等を用いることなく簡単にセル高さの低いスタンダード
セルに接続することができる。
所定のスタンダードセル内に同電位の電源ラインの配置
領域を2ヵ所設定し、その一方の電源ライン配置領域を
セル高さの低い所定のスタンダードセル内の上記と同一
電位の電源ラインの配置領域と同じ高さ位置に設定した
ので、セル高さの高いスタンダードセルを、接続用セル
等を用いることなく簡単にセル高さの低いスタンダード
セルに接続することができる。
【0048】
【実施例】実施例1.図1はこの発明の第1の実施例に
よる半導体集積回路装置に搭載されたランダムロジック
部(内部論理回路部)を示す図、図2は該ランダムロジ
ックを構成するスタンダードセルの構成を説明するため
の図であり、図において、101は3つの回路ブロッ
ク,つまりAブロック110a,Bブロック120a,
Cブロック130aから構成された本実施例のランダム
ロジック部であり、上記Aブロック110aは、同じ長
さの5つのスタンダードセル列11a〜11eを、上記
Bブロック120aは同じ長さの4つのスタンダードセ
ル列12a〜12dを、さらにCブロック130aは同
じ長さの6つのスタンダードセル列13a〜13fを有
している。なお11〜13は各ブロック内のスタンダー
ドセル間での信号の入出力を行うためのブロック内配線
の配置領域、205は各ブロックでの信号の入出力を行
うためのブロック間配線である。
よる半導体集積回路装置に搭載されたランダムロジック
部(内部論理回路部)を示す図、図2は該ランダムロジ
ックを構成するスタンダードセルの構成を説明するため
の図であり、図において、101は3つの回路ブロッ
ク,つまりAブロック110a,Bブロック120a,
Cブロック130aから構成された本実施例のランダム
ロジック部であり、上記Aブロック110aは、同じ長
さの5つのスタンダードセル列11a〜11eを、上記
Bブロック120aは同じ長さの4つのスタンダードセ
ル列12a〜12dを、さらにCブロック130aは同
じ長さの6つのスタンダードセル列13a〜13fを有
している。なお11〜13は各ブロック内のスタンダー
ドセル間での信号の入出力を行うためのブロック内配線
の配置領域、205は各ブロックでの信号の入出力を行
うためのブロック間配線である。
【0049】ここで上記Aブロック110aのスタンダ
ードセル列は、セル高さh31が小さいSサイズスタンダ
ードセル31から、上記Bブロック120aのスタンダ
ードセル列は、セル高さh33が大きいLサイズスタンダ
ードセル33から構成されており、上記Cブロック13
0aのスタンダードセル列は、セル高さh32を上記両セ
ル31,33の高さh31,h33の中間の寸法に設定した
Mサイズスタンダードセル32から構成されている。
ードセル列は、セル高さh31が小さいSサイズスタンダ
ードセル31から、上記Bブロック120aのスタンダ
ードセル列は、セル高さh33が大きいLサイズスタンダ
ードセル33から構成されており、上記Cブロック13
0aのスタンダードセル列は、セル高さh32を上記両セ
ル31,33の高さh31,h33の中間の寸法に設定した
Mサイズスタンダードセル32から構成されている。
【0050】上記各スタンダードセル31〜33はそれ
ぞれ図2に示すように電源VDDライン配置領域6,電源
VSSライン配置領域7、及びトランジスタ形成領域8を
備えており、各スタンダードセルでは、電源ラインの配
線領域6,7及びトランジスタ形成領域8をそのセル高
さh31,h32,h33に応じたサイズに設定しており、セ
ル高さの大きいものほど、上記各領域6〜8が大きくな
っている。
ぞれ図2に示すように電源VDDライン配置領域6,電源
VSSライン配置領域7、及びトランジスタ形成領域8を
備えており、各スタンダードセルでは、電源ラインの配
線領域6,7及びトランジスタ形成領域8をそのセル高
さh31,h32,h33に応じたサイズに設定しており、セ
ル高さの大きいものほど、上記各領域6〜8が大きくな
っている。
【0051】ここで上記Aブロック110aは高い速度
性能が要求されない回路ブロック、Bブロック120a
は最も高速性が要求される回路ブロック、Cブロック1
30aは比較的高い速度性能が求められる回路ブロック
であり、このように各ブロックは、要求されている速度
性能に応じたセル高さを有するスタンダードセルにより
構成されている。
性能が要求されない回路ブロック、Bブロック120a
は最も高速性が要求される回路ブロック、Cブロック1
30aは比較的高い速度性能が求められる回路ブロック
であり、このように各ブロックは、要求されている速度
性能に応じたセル高さを有するスタンダードセルにより
構成されている。
【0052】図3(a) ,(b) はそれぞれ上記Aブロッ
ク,Bブロックを構成するスタンダードセルのうち、イ
ンバータ回路の機能を搭載したものの回路パターンを示
す図であり、図において、図17と同一符号は同一のも
のを示している。31aはあまり高い速度性能が要求さ
れないAブロックを構成する、上記インバータ回路22
0(図17(a) 参照)の機能を持つスタンダードセル
で、要求される速度性能に応じたセル高さを有してお
り、つまり電源配線は必要最小限まで細くし、各トラン
ジスタのゲート幅も小さくして、従来のインバータ回路
220の機能を搭載したスタンダードセル9bに比べて
そのセル高さhを低くし、スタンダードセルの面積を縮
小している。
ク,Bブロックを構成するスタンダードセルのうち、イ
ンバータ回路の機能を搭載したものの回路パターンを示
す図であり、図において、図17と同一符号は同一のも
のを示している。31aはあまり高い速度性能が要求さ
れないAブロックを構成する、上記インバータ回路22
0(図17(a) 参照)の機能を持つスタンダードセル
で、要求される速度性能に応じたセル高さを有してお
り、つまり電源配線は必要最小限まで細くし、各トラン
ジスタのゲート幅も小さくして、従来のインバータ回路
220の機能を搭載したスタンダードセル9bに比べて
そのセル高さhを低くし、スタンダードセルの面積を縮
小している。
【0053】また33aは要求される速度性能が最も高
いBブロックを構成する、インバータ回路220の機能
を有するスタンダードセルで、そのセル高さh33は従来
のスタンダードセル9bと同一であるが、電源ラインの
配線6,7及びトランジスタのゲート幅Wp ,Wn につ
いては上記スタンダードセル9bのものに比べて拡大
し、電源供給能力及びトランジスタのドライブ能力を高
めている。
いBブロックを構成する、インバータ回路220の機能
を有するスタンダードセルで、そのセル高さh33は従来
のスタンダードセル9bと同一であるが、電源ラインの
配線6,7及びトランジスタのゲート幅Wp ,Wn につ
いては上記スタンダードセル9bのものに比べて拡大
し、電源供給能力及びトランジスタのドライブ能力を高
めている。
【0054】そしてここではスタンダードセルライブラ
リは、それぞれ所要の機能を有する、Sサイズのスタン
ダードセル31,Mサイズスタンダードセル32,及び
Lサイズスタンダードセル33の回路パターンを保有す
る構成となっている。
リは、それぞれ所要の機能を有する、Sサイズのスタン
ダードセル31,Mサイズスタンダードセル32,及び
Lサイズスタンダードセル33の回路パターンを保有す
る構成となっている。
【0055】次に作用効果について説明する。上記ラン
ダムロジック部101の回路パターンの設計は、電算機
により各回路ブロック毎に行われる。すなわち、Aブロ
ック110aには、これがあまり高い速度性能を要求さ
れないものであるため、セル高さが最も低いSサイズス
タンダードセル31が用いられ、該ブロックの回路パタ
ーンの設計は、種々の機能を持つSサイズスタンダード
セル31を上記ブロックの機能に応じて適宜配列してス
タンダードセル列11a〜11eを形成し、さらに各ス
タンダードセル内及びスタンダードセル間に配線を施す
ことにより行われる。
ダムロジック部101の回路パターンの設計は、電算機
により各回路ブロック毎に行われる。すなわち、Aブロ
ック110aには、これがあまり高い速度性能を要求さ
れないものであるため、セル高さが最も低いSサイズス
タンダードセル31が用いられ、該ブロックの回路パタ
ーンの設計は、種々の機能を持つSサイズスタンダード
セル31を上記ブロックの機能に応じて適宜配列してス
タンダードセル列11a〜11eを形成し、さらに各ス
タンダードセル内及びスタンダードセル間に配線を施す
ことにより行われる。
【0056】またBブロック120aの回路パターンの
設計は、該Bブロックが最も高い速度性能を要求される
ものであるため、最もセル高さの高いLサイズスタンダ
ードセル33を用いて、さらにCブロック130aの回
路パターンの設計は、該Cブロックが比較的高い速度性
能を要求されるため、セル高さが上記スタンダードセル
31,33の中間寸法であるMサイズスタンダードセル
32を用いて、上記Aブロックの場合と同様に行われ
る。
設計は、該Bブロックが最も高い速度性能を要求される
ものであるため、最もセル高さの高いLサイズスタンダ
ードセル33を用いて、さらにCブロック130aの回
路パターンの設計は、該Cブロックが比較的高い速度性
能を要求されるため、セル高さが上記スタンダードセル
31,33の中間寸法であるMサイズスタンダードセル
32を用いて、上記Aブロックの場合と同様に行われ
る。
【0057】そして半導体集積回路装置は、このように
設計された回路パターンに基づいて実際の半導体製造プ
ロセスにより半導体集積回路チップとして製造される。
設計された回路パターンに基づいて実際の半導体製造プ
ロセスにより半導体集積回路チップとして製造される。
【0058】このように本実施例では、ランダムロジッ
ク部101を構成する各回路ブロック110a,120
a,130aを、各ブロックに要求される速度性能に応
じて、高さの異なるスタンダードセル31〜33を用い
て構成したので、あまり高い速度性能が要求されない回
路ブロックに、必要以上に大きな電流駆動能力を有する
セル高さの高いスタンダードセルが使用されるのを回避
することができ、必要以上にセル高さの高いスタンダー
ドセルを用いることによるチップ表面の面積利用効率の
低下を抑えることができる。従って、ランダムロジック
部101の半導体基板上での占有面積を、該ロジック部
の最高動作速度を低下させることなく縮小することがで
き、その分半導体集積回路装置の集積度を向上すること
ができる。
ク部101を構成する各回路ブロック110a,120
a,130aを、各ブロックに要求される速度性能に応
じて、高さの異なるスタンダードセル31〜33を用い
て構成したので、あまり高い速度性能が要求されない回
路ブロックに、必要以上に大きな電流駆動能力を有する
セル高さの高いスタンダードセルが使用されるのを回避
することができ、必要以上にセル高さの高いスタンダー
ドセルを用いることによるチップ表面の面積利用効率の
低下を抑えることができる。従って、ランダムロジック
部101の半導体基板上での占有面積を、該ロジック部
の最高動作速度を低下させることなく縮小することがで
き、その分半導体集積回路装置の集積度を向上すること
ができる。
【0059】実施例2.また図4は本発明の第2の実施
例による半導体集積回路装置を説明するための図であ
り、上記半導体集積回路装置に搭載されたランダムロジ
ック部を示している。また図5(a) 〜図5(c) はそれぞ
れ上記ランダムロジック部を構成するスタンダードセル
の構造を示している。図中、102はAブロック110
b,Bブロック120b,Cブロック130bをその機
能の難易に応じたセル高さを有するスタンダードセルに
より構成したランダムロジック部である。
例による半導体集積回路装置を説明するための図であ
り、上記半導体集積回路装置に搭載されたランダムロジ
ック部を示している。また図5(a) 〜図5(c) はそれぞ
れ上記ランダムロジック部を構成するスタンダードセル
の構造を示している。図中、102はAブロック110
b,Bブロック120b,Cブロック130bをその機
能の難易に応じたセル高さを有するスタンダードセルに
より構成したランダムロジック部である。
【0060】上記Aブロック110bは、配線可能な水
平方向セル内配線の本数が少ないスタンダードセルを多
く用いて構成可能な簡単な機能のブロックであり、3本
の水平方向セル内配線1を配線通過領域81aに配置可
能に構成したセル高さh81が低いSサイズスタンダード
セル81により構成されている。またBブロック120
bは、配線可能な水平方向セル内配線の本数が多いスタ
ンダードセルを多く用いる必要がある複雑な機能のブロ
ックで、9本の水平方向セル内配線1が配線通過領域8
1aに配置可能に構成されたセル高さh83が最も高いL
サイズスタンダードセル83から構成されている。さら
にCブロック130bは、配置可能な水平方向セル内配
線の本数が比較的多いスタンダードセルをある程度の個
数必要とされる比較的複雑な機能のブロックで、7本の
水平方向セル内配線1が配線通過領域82aに配置可能
に構成されたセル高さh82が中程度のMサイズスタンダ
ードセル82から構成されている。
平方向セル内配線の本数が少ないスタンダードセルを多
く用いて構成可能な簡単な機能のブロックであり、3本
の水平方向セル内配線1を配線通過領域81aに配置可
能に構成したセル高さh81が低いSサイズスタンダード
セル81により構成されている。またBブロック120
bは、配線可能な水平方向セル内配線の本数が多いスタ
ンダードセルを多く用いる必要がある複雑な機能のブロ
ックで、9本の水平方向セル内配線1が配線通過領域8
1aに配置可能に構成されたセル高さh83が最も高いL
サイズスタンダードセル83から構成されている。さら
にCブロック130bは、配置可能な水平方向セル内配
線の本数が比較的多いスタンダードセルをある程度の個
数必要とされる比較的複雑な機能のブロックで、7本の
水平方向セル内配線1が配線通過領域82aに配置可能
に構成されたセル高さh82が中程度のMサイズスタンダ
ードセル82から構成されている。
【0061】上記セル高さの異なるスタンダードセル8
1〜83は、各セルの機能による水平方向セル内配線数
の違いに効率良く対応するために予め設計されたもので
あり、例えば広い水平方向セル内配線領域83aを設定
したセル高さの高いスタンダードセル83は、上記スタ
ンダードセル33(図3(b) )において、そのp形トラ
ンジスタのゲート幅Wp ,n形トランジスタのゲート幅
Wn をそれぞれスタンダードセル31(図3(a) )のも
のと同じ大きさにすることにより、図17(b)に示すス
タンダードセル9bのような構造のものとして得ること
ができる。
1〜83は、各セルの機能による水平方向セル内配線数
の違いに効率良く対応するために予め設計されたもので
あり、例えば広い水平方向セル内配線領域83aを設定
したセル高さの高いスタンダードセル83は、上記スタ
ンダードセル33(図3(b) )において、そのp形トラ
ンジスタのゲート幅Wp ,n形トランジスタのゲート幅
Wn をそれぞれスタンダードセル31(図3(a) )のも
のと同じ大きさにすることにより、図17(b)に示すス
タンダードセル9bのような構造のものとして得ること
ができる。
【0062】上記ランダムロジック部102の回路パタ
ーンの設計は、上記実施例と同様電算機により各回路ブ
ロック毎に行われる。すなわち、簡単の機能のAブロッ
ク110bには、セル高さh81が最も低く水平方向セル
内配線領域81aが狭いSサイズスタンダードセル81
が、また機能が複雑なBブロック120bには、最もセ
ル高さh83が高く水平方向セル内配線領域82aの広い
Lサイズスタンダードセル83が用いられ、さらに比較
的機能が複雑なCブロック130には、Mサイズスタン
ダードセル82が用いられる。
ーンの設計は、上記実施例と同様電算機により各回路ブ
ロック毎に行われる。すなわち、簡単の機能のAブロッ
ク110bには、セル高さh81が最も低く水平方向セル
内配線領域81aが狭いSサイズスタンダードセル81
が、また機能が複雑なBブロック120bには、最もセ
ル高さh83が高く水平方向セル内配線領域82aの広い
Lサイズスタンダードセル83が用いられ、さらに比較
的機能が複雑なCブロック130には、Mサイズスタン
ダードセル82が用いられる。
【0063】そして半導体集積回路装置は、このように
設計された回路パターンに基づいて実際の半導体製造プ
ロセスにより半導体集積回路チップとして製造される。
設計された回路パターンに基づいて実際の半導体製造プ
ロセスにより半導体集積回路チップとして製造される。
【0064】このように本実施例では、ランダムロジッ
ク部102における回路ブロック110b,130b,
120bを、その機能が複雑なほど、セル高さが高い、
つまり水平方向セル内配線領域81a,82a,83a
での配線可能本数が多いスタンダードセル81,82,
83を用いて構成するようにしたので、各スタンダード
セルは半導体基板上でその機能に応じた必要最小限の面
積を占有することとなり、簡単な機能のブロックにおい
て、これを構成するスタンダードセル内に存在する未使
用配線領域を減らすことができ、この結果半導体集積回
路装置がチップ上で占める面積を縮小することができ
る。
ク部102における回路ブロック110b,130b,
120bを、その機能が複雑なほど、セル高さが高い、
つまり水平方向セル内配線領域81a,82a,83a
での配線可能本数が多いスタンダードセル81,82,
83を用いて構成するようにしたので、各スタンダード
セルは半導体基板上でその機能に応じた必要最小限の面
積を占有することとなり、簡単な機能のブロックにおい
て、これを構成するスタンダードセル内に存在する未使
用配線領域を減らすことができ、この結果半導体集積回
路装置がチップ上で占める面積を縮小することができ
る。
【0065】実施例3.図6はこの発明の第3の実施例
による半導体集積回路装置のランダムロジック部を説明
するための図、図7は上記ランダムロジック部を構成す
るスタンダードセルの構造を説明するための図である。
図において103はそれぞれ機能の異なる3つのブロッ
ク,Aブロック110c,Bブロック120c,Cブロ
ック130cから構成されたランダムロジック部であ
り、上記各ブロックの半導体基板上での回路パターン
が、セル固有の機能に応じた回路パターンがスタンダー
ドセルライブラリに保有されているスタンダードセルの
配列により設計されている。
による半導体集積回路装置のランダムロジック部を説明
するための図、図7は上記ランダムロジック部を構成す
るスタンダードセルの構造を説明するための図である。
図において103はそれぞれ機能の異なる3つのブロッ
ク,Aブロック110c,Bブロック120c,Cブロ
ック130cから構成されたランダムロジック部であ
り、上記各ブロックの半導体基板上での回路パターン
が、セル固有の機能に応じた回路パターンがスタンダー
ドセルライブラリに保有されているスタンダードセルの
配列により設計されている。
【0066】すなわち、ここでは、Aブロック110c
の各スタンダードセル列21a〜21fをセル高さh84
の低いSサイズのスタンダードセル84により、Bブロ
ック120cの各スタンダードセル22a〜22dをセ
ル高さh85の高いLサイズスタンダードセル85により
構成している。またCブロック130cについては各ス
タンダードセル列23a〜23fのうち、スタンダード
セル列23c,23fをSサイズスタンダードセル84
から、スタンダードセル列23eをLサイズスタンダー
ドセル85から構成し、スタンダードセル列23a,2
3b,23dは、Sサイズスタンダードセル84、Lサ
イズスタンダードセル85及び接続用セル86,87を
用いて構成している。
の各スタンダードセル列21a〜21fをセル高さh84
の低いSサイズのスタンダードセル84により、Bブロ
ック120cの各スタンダードセル22a〜22dをセ
ル高さh85の高いLサイズスタンダードセル85により
構成している。またCブロック130cについては各ス
タンダードセル列23a〜23fのうち、スタンダード
セル列23c,23fをSサイズスタンダードセル84
から、スタンダードセル列23eをLサイズスタンダー
ドセル85から構成し、スタンダードセル列23a,2
3b,23dは、Sサイズスタンダードセル84、Lサ
イズスタンダードセル85及び接続用セル86,87を
用いて構成している。
【0067】ここで上記各スタンダードセル84,85
はそれぞれ、電源VDDライン配置領域6,電源VSSライ
ン配置領域7とともに水平方向セル内配線領域84a,
85aを有しており、Sサイズスタンダードセル84は
その機能に基づいて水平方向セル内配線領域84aに6
本の水平方向セル内配線1が可能となるようそのセル高
さh84が設定されており、またLサイズスタンダードセ
ル85はその機能に基づいて、水平方向セル内配線領域
85aに9本の水平方向セル内配線1が可能となるよう
セル高さh85が設定されている。
はそれぞれ、電源VDDライン配置領域6,電源VSSライ
ン配置領域7とともに水平方向セル内配線領域84a,
85aを有しており、Sサイズスタンダードセル84は
その機能に基づいて水平方向セル内配線領域84aに6
本の水平方向セル内配線1が可能となるようそのセル高
さh84が設定されており、またLサイズスタンダードセ
ル85はその機能に基づいて、水平方向セル内配線領域
85aに9本の水平方向セル内配線1が可能となるよう
セル高さh85が設定されている。
【0068】また、上記接続用セル86,87はCブロ
ック130cの回路パターンの設計の際、Cブロック1
30cのスタンダードセル列23a,23b,23d内
に自動挿入されるものであり、その左右に配置されるス
タンダードセル84,85とうまく接続できるように高
さに段差をつけて電源VDDライン6と電源VSSライン7
の位置をスタンダードセル84,85と揃えるようにし
ている。つまり上記接続用セル86では左端側のセル高
さh86a ,右端側のh86b がそれぞれSサイズ、Lサイ
ズスタンダードセルのセル高さh84,h85に等しくなっ
ており、また接続用セル87では左,右端側のセル高さ
h87a ,h87b をそれぞれ上記接続用セル86とは逆に
設定している。さらにここでは上記接続用セル86,8
7内に外部配線用ピン10を設定し、上記スタンダード
セル列23a,23b,23dにおける所要の接続用セ
ル上の領域を、上記スタンダードセル列の両側に配置さ
れているスタンダードセル列間を接続するセル列間配線
の配置領域として用いている。
ック130cの回路パターンの設計の際、Cブロック1
30cのスタンダードセル列23a,23b,23d内
に自動挿入されるものであり、その左右に配置されるス
タンダードセル84,85とうまく接続できるように高
さに段差をつけて電源VDDライン6と電源VSSライン7
の位置をスタンダードセル84,85と揃えるようにし
ている。つまり上記接続用セル86では左端側のセル高
さh86a ,右端側のh86b がそれぞれSサイズ、Lサイ
ズスタンダードセルのセル高さh84,h85に等しくなっ
ており、また接続用セル87では左,右端側のセル高さ
h87a ,h87b をそれぞれ上記接続用セル86とは逆に
設定している。さらにここでは上記接続用セル86,8
7内に外部配線用ピン10を設定し、上記スタンダード
セル列23a,23b,23dにおける所要の接続用セ
ル上の領域を、上記スタンダードセル列の両側に配置さ
れているスタンダードセル列間を接続するセル列間配線
の配置領域として用いている。
【0069】上記スタンダードセルライブラリには、上
記Sサイズスタンダードセル84の構造,つまりセル高
さh84と水平方向セル内配線の本数(6本)を持った機
能の異なる複数のスタンダードセルと、上記Lサイズス
タンダードセル85の構造,つまりセル高さh85と水平
方向セル内配線の本数(9本)を持った機能の異なる複
数のスタンダードセルが所属している。
記Sサイズスタンダードセル84の構造,つまりセル高
さh84と水平方向セル内配線の本数(6本)を持った機
能の異なる複数のスタンダードセルと、上記Lサイズス
タンダードセル85の構造,つまりセル高さh85と水平
方向セル内配線の本数(9本)を持った機能の異なる複
数のスタンダードセルが所属している。
【0070】次に作用効果について説明する。上記各ブ
ロックに割り当てられた機能を実現するための回路パタ
ーンの設計は、そのブロックの回路パターンを所要の機
能を持つスタンダードセルの配列により形成した場合水
平方向セル内配線が6本以内で収まるスタンダードセル
については、Sサイズスタンダードセル84の構造に基
づいて作成したスタンダードセルを用い、また水平方向
の配線が7本以上必要となるスタンダードセルについて
は、Lサイズスタンダードセル85の構造に基づいて作
成したスタンダードセルを用いて行っている。
ロックに割り当てられた機能を実現するための回路パタ
ーンの設計は、そのブロックの回路パターンを所要の機
能を持つスタンダードセルの配列により形成した場合水
平方向セル内配線が6本以内で収まるスタンダードセル
については、Sサイズスタンダードセル84の構造に基
づいて作成したスタンダードセルを用い、また水平方向
の配線が7本以上必要となるスタンダードセルについて
は、Lサイズスタンダードセル85の構造に基づいて作
成したスタンダードセルを用いて行っている。
【0071】すなわちAブロック110cの回路パター
ンの設計は、上記スタンダードセルライブラリに所属す
るSサイズスタンダードセル84の構造を持った複数種
類のスタンダードセルを回路ブロックの機能に基づいて
配列して各スタンダードセル列21a〜21fを形成
し、各スタンダードセル間を接続する配線を上記Aブロ
ック内配線領域21に配置することにより行われる。
ンの設計は、上記スタンダードセルライブラリに所属す
るSサイズスタンダードセル84の構造を持った複数種
類のスタンダードセルを回路ブロックの機能に基づいて
配列して各スタンダードセル列21a〜21fを形成
し、各スタンダードセル間を接続する配線を上記Aブロ
ック内配線領域21に配置することにより行われる。
【0072】またBブロック120cの回路パターンの
設計は、上記スタンダードセルライブラリに所属するL
サイズスタンダードセル85の構造を持った機能の異な
る複数種類のスタンダードセルを、上記回路ブロックの
機能に基づいて配列してスタンダードセル列22a〜2
2dを作成し、各スタンダードセル間を接続する配線を
Bブロック内配線領域22に配置することにより行われ
る。
設計は、上記スタンダードセルライブラリに所属するL
サイズスタンダードセル85の構造を持った機能の異な
る複数種類のスタンダードセルを、上記回路ブロックの
機能に基づいて配列してスタンダードセル列22a〜2
2dを作成し、各スタンダードセル間を接続する配線を
Bブロック内配線領域22に配置することにより行われ
る。
【0073】さらにCブロック130cの回路パターン
の設計は、上記Sサイズ,Lサイズスタンダードセルの
構造を持った機能の異なる複数のスタンダードセル、及
び接続用セル86,87の配列により各スタンダードセ
ル列23a,23b,23dを形成し、上記Sサイズ、
及びLサイズスタンダードセルの構造を持った機能の異
なる複数のスタンダードセルによりスタンダードセル列
23c,23f、及び23eを形成し、Cブロック内配
線領域23内にスタンダードセル間を接続する配線を配
置することにより行われる。また配線の配置の際には、
上記スタンダードセル列における所定の接続用セル上の
領域を、上記スタンダードセル列の両側に配置されてい
るスタンダードセル列間を接続するセル列間配線206
の配置領域として用いる。図9(a),(b) はスタンダード
セル列23a,23b,23dにおけるセル高さが異な
るSサイズスタンダードセルとLサイズスタンダードセ
ルとが接続用セルにより接続されている部分を示してい
る。
の設計は、上記Sサイズ,Lサイズスタンダードセルの
構造を持った機能の異なる複数のスタンダードセル、及
び接続用セル86,87の配列により各スタンダードセ
ル列23a,23b,23dを形成し、上記Sサイズ、
及びLサイズスタンダードセルの構造を持った機能の異
なる複数のスタンダードセルによりスタンダードセル列
23c,23f、及び23eを形成し、Cブロック内配
線領域23内にスタンダードセル間を接続する配線を配
置することにより行われる。また配線の配置の際には、
上記スタンダードセル列における所定の接続用セル上の
領域を、上記スタンダードセル列の両側に配置されてい
るスタンダードセル列間を接続するセル列間配線206
の配置領域として用いる。図9(a),(b) はスタンダード
セル列23a,23b,23dにおけるセル高さが異な
るSサイズスタンダードセルとLサイズスタンダードセ
ルとが接続用セルにより接続されている部分を示してい
る。
【0074】そして半導体集積回路装置は、このように
設計された回路パターンに基づいて実際の半導体製造プ
ロセスにより半導体集積回路チップとして製造される。
設計された回路パターンに基づいて実際の半導体製造プ
ロセスにより半導体集積回路チップとして製造される。
【0075】このように本実施例では、スタンダードセ
ルライブラリを、セル高さh84,h85をセル固有の機能
に応じて設定したSサイズ及びLサイズスタンダードセ
ル84,85の回路パターンを保有するものとし、Cブ
ロック130cを構成するスタンダードセル列23a,
23b,23dの所要部分を、その部分に配置されるセ
ルの機能に応じて、他の部分を構成するLサイズスタン
ダードセル85に比べてセル高さh84の低いSサイズス
タンダードセル84から構成したので、Cブロック13
0cを構成するスタンダードセルの未配線領域を減らす
ことができ、これにより半導体集積回路装置の集積度を
上げることができる。
ルライブラリを、セル高さh84,h85をセル固有の機能
に応じて設定したSサイズ及びLサイズスタンダードセ
ル84,85の回路パターンを保有するものとし、Cブ
ロック130cを構成するスタンダードセル列23a,
23b,23dの所要部分を、その部分に配置されるセ
ルの機能に応じて、他の部分を構成するLサイズスタン
ダードセル85に比べてセル高さh84の低いSサイズス
タンダードセル84から構成したので、Cブロック13
0cを構成するスタンダードセルの未配線領域を減らす
ことができ、これにより半導体集積回路装置の集積度を
上げることができる。
【0076】またスタンダードセルライブラリには上記
セル高さの異なるSサイズ及びLサイズスタンダードセ
ル84,85の回路パターンに加えて、その一端側と他
端側とで上記セル配列方向と垂直な方向の高さ寸法が異
なり、上記セル高さの異なるスタンダードセル間への挿
入配置により両スタンダードセルを接続可能に構成した
接続用セル86,87の回路パターンを保有する構成と
し、隣接して位置するセル高さの異なるスタンダードセ
ル間に上記接続用セルを配置するようにしたので、セル
高さの異なるスタンダードセル間の接続を上記接続用セ
ル86,87を配置するだけで簡単に行うことができる
効果がある。
セル高さの異なるSサイズ及びLサイズスタンダードセ
ル84,85の回路パターンに加えて、その一端側と他
端側とで上記セル配列方向と垂直な方向の高さ寸法が異
なり、上記セル高さの異なるスタンダードセル間への挿
入配置により両スタンダードセルを接続可能に構成した
接続用セル86,87の回路パターンを保有する構成と
し、隣接して位置するセル高さの異なるスタンダードセ
ル間に上記接続用セルを配置するようにしたので、セル
高さの異なるスタンダードセル間の接続を上記接続用セ
ル86,87を配置するだけで簡単に行うことができる
効果がある。
【0077】また上記接続用セル86,87内に外部配
線用ピン10を設け、所定のスタンダードセル列の接続
用セル上の領域を、上記所定のスタンダードセル列の両
側に配置されているスタンダードセル列間を接続するセ
ル列間配線206の配置領域として用いたので、半導体
基板上でのスタンダードセル列の占める領域の一部を配
線領域として有効に利用することができ、ブロック内配
線領域の配線を削減することができる。
線用ピン10を設け、所定のスタンダードセル列の接続
用セル上の領域を、上記所定のスタンダードセル列の両
側に配置されているスタンダードセル列間を接続するセ
ル列間配線206の配置領域として用いたので、半導体
基板上でのスタンダードセル列の占める領域の一部を配
線領域として有効に利用することができ、ブロック内配
線領域の配線を削減することができる。
【0078】また、上記実施例では、上記スタンダード
セルは全て同じスタンダードセルライブラリに所属して
いるため、電算機によるスタンダードセルの自動配置配
線が容易に行えるようになっていることは言うまでもな
い。
セルは全て同じスタンダードセルライブラリに所属して
いるため、電算機によるスタンダードセルの自動配置配
線が容易に行えるようになっていることは言うまでもな
い。
【0079】実施例4.図10は本発明の第4の実施例
による半導体集積回路装置のランダムロジック部を説明
するための平面図であり、図において、104は第3の
実施例のランダムロジック部103において、Cブロッ
ク130cを構成するスタンダードセル列23a,23
b,23dに代えて、セル高さの低いスタンダードセル
84をスタンダードセル列の中央部分に、セル高さの高
いスタンダードセル85をスタンダードセル列の両端側
部分に集めて配置したスタンダードセル列25a,25
b,25dを用い、ブロック内配線206が集中するス
タンダードセル列の中央部分でブロック内配線領域を増
大したものである。その他の構成は上記第3の実施例と
同一である。
による半導体集積回路装置のランダムロジック部を説明
するための平面図であり、図において、104は第3の
実施例のランダムロジック部103において、Cブロッ
ク130cを構成するスタンダードセル列23a,23
b,23dに代えて、セル高さの低いスタンダードセル
84をスタンダードセル列の中央部分に、セル高さの高
いスタンダードセル85をスタンダードセル列の両端側
部分に集めて配置したスタンダードセル列25a,25
b,25dを用い、ブロック内配線206が集中するス
タンダードセル列の中央部分でブロック内配線領域を増
大したものである。その他の構成は上記第3の実施例と
同一である。
【0080】このように本実施例では、ブロック内配線
206が集中するスタンダードセル列の中央部分にセル
高さの低いスタンダードセルからなるセル列部分を配置
したので、上記第3の実施例の効果に加えて、スタンダ
ードセルの縮小により生じた余裕のスペースをブロック
内配線領域として効率よく利用することができ、これに
より半導体基板上で回路ブロックが占める面積のさらな
る縮小が可能となる効果がある。
206が集中するスタンダードセル列の中央部分にセル
高さの低いスタンダードセルからなるセル列部分を配置
したので、上記第3の実施例の効果に加えて、スタンダ
ードセルの縮小により生じた余裕のスペースをブロック
内配線領域として効率よく利用することができ、これに
より半導体基板上で回路ブロックが占める面積のさらな
る縮小が可能となる効果がある。
【0081】なお、上記各実施例では、隣接するセル高
さの異なるスタンダードセル間の電気的な接続に接続用
セルを用いているが、上記セル間の接続はこれに限るも
のではなく、セル高さの異なるスタンダードセルのうち
特定のものを、その一端側のセル配列方向と垂直な方向
の高さ寸法を、他のセル高さを持つスタンダードセルと
の接続が可能となるよう他のスタンダードセルのセル高
さに一致させた構造とし、この特定スタンダードセルを
上記接続用セルの代わりに用いてもよい。
さの異なるスタンダードセル間の電気的な接続に接続用
セルを用いているが、上記セル間の接続はこれに限るも
のではなく、セル高さの異なるスタンダードセルのうち
特定のものを、その一端側のセル配列方向と垂直な方向
の高さ寸法を、他のセル高さを持つスタンダードセルと
の接続が可能となるよう他のスタンダードセルのセル高
さに一致させた構造とし、この特定スタンダードセルを
上記接続用セルの代わりに用いてもよい。
【0082】実施例5.図11は本発明の第5の実施例
として、上記特定スタンダードセルを用いたランダムロ
ジック部を搭載した半導体集積回路装置を説明するため
の図であり、特定スタンダードセルの構造を示してい
る。図において、88は、上記第3の実施例のLサイズ
スタンダードセル85の一端側のセル高さh88b をSサ
イズスタンダードセル84のセル高さh84に一致させた
構造の特定スタンダードセルで、電源VDDライン配置領
域6及び電源VSSラインの配置領域7については上記接
続用セル87と同一構造となっており、またセル高さh
88a の高い部分88cの水平方向セル内配線領域88a
には、水平方向セル内配線1を9本、またセル高さの低
い部分88dでの水平方向セル内配線領域88bでは水
平方向セル内配線1を6本配置可能となっている。その
他の構成は上記第3,第4の実施例と同一である。
として、上記特定スタンダードセルを用いたランダムロ
ジック部を搭載した半導体集積回路装置を説明するため
の図であり、特定スタンダードセルの構造を示してい
る。図において、88は、上記第3の実施例のLサイズ
スタンダードセル85の一端側のセル高さh88b をSサ
イズスタンダードセル84のセル高さh84に一致させた
構造の特定スタンダードセルで、電源VDDライン配置領
域6及び電源VSSラインの配置領域7については上記接
続用セル87と同一構造となっており、またセル高さh
88a の高い部分88cの水平方向セル内配線領域88a
には、水平方向セル内配線1を9本、またセル高さの低
い部分88dでの水平方向セル内配線領域88bでは水
平方向セル内配線1を6本配置可能となっている。その
他の構成は上記第3,第4の実施例と同一である。
【0083】このような構成の第5の実施例において
も、上記第3,第4の実施例と同様、Cブロック130
dを構成するスタンダードセルの未配線領域を減らすこ
とができ、これにより半導体集積回路装置の集積度を上
げることができ、またセル高さの異なるスタンダードセ
ル間の接続を、これらの間に上記特定スタンダードセル
88を配置するだけで簡単に行うことができる効果があ
る。
も、上記第3,第4の実施例と同様、Cブロック130
dを構成するスタンダードセルの未配線領域を減らすこ
とができ、これにより半導体集積回路装置の集積度を上
げることができ、またセル高さの異なるスタンダードセ
ル間の接続を、これらの間に上記特定スタンダードセル
88を配置するだけで簡単に行うことができる効果があ
る。
【0084】さらにセル高さの異なるスタンダードセル
の電気的な接続は、上記特定スタンダードセルや接続用
セルを用いることなく行うことも可能であり、以下本発
明の第6の実施例として電源VDDラインを2本用いてセ
ル高さ異なるスタンダードセルの電気的な接続を行う例
について説明する。
の電気的な接続は、上記特定スタンダードセルや接続用
セルを用いることなく行うことも可能であり、以下本発
明の第6の実施例として電源VDDラインを2本用いてセ
ル高さ異なるスタンダードセルの電気的な接続を行う例
について説明する。
【0085】実施例6.図12は上記第6の実施例の説
明図であり、図中89は上記第3実施例のLサイズスタ
ンダードセル85内にSサイズスタンダードセル84の
電源VDDライン配置領域6と同一の高さ位置に第2の電
源VDDライン配置領域6aを配設したLサイズ特定スタ
ンダードセルであり、このLサイズ特定スタンダードセ
ル89では水平方向セル内配線領域89aに6本の水平
方向セル内配線1を配置可能な構成となっている。その
他の構成は上記第3,第4の実施例と同一である。
明図であり、図中89は上記第3実施例のLサイズスタ
ンダードセル85内にSサイズスタンダードセル84の
電源VDDライン配置領域6と同一の高さ位置に第2の電
源VDDライン配置領域6aを配設したLサイズ特定スタ
ンダードセルであり、このLサイズ特定スタンダードセ
ル89では水平方向セル内配線領域89aに6本の水平
方向セル内配線1を配置可能な構成となっている。その
他の構成は上記第3,第4の実施例と同一である。
【0086】このような構成の本実施例では、セル高さ
の高いLサイズスタンダードセル89内に2本の電源V
DDライン配置領域6,6aを設定したので、セル高さの
高いLサイズ特定スタンダードセル89を接続用セル等
を用いることなくセル高さの低いSサイズスタンダード
セル84に簡単に接続することができる。この場合該セ
ル内での水平方向セル内配線の数は若干少なくなるた
め、より多くの水平方向セル内配線が必要となる複雑な
機能が要求されるLサイズスタンダードセルでは不利で
あるが、機能上高い電流駆動能力が要求されるLサイズ
スタンダードセルでは、トランジスタ形成領域8が第2
の電源VDDライン配置領域が追加されても影響を受けな
いため、有効である。
の高いLサイズスタンダードセル89内に2本の電源V
DDライン配置領域6,6aを設定したので、セル高さの
高いLサイズ特定スタンダードセル89を接続用セル等
を用いることなくセル高さの低いSサイズスタンダード
セル84に簡単に接続することができる。この場合該セ
ル内での水平方向セル内配線の数は若干少なくなるた
め、より多くの水平方向セル内配線が必要となる複雑な
機能が要求されるLサイズスタンダードセルでは不利で
あるが、機能上高い電流駆動能力が要求されるLサイズ
スタンダードセルでは、トランジスタ形成領域8が第2
の電源VDDライン配置領域が追加されても影響を受けな
いため、有効である。
【0087】
【発明の効果】以上のように本発明に係る半導体集積回
路装置によれば、スタンダードセルライブラリを、セル
配列方向と垂直な方向の高さ寸法をセル固有の機能に応
じて設定した、セル高さの異なるスタンダードセルの回
路パターンを保有するものとし、内部論理回路を構成す
る所定の機能を有する回路ブロックを、該回路ブロック
の機能に応じたセル高さを有するスタンダードセルを配
列して構成したので、上記各回路ブロックが、これに割
り当てられた機能上必要な性能以上の性能、例えば速度
性能やセル内に配置可能な水平方向配線数を有するセル
高さの必要以上に高いスタンダードセルにより構成され
るのを極力回避することができ、これにより半導体基板
上に実現される機能回路の基板面積利用効率の低下を抑
えることができる効果がある。
路装置によれば、スタンダードセルライブラリを、セル
配列方向と垂直な方向の高さ寸法をセル固有の機能に応
じて設定した、セル高さの異なるスタンダードセルの回
路パターンを保有するものとし、内部論理回路を構成す
る所定の機能を有する回路ブロックを、該回路ブロック
の機能に応じたセル高さを有するスタンダードセルを配
列して構成したので、上記各回路ブロックが、これに割
り当てられた機能上必要な性能以上の性能、例えば速度
性能やセル内に配置可能な水平方向配線数を有するセル
高さの必要以上に高いスタンダードセルにより構成され
るのを極力回避することができ、これにより半導体基板
上に実現される機能回路の基板面積利用効率の低下を抑
えることができる効果がある。
【0088】またこの発明に係る半導体集積回路装置に
よれば、スタンダードセルライブラリを、セル配列方向
と垂直な方向の高さ寸法をセル固有の機能に応じて設定
した、セル高さの異なる複数のスタンダードセルの回路
パターンを保有するものとし、回路ブロックを構成する
所定のスタンダードセル列の所要部分を、上記回路ブロ
ックの機能に基づいて、他の部分を構成するスタンダー
ドセルに比べてセル高さの低いスタンダードセルから構
成したので、上記所定のスタンダードセル列の半導体基
板上で占める面積がセル高さの低いスタンダードセルの
配列部分については削減されることとなり、これにより
半導体基板上に実現される機能回路の基板面積利用効率
の低下を抑えることができる効果がある。
よれば、スタンダードセルライブラリを、セル配列方向
と垂直な方向の高さ寸法をセル固有の機能に応じて設定
した、セル高さの異なる複数のスタンダードセルの回路
パターンを保有するものとし、回路ブロックを構成する
所定のスタンダードセル列の所要部分を、上記回路ブロ
ックの機能に基づいて、他の部分を構成するスタンダー
ドセルに比べてセル高さの低いスタンダードセルから構
成したので、上記所定のスタンダードセル列の半導体基
板上で占める面積がセル高さの低いスタンダードセルの
配列部分については削減されることとなり、これにより
半導体基板上に実現される機能回路の基板面積利用効率
の低下を抑えることができる効果がある。
【0089】またこの発明によれば上記半導体集積回路
装置において、スタンダードセルライブラリを、上記セ
ル高さの異なるスタンダードセルの回路パターンに加え
て、その一端側と他端側とで上記セル配列方向と垂直な
方向の高さ寸法が異なり、上記セル高さの異なるスタン
ダードセル間への挿入配置により両スタンダードセルを
接続可能に構成した接続用セルの回路パターンを保有す
る構成とし、隣接して位置するセル高さの異なるスタン
ダードセル間に上記接続用セルを配置するようにしたの
で、セル高さの異なるスタンダードセル間の接続を上記
接続用セルを配置するだけで簡単に行うことができる効
果がある。
装置において、スタンダードセルライブラリを、上記セ
ル高さの異なるスタンダードセルの回路パターンに加え
て、その一端側と他端側とで上記セル配列方向と垂直な
方向の高さ寸法が異なり、上記セル高さの異なるスタン
ダードセル間への挿入配置により両スタンダードセルを
接続可能に構成した接続用セルの回路パターンを保有す
る構成とし、隣接して位置するセル高さの異なるスタン
ダードセル間に上記接続用セルを配置するようにしたの
で、セル高さの異なるスタンダードセル間の接続を上記
接続用セルを配置するだけで簡単に行うことができる効
果がある。
【0090】またこの発明によれば上記半導体集積回路
装置において、所定のスタンダードセル列の接続用セル
上の領域を、上記所定のスタンダードセル列の両側に配
置されているスタンダードセル列間を接続するセル列間
配線の配置領域として用いたので、半導体基板上でのス
タンダードセル列の占める領域の一部を配線領域として
有効に利用することができる効果がある。
装置において、所定のスタンダードセル列の接続用セル
上の領域を、上記所定のスタンダードセル列の両側に配
置されているスタンダードセル列間を接続するセル列間
配線の配置領域として用いたので、半導体基板上でのス
タンダードセル列の占める領域の一部を配線領域として
有効に利用することができる効果がある。
【0091】またさらにこの発明によれば上記半導体集
積回路装置において、所定のスタンダードセル列の、回
路ブロック内の配線が集中する中央部分にセル高さの低
いスタンダードセルからなるセル列部分を配置したの
で、スタンダードセルの縮小により生じた余裕のスペー
スを配線領域として効率よく利用することができ、これ
により半導体基板上で回路ブロックが占める面積のさら
なる縮小が可能となる効果がある。
積回路装置において、所定のスタンダードセル列の、回
路ブロック内の配線が集中する中央部分にセル高さの低
いスタンダードセルからなるセル列部分を配置したの
で、スタンダードセルの縮小により生じた余裕のスペー
スを配線領域として効率よく利用することができ、これ
により半導体基板上で回路ブロックが占める面積のさら
なる縮小が可能となる効果がある。
【0092】またこの発明によれば上記半導体集積回路
装置において、上記セル高さの異なるスタンダードセル
のうち特定のものを、その一端側の上記セル配列方向と
垂直な方向の高さ寸法を、他のセル高さを持つスタンダ
ードセルとの接続が可能となるよう該スタンダードセル
のセル高さに一致させた構造としたので、セル高さの異
なるスタンダードセル間の接続をこれらの間に上記特定
スタンダードセルを配置するだけで簡単に行うことがで
きる効果がある。
装置において、上記セル高さの異なるスタンダードセル
のうち特定のものを、その一端側の上記セル配列方向と
垂直な方向の高さ寸法を、他のセル高さを持つスタンダ
ードセルとの接続が可能となるよう該スタンダードセル
のセル高さに一致させた構造としたので、セル高さの異
なるスタンダードセル間の接続をこれらの間に上記特定
スタンダードセルを配置するだけで簡単に行うことがで
きる効果がある。
【0093】またこの発明によれば上記半導体集積回路
装置において、セル高さの高いスタンダードセル内に同
電位の電源ラインの配置領域を2ヵ所設定し、その一方
の電源ライン配置領域をセル高さの低いスタンダードセ
ル内の上記と同電位の電源ラインの配置領域と同じ高さ
位置に設定したので、セル高さの高いスタンダードセル
を、接続用セル等を用いることなく簡単にセル高さの低
いスタンダードセルに接続することができる効果があ
る。
装置において、セル高さの高いスタンダードセル内に同
電位の電源ラインの配置領域を2ヵ所設定し、その一方
の電源ライン配置領域をセル高さの低いスタンダードセ
ル内の上記と同電位の電源ラインの配置領域と同じ高さ
位置に設定したので、セル高さの高いスタンダードセル
を、接続用セル等を用いることなく簡単にセル高さの低
いスタンダードセルに接続することができる効果があ
る。
【図1】本発明の第1の実施例による半導体集積回路装
置のランダムロジック部を示す図である。
置のランダムロジック部を示す図である。
【図2】上記ランダムロジックを構成するスタンダード
セルの構成を説明するための図である。
セルの構成を説明するための図である。
【図3】上記ランダムロジック部の各ブロックを構成す
るスタンダードセルの内部構成を示す図である。
るスタンダードセルの内部構成を示す図である。
【図4】本発明の第2の実施例による半導体集積回路装
置のランダムロジック部を説明するための図である。
置のランダムロジック部を説明するための図である。
【図5】この実施例のランダムロジック部に用いられる
セル高さの異なるスタンダードセルの内部構造を説明す
るための概略図である。
セル高さの異なるスタンダードセルの内部構造を説明す
るための概略図である。
【図6】この発明の第3の実施例による半導体集積回路
装置のランダムロジック部を示す図である。
装置のランダムロジック部を示す図である。
【図7】この実施例のランダムロジック部に用いられる
各スタンダードセルの構成を示す図である。
各スタンダードセルの構成を示す図である。
【図8】この実施例のランダムロジック部に用いられる
接続用セルの構成を示す図である。
接続用セルの構成を示す図である。
【図9】上記ランダムロジックの所定のブロックにおい
て、セル高さの高いスタンダードセルとセル高さの低い
スタンダードセルとを接続した状態を示す図である。
て、セル高さの高いスタンダードセルとセル高さの低い
スタンダードセルとを接続した状態を示す図である。
【図10】本発明の第4の実施例による半導体集積回路
装置のランダムロジック部を説明するための平面図であ
る。
装置のランダムロジック部を説明するための平面図であ
る。
【図11】本発明の第5の実施例による半導体集積回路
装置のランダムロジック部に用いられている特定スタン
ダードセルを説明するための図である。
装置のランダムロジック部に用いられている特定スタン
ダードセルを説明するための図である。
【図12】本発明の第6の実施例による半導体集積回路
装置のランダムロジック部に用いられるLサイズ特定ス
タンダードセルを説明するための図である。
装置のランダムロジック部に用いられるLサイズ特定ス
タンダードセルを説明するための図である。
【図13】従来の半導体集積回路装置のランダムロジッ
ク部の構成を示す図である。
ク部の構成を示す図である。
【図14】上記ランダムロジック部の一部を拡大して示
す図である。
す図である。
【図15】上記ランダムロジック部を構成するスタンダ
ードセル及び配線通過セルの概略構成を示す図である。
ードセル及び配線通過セルの概略構成を示す図である。
【図16】上記スタンダードセルのうちOR回路として
の機能を有するスタンダードセルの内部構造を示す図で
ある。
の機能を有するスタンダードセルの内部構造を示す図で
ある。
【図17】上記スタンダードセルのうちインバータ回路
としての機能を有するスタンダードセルの内部構造を示
す図である。
としての機能を有するスタンダードセルの内部構造を示
す図である。
1 水平方向セル内配線 6 電源VDDライン配置領域 7 電源VSSライン配置領域 8 トランジスタ形成領域 10 外部配線ピン 11〜13,21〜23 ブロック内配線領域 11a〜11e,21a〜21e Aブロックのスタン
ダードセル列 12a〜12d,22a〜22d Bブロックのスタン
ダードセル列 13a〜13f,23a〜23f,25a,25b,2
5c Cブロックのスタンダードセル列 31,31a,81,84 Sサイズスタンダードセル 32,82 Mサイズスタンダードセル 33,33a,83,85 Lサイズスタンダードセル 81a,82a,83a 水平方向セル内配線領域 86,87 接続用セル 88 特定スタンダードセル 89 Lサイズ特定スタンダードセル 101〜104 ランダムロジック部(内部論理回路
部) 110a〜110c Aブロック 120a〜120c Bブロック 130a〜130d Cブロック
ダードセル列 12a〜12d,22a〜22d Bブロックのスタン
ダードセル列 13a〜13f,23a〜23f,25a,25b,2
5c Cブロックのスタンダードセル列 31,31a,81,84 Sサイズスタンダードセル 32,82 Mサイズスタンダードセル 33,33a,83,85 Lサイズスタンダードセル 81a,82a,83a 水平方向セル内配線領域 86,87 接続用セル 88 特定スタンダードセル 89 Lサイズ特定スタンダードセル 101〜104 ランダムロジック部(内部論理回路
部) 110a〜110c Aブロック 120a〜120c Bブロック 130a〜130d Cブロック
Claims (9)
- 【請求項1】 それぞれ所定の機能を有する複数の回路
ブロックからなる内部論理回路を備え、上記各回路ブロ
ックの半導体基板上での回路パターンが、セル固有の機
能に応じた回路パターンがスタンダードセルライブラリ
に保有されているスタンダードセルの配列により設計さ
れている半導体集積回路装置において、 上記スタンダードセルライブラリは、 上記セル配列方向と垂直な方向の高さ寸法をセル固有の
機能に応じて設定した、セル高さの異なる種々のスタン
ダードセルの回路パターンを保有するものであり、 上記各回路ブロックは、 該回路ブロックの機能に応じたセル高さを有するスタン
ダードセルを配列して構成されていることを特徴とする
半導体集積回路装置。 - 【請求項2】 請求項1記載の半導体集積回路装置にお
いて、 上記各回路ブロックを構成するスタンダードセルは、 セル固有の機能上必要とされる電流駆動能力に応じた大
きさのトランジスタ形成領域と、上記電流駆動能力に応
じた幅の電源ライン配置領域とを有し、 上記トランジスタ形成領域の大きさ及び電源ライン配置
領域の幅に基づいて上記セル高さを設定したものである
ことを特徴とする半導体集積回路装置。 - 【請求項3】 請求項1記載の半導体集積回路装置にお
いて、 上記各回路ブロックを構成するスタンダードセルは、 セル固有の機能上必要とされる上記セル配列方向と平行
な水平方向のセル内配線の数に応じた幅の水平方向セル
内配線領域を有し、 該水平方向セル内配線領域の幅に基づいてセル高さを設
定したものであることを特徴とする半導体集積回路装
置。 - 【請求項4】 それぞれ所定の機能を有する複数の回路
ブロックからなる内部論理回路を備え、上記各回路ブロ
ックの半導体基板上での回路パターンが、セル固有の機
能に応じた回路パターンがスタンダードセルライブラリ
に保有されているスタンダードセルの配列により設計さ
れている半導体集積回路装置において、 上記スタンダードセルライブラリは、 上記セル配列方向と垂直な方向の高さ寸法をセル固有の
機能に応じて設定した、セル高さの異なる複数のスタン
ダードセルの回路パターンを保有するものであり、 上記回路ブロックを構成するスタンダードセル列のうち
の所定のスタンダードセル列は、 該回路ブロックの機能に合わせてその一部を、他の部分
を構成するスタンダードセルよりセル高さが低いスタン
ダードセルから構成したものであることを特徴とする半
導体集積回路装置。 - 【請求項5】 請求項4記載の半導体集積回路装置にお
いて、 上記スタンダードセルライブラリは、 セル高さの異なる種々のスタンダードセルの回路パター
ンに加えて、 その一端側と他端側とで上記セル配列方向と垂直な方向
の高さ寸法が異なり、隣接するセル高さの異なるスタン
ダードセル間への挿入配置により両スタンダードセルを
接続可能に構成した接続用セルの回路パターンを保有す
るものであり、 上記所定のスタンダードセル列は、 隣接するセル高さの低いスタンダードセルとセル高さの
高いスタンダードセルとの間に上記接続用セルを挿入配
置して、該両スタンダードセルの電気的な接続を行った
ものであることを特徴とする半導体集積回路装置。 - 【請求項6】 請求項5記載の半導体集積回路装置にお
いて、 上記所定のスタンダードセル列は、その接続用セル上の
領域を、上記所定のスタンダードセル列の上下両側に配
置されているスタンダードセル列間を接続するセル列間
配線の配置領域として用いているものであることを特徴
とする半導体集積回路装置。 - 【請求項7】 請求項5記載の半導体集積回路装置にお
いて、 上記所定のスタンダードセル列は、 その中央部分に、上記セル高さの低いスタンダードセル
からなるセル配列部分を配置したものであることを特徴
とする半導体集積回路装置。 - 【請求項8】 請求項4記載の半導体集積回路装置にお
いて、 上記セル高さの異なる複数のスタンダードセルのうち特
定のものは、 その一端側の上記セル配列方向と垂直な方向の高さ寸法
を、他のセル高さを持つスタンダードセルとの接続が可
能となるよう上記他のスタンダードセルのセル高さに一
致させた構造を有していることを特徴とする半導体集積
回路装置。 - 【請求項9】 請求項4記載の半導体集積回路装置にお
いて、 上記セル高さの高い所定のスタンダードセル内に同電位
の電源ラインの配置領域を2ヵ所設定し、その一方の電
源ライン配置領域をセル高さの低い所定のスタンダード
セル内の上記と同電位の電源ラインの配置領域と同じ高
さ位置に設定したものである。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31619892A JPH06140505A (ja) | 1992-10-28 | 1992-10-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31619892A JPH06140505A (ja) | 1992-10-28 | 1992-10-28 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06140505A true JPH06140505A (ja) | 1994-05-20 |
Family
ID=18074392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31619892A Pending JPH06140505A (ja) | 1992-10-28 | 1992-10-28 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06140505A (ja) |
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1992
- 1992-10-28 JP JP31619892A patent/JPH06140505A/ja active Pending
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