JP2682786B2 - ＢｉＣＭＯＳ回路 - Google Patents
ＢｉＣＭＯＳ回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【０００１】
【産業上の利用分野】本発明は、一般にＢｉＣＭＯＳ集
積回路に関し、詳細には、電力消費量が低く、多段論理
機能を有する、カスコード式非しきい値論理（ＮＴＬ）
ベースのＢｉＣＭＯＳ回路構成に関する。
積回路に関し、詳細には、電力消費量が低く、多段論理
機能を有する、カスコード式非しきい値論理（ＮＴＬ）
ベースのＢｉＣＭＯＳ回路構成に関する。
【０００２】
【従来の技術】半導体チップが使用される応用分野には
様々な分野があるので、現在使用されており回路の設計
者に利用可能な論理回路ファミリーが多数存在する。現
在使用されている論理ファミリーの中には、トランジス
タ・トランジスタ論理回路（ＴＴＬ）、ダイオード・ト
ランジスタ論理回路（ＤＴＬ）、エミッタ結合論理回路
（ＥＣＬ）、及び金属酸化膜半導体論理回路（ＭＯＳ）
を含むものがある。
様々な分野があるので、現在使用されており回路の設計
者に利用可能な論理回路ファミリーが多数存在する。現
在使用されている論理ファミリーの中には、トランジス
タ・トランジスタ論理回路（ＴＴＬ）、ダイオード・ト
ランジスタ論理回路（ＤＴＬ）、エミッタ結合論理回路
（ＥＣＬ）、及び金属酸化膜半導体論理回路（ＭＯＳ）
を含むものがある。
【０００３】各論理回路ファミリーは、特定の有利な特
性、及びこれに対応する不利な特徴を有する。例えばＥ
ＣＬは、他の大部分の論理回路ファミリーより速い切換
え速度を与えるという特徴をもつ。しかし、標準のＥＣ
Ｌ回路は非常に多くの電力を消費する。
性、及びこれに対応する不利な特徴を有する。例えばＥ
ＣＬは、他の大部分の論理回路ファミリーより速い切換
え速度を与えるという特徴をもつ。しかし、標準のＥＣ
Ｌ回路は非常に多くの電力を消費する。
【０００４】ＥＣＬ回路は、入力トランジスタ上のバイ
アス、並びにコレクタとエミッタ抵抗との比を、飽和が
起こらないように選択することができるので、高速で機
能することができる。飽和によって起こる過剰電荷をコ
レクタから除去することに付随する遅延が防止されるの
で、回路の切換え遅延が最小となる。この小さい切換え
遅延が、ＥＣＬの小さな電圧のスイングとあいまって、
ＥＣＬ回路を今日使用されている最も高速の技術の１つ
にしている。この高速に加えて、ＥＣＬは、そのエミッ
タ・フォロワ構成のために、高い端末増設機能を提供す
る。
アス、並びにコレクタとエミッタ抵抗との比を、飽和が
起こらないように選択することができるので、高速で機
能することができる。飽和によって起こる過剰電荷をコ
レクタから除去することに付随する遅延が防止されるの
で、回路の切換え遅延が最小となる。この小さい切換え
遅延が、ＥＣＬの小さな電圧のスイングとあいまって、
ＥＣＬ回路を今日使用されている最も高速の技術の１つ
にしている。この高速に加えて、ＥＣＬは、そのエミッ
タ・フォロワ構成のために、高い端末増設機能を提供す
る。
【０００５】一方、ＥＣＬの使用は、電力消費量の点で
設計者にとってはコスト高である。ＥＣＬは、電流を入
れたり切ったりするのではなく、電流の方向を変えるこ
とによって機能するので、エミッタ抵抗を通る電流は、
出力状態には関係なく実質的に一定である。このため、
他の技術に比べて１ゲート当りの電力消費量が非常に高
くなる。その結果、１つのチップ上に含めることのでき
るゲートの数が限られる。
設計者にとってはコスト高である。ＥＣＬは、電流を入
れたり切ったりするのではなく、電流の方向を変えるこ
とによって機能するので、エミッタ抵抗を通る電流は、
出力状態には関係なく実質的に一定である。このため、
他の技術に比べて１ゲート当りの電力消費量が非常に高
くなる。その結果、１つのチップ上に含めることのでき
るゲートの数が限られる。
【０００６】ＥＣＬを使用する設計者はまた、ＥＣＬを
他の論理回路ファミリーとインタフェースさせることが
非常に難しいことにいらだっていた。ＥＣＬ／ＭＯＳイ
ンタフェースでは特にそうである。ＥＣＬの電源電圧要
件が比較的高く、かつトランジスタの飽和がないため
に、ＥＣＬを他の技術と組み合わせたいと望む設計者
は、回路全体において複雑な信号レベル変換回路を組み
込まざるを得なかった。
他の論理回路ファミリーとインタフェースさせることが
非常に難しいことにいらだっていた。ＥＣＬ／ＭＯＳイ
ンタフェースでは特にそうである。ＥＣＬの電源電圧要
件が比較的高く、かつトランジスタの飽和がないため
に、ＥＣＬを他の技術と組み合わせたいと望む設計者
は、回路全体において複雑な信号レベル変換回路を組み
込まざるを得なかった。
【０００７】図１を参照して、従来の技術による低電圧
ＥＣＬベースのＢｉＣＭＯＳ回路１０２について説明す
る。この回路は、Ｃ・Ｌ・チェン（Chen）の論文"2.5V
Bipolar/CMOS Circuits for 0.25μm BiCMOS Technolog
y"、IEEE Journal of SolidState Circuits、Vol.27、 N
o.4、１９９２年４月、pp.４８５−４９１に記載されて
おり、参照によりこれを本明細書に組み込む。この回路
は、エミッタ／ベース・ターンオン電圧（Ｖbe）の３倍
の最低供給電圧、すなわち約２．５Ｖで動作する。ＥＣ
Ｌ回路は、抵抗負荷Ｒｘ、Ｒｙ、及び電流ミラーによっ
て制御される電流源を有する点で、従来型のＥＣＬ回路
と類似している。出力端Ｍにおける信号スイングは１Ｖ
beであり、その論理ハイは接地上（Ｖdd−Ｖbe）であ
り、論理ローは接地上Ｖbeである。
ＥＣＬベースのＢｉＣＭＯＳ回路１０２について説明す
る。この回路は、Ｃ・Ｌ・チェン（Chen）の論文"2.5V
Bipolar/CMOS Circuits for 0.25μm BiCMOS Technolog
y"、IEEE Journal of SolidState Circuits、Vol.27、 N
o.4、１９９２年４月、pp.４８５−４９１に記載されて
おり、参照によりこれを本明細書に組み込む。この回路
は、エミッタ／ベース・ターンオン電圧（Ｖbe）の３倍
の最低供給電圧、すなわち約２．５Ｖで動作する。ＥＣ
Ｌ回路は、抵抗負荷Ｒｘ、Ｒｙ、及び電流ミラーによっ
て制御される電流源を有する点で、従来型のＥＣＬ回路
と類似している。出力端Ｍにおける信号スイングは１Ｖ
beであり、その論理ハイは接地上（Ｖdd−Ｖbe）であ
り、論理ローは接地上Ｖbeである。
【０００８】この回路は、２．５ＶのＣＭＯＳ電源で作
動することができ、したがってＣＭＯＳ回路と比較的容
易にインタフェースすることができるので、従来型のＥ
ＣＬ回路より好ましい。さらに、最小の電源が使用され
るので、標準のＥＣＬ回路の比較的高い電力消費量が図
１に示す回路では大幅に減少する。この回路ではエミッ
タ・フォロア中のプルダウンＮＦＥＴ１２６をダイオー
ド１２８に成端させることによっても電力消費量が減少
する。
動することができ、したがってＣＭＯＳ回路と比較的容
易にインタフェースすることができるので、従来型のＥ
ＣＬ回路より好ましい。さらに、最小の電源が使用され
るので、標準のＥＣＬ回路の比較的高い電力消費量が図
１に示す回路では大幅に減少する。この回路ではエミッ
タ・フォロア中のプルダウンＮＦＥＴ１２６をダイオー
ド１２８に成端させることによっても電力消費量が減少
する。
【０００９】低電力ＥＣＬ回路１０２には、装置の数が
望ましい数以上になることがしばしばあるという欠点が
ある。この回路にしきい値演算素子を含めると、装置の
数がさらに増える。所与の機能（この場合にはＮＯＲ機
能）が機能するにはより多くの装置が必要となるので、
所与の面積にはめ込める論理回路の数が減り、同じ論理
回路を収容するにはチップ寸法を増大させなければなら
ない。
望ましい数以上になることがしばしばあるという欠点が
ある。この回路にしきい値演算素子を含めると、装置の
数がさらに増える。所与の機能（この場合にはＮＯＲ機
能）が機能するにはより多くの装置が必要となるので、
所与の面積にはめ込める論理回路の数が減り、同じ論理
回路を収容するにはチップ寸法を増大させなければなら
ない。
【００１０】
【００１１】最後に、図１の低電圧ＥＣＬ回路は依然と
して比較的高い電力消費量を示す。この低電圧回路では
供給電圧が減少しているが、回路内に特徴的なＥＣＬ定
電流が依然として存在する。電流が切られるのではな
く、方向が変更されるのである限り、ＥＣＬ回路は比較
的電流を食うことになる。
して比較的高い電力消費量を示す。この低電圧回路では
供給電圧が減少しているが、回路内に特徴的なＥＣＬ定
電流が依然として存在する。電流が切られるのではな
く、方向が変更されるのである限り、ＥＣＬ回路は比較
的電流を食うことになる。
【００１２】図２は、従来型の技術による非しきい値論
理（ＮＴＬ）回路２０２を示す。これは、ＥＣＬ回路よ
りも所与の機能を実行するのに必要な装置の数が減って
いる。図１のＥＣＬ回路と図２のＮＴＬ回路は多少似て
いるが、主な違いは、ＥＣＬ回路１０２の入力トランジ
スタ１１２、１１４に結合された基準トランジスタ１１
０がＮＴＬ回路２０２には存在しないことである。その
結果、入力が下降または上昇すると、エミッタ・フォロ
ワ・トランジスタ２２０のベース２２４の電圧が直ちに
下降または上昇する。したがって、プルアップ中にＶre
fに入力信号が上昇するのにかかる時間によるＥＣＬ中
での遅延が、図２のＮＴＬ回路では存在しない。
理（ＮＴＬ）回路２０２を示す。これは、ＥＣＬ回路よ
りも所与の機能を実行するのに必要な装置の数が減って
いる。図１のＥＣＬ回路と図２のＮＴＬ回路は多少似て
いるが、主な違いは、ＥＣＬ回路１０２の入力トランジ
スタ１１２、１１４に結合された基準トランジスタ１１
０がＮＴＬ回路２０２には存在しないことである。その
結果、入力が下降または上昇すると、エミッタ・フォロ
ワ・トランジスタ２２０のベース２２４の電圧が直ちに
下降または上昇する。したがって、プルアップ中にＶre
fに入力信号が上昇するのにかかる時間によるＥＣＬ中
での遅延が、図２のＮＴＬ回路では存在しない。
【００１３】基準電圧はＥＣＬ技術におけるものなの
で、ＮＴＬ回路では入力が基準電圧とは比較されない。
ＥＣＬ回路では、入力レベルが基準レベルより高いとき
は、電流が負荷装置中を流れ、出力低レベルを発生させ
る。一方、入力が基準レベルより低いときは、同じ電流
が基準電流ブランチへと方向を変える。負荷装置の両端
間で電圧降下はなく、出力高レベルが発生する。
で、ＮＴＬ回路では入力が基準電圧とは比較されない。
ＥＣＬ回路では、入力レベルが基準レベルより高いとき
は、電流が負荷装置中を流れ、出力低レベルを発生させ
る。一方、入力が基準レベルより低いときは、同じ電流
が基準電流ブランチへと方向を変える。負荷装置の両端
間で電圧降下はなく、出力高レベルが発生する。
【００１４】これとは対照的に、ＮＴＬ回路では、基準
レベルすなわち基準電流ブランチはない。入力信号の高
レベル及び低レベルが負荷装置を通る電流の量を変え
る。この電流の差によって負荷装置の両端間で電圧差が
生じ、出力信号が発生する。
レベルすなわち基準電流ブランチはない。入力信号の高
レベル及び低レベルが負荷装置を通る電流の量を変え
る。この電流の差によって負荷装置の両端間で電圧差が
生じ、出力信号が発生する。
【００１５】ＮＴＬ回路は、基準電圧を必要としないの
で、従来型のＥＣＬ回路より低い電源で動作させること
ができ、したがって、従来型のＥＣＬ回路より消費する
直流電力が低い。さらに、ＮＴＬはしきい値論理を必要
としないので、従来型のＥＣＬ技術に比べて装置数が少
ないという利点がある。ＥＣＬで使用される電流ミラー
はＮＴＬでは使用されず、したがってＮＴＬはＥＣＬの
ように連続電流を引き出すことはない。
で、従来型のＥＣＬ回路より低い電源で動作させること
ができ、したがって、従来型のＥＣＬ回路より消費する
直流電力が低い。さらに、ＮＴＬはしきい値論理を必要
としないので、従来型のＥＣＬ技術に比べて装置数が少
ないという利点がある。ＥＣＬで使用される電流ミラー
はＮＴＬでは使用されず、したがってＮＴＬはＥＣＬの
ように連続電流を引き出すことはない。
【００１６】しかし、従来型のＮＴＬ回路も欠点がない
わけではない。ＮＴＬでは２つの大きな問題が生じる。
第１に、基準なしで動作するという性質のために、小さ
な出力の変動でも、電流変化が生じ、出力レベルが変わ
る可能性がある。その結果、ＮＴＬ回路はノイズと入力
信号の変動に対してより敏感である。第２に、ＮＴＬ信
号は、入力がその全信号レベルに達することができない
場合には、次第に劣化し減衰することがある。例えば、
高レベルから低レベルにスイングする入力信号が十分に
低くならない場合は、出力高レベル（インバータまたは
ＮＯＲ論理回路と仮定して）が所望の高レベルから劣化
することになる。この劣化した信号が回路中を伝播し、
連続的に悪化する。状況によっては、信号が完全に消滅
することもある。
わけではない。ＮＴＬでは２つの大きな問題が生じる。
第１に、基準なしで動作するという性質のために、小さ
な出力の変動でも、電流変化が生じ、出力レベルが変わ
る可能性がある。その結果、ＮＴＬ回路はノイズと入力
信号の変動に対してより敏感である。第２に、ＮＴＬ信
号は、入力がその全信号レベルに達することができない
場合には、次第に劣化し減衰することがある。例えば、
高レベルから低レベルにスイングする入力信号が十分に
低くならない場合は、出力高レベル（インバータまたは
ＮＯＲ論理回路と仮定して）が所望の高レベルから劣化
することになる。この劣化した信号が回路中を伝播し、
連続的に悪化する。状況によっては、信号が完全に消滅
することもある。
【００１７】
【発明が解決しようとする課題】本発明の１目的は、全
入力信号レベルに達しないために劣化または減少した信
号を発生させない、ＢｉＣＭＯＳ回路を提供することで
ある。
入力信号レベルに達しないために劣化または減少した信
号を発生させない、ＢｉＣＭＯＳ回路を提供することで
ある。
【００１８】本発明の他の目的は、多重レベル論理機能
を可能にするカスコード式回路を提供することである。
を可能にするカスコード式回路を提供することである。
【００１９】本発明の他の目的は、ノイズと信号変動の
影響を非常に受けにくいＢｉＣＭＯＳ回路を提供するこ
とである。
影響を非常に受けにくいＢｉＣＭＯＳ回路を提供するこ
とである。
【００２０】本発明の他の目的は、電力消費量の低いＢ
ｉＣＭＯＳ回路を提供することである。
ｉＣＭＯＳ回路を提供することである。
【００２１】本発明の他の目的は、高速度で機能するＢ
ｉＣＭＯＳ回路を提供することである。
ｉＣＭＯＳ回路を提供することである。
【００２２】本発明の他の目的は、ＶＬＳＩチップ上で
最小の物理的空間しか占めないＢｉＣＭＯＳ回路を提供
することである。
最小の物理的空間しか占めないＢｉＣＭＯＳ回路を提供
することである。
【００２３】本発明の他の目的は、ＥＣＬベースのＢｉ
ＣＭＯＳ回路と信号レベルが互換性のあるＢｉＣＭＯＳ
回路を提供することである。
ＣＭＯＳ回路と信号レベルが互換性のあるＢｉＣＭＯＳ
回路を提供することである。
【００２４】
【課題を解決するための手段】本発明によるＢｉＣＭＯ
Ｓ回路は、ソース電流のしきい値を提供するためにダイ
オードとして接続されたＮＦＥＴトランジスタを含む。
ＰＦＥＴトランジスタとクランピング・ダイオードが並
列に接続され、バイポーラ・エミッタ・フォロワ・トラ
ンジスタのベースへの電流経路として働く。エミッタ・
フォロワ・トランジスタとＮＦＥＴトランジスタは、出
力段でプルアップ装置及びプルダウン装置として働く。
Ｓ回路は、ソース電流のしきい値を提供するためにダイ
オードとして接続されたＮＦＥＴトランジスタを含む。
ＰＦＥＴトランジスタとクランピング・ダイオードが並
列に接続され、バイポーラ・エミッタ・フォロワ・トラ
ンジスタのベースへの電流経路として働く。エミッタ・
フォロワ・トランジスタとＮＦＥＴトランジスタは、出
力段でプルアップ装置及びプルダウン装置として働く。
【００２５】ＮＦＥＴダイオードは、入力端が低論理レ
ベルにあるとき、論理ネットワーク並びに出力バッファ
中の電流をオフにする。その結果、このＮＴＬベースの
ＢｉＣＭＯＳ回路が消費する電力は、ＥＣＬベースのＢ
ｉＣＭＯＳ回路が消費する電力に比べて少ない。また、
ＮＦＥＴダイオードが入力信号の基準レベルとして働く
ので、従来型ＮＴＬ回路の欠点であるノイズ耐性の低さ
と信号劣化が避けられる。本発明の回路は、低電圧ＥＣ
Ｌ／ＢｉＣＭＯＳ信号に匹敵する単相出力を提供するこ
とができる。
ベルにあるとき、論理ネットワーク並びに出力バッファ
中の電流をオフにする。その結果、このＮＴＬベースの
ＢｉＣＭＯＳ回路が消費する電力は、ＥＣＬベースのＢ
ｉＣＭＯＳ回路が消費する電力に比べて少ない。また、
ＮＦＥＴダイオードが入力信号の基準レベルとして働く
ので、従来型ＮＴＬ回路の欠点であるノイズ耐性の低さ
と信号劣化が避けられる。本発明の回路は、低電圧ＥＣ
Ｌ／ＢｉＣＭＯＳ信号に匹敵する単相出力を提供するこ
とができる。
【００２６】
【実施例】図３は、従来型のＮＴＬにおけると同様に装
置数が最小で、良好なノイズ耐性を有し、信号劣化のな
い、ＮＴＬベースのＢｉＣＭＯＳ回路３０２の概略図で
ある。
置数が最小で、良好なノイズ耐性を有し、信号劣化のな
い、ＮＴＬベースのＢｉＣＭＯＳ回路３０２の概略図で
ある。
【００２７】回路３０２は、ＮＰＮバイポーラ出力トラ
ンジスタ３０４を含み、トランジスタ３０４は、電源Ｖ
ddに結合されたコレクタ、出力ノード３０６に結合され
たエミッタ、及びノードＸに結合されたベースを有す
る。さらに２つのＮＰＮバイポーラ・トランジスタ３３
０、３３２が並列に接続され、入力トランジスタとして
機能し、両者のベースに入力信号が供給される。入力ト
ランジスタ３３０、３３２のエミッタは結合され、プル
ダウン・トランジスタ３１０のゲートに（ノードＣで）
接続される。プルダウン・トランジスタ３１０は、ＮＦ
ＥＴトランジスタであり、ＮＰＮバイポーラ出力トラン
ジスタ３０４のエミッタに、すなわち出力ノード３０６
に接続されたソース電極と、接地部（Ｖss）に接続され
たドレーン電極を有する、。当業者には明らかなよう
に、プルダウン・トランジスタ３１０のソースとドレー
ンは、どのＭＯＳトランジスタにおいてもそうであるよ
うに、相互に交換できる。
ンジスタ３０４を含み、トランジスタ３０４は、電源Ｖ
ddに結合されたコレクタ、出力ノード３０６に結合され
たエミッタ、及びノードＸに結合されたベースを有す
る。さらに２つのＮＰＮバイポーラ・トランジスタ３３
０、３３２が並列に接続され、入力トランジスタとして
機能し、両者のベースに入力信号が供給される。入力ト
ランジスタ３３０、３３２のエミッタは結合され、プル
ダウン・トランジスタ３１０のゲートに（ノードＣで）
接続される。プルダウン・トランジスタ３１０は、ＮＦ
ＥＴトランジスタであり、ＮＰＮバイポーラ出力トラン
ジスタ３０４のエミッタに、すなわち出力ノード３０６
に接続されたソース電極と、接地部（Ｖss）に接続され
たドレーン電極を有する、。当業者には明らかなよう
に、プルダウン・トランジスタ３１０のソースとドレー
ンは、どのＭＯＳトランジスタにおいてもそうであるよ
うに、相互に交換できる。
【００２８】さらに、本発明の回路は、ダイオードとし
て接続されたＮＦＥＴトランジスタを含む。ＮＦＥＴダ
イオード３１２は、入力トランジスタ３３０、３３２の
エミッタに（ノードＣで）結合されたドレーン電極とゲ
ート電極、及び大地（Ｖss）に接続されたソース電極を
有する。ＮＦＥＴダイオード３１２は後述するいくつか
の機能を果す。
て接続されたＮＦＥＴトランジスタを含む。ＮＦＥＴダ
イオード３１２は、入力トランジスタ３３０、３３２の
エミッタに（ノードＣで）結合されたドレーン電極とゲ
ート電極、及び大地（Ｖss）に接続されたソース電極を
有する。ＮＦＥＴダイオード３１２は後述するいくつか
の機能を果す。
【００２９】クランピング・ダイオード３２４が、電源
ＶddとＮＰＮ出力バイポーラ・トランジスタ３０４のベ
ースの間に置かれる。最後に、この回路はＰチャネルＭ
ＯＳ電界効果トランジスタ（ＰＦＥＴ）３１６を含み、
このＰＦＥＴ３１６は、そのゲートが大地（Ｖss）に結
合されているので、負荷抵抗として機能する。ＮＦＥＴ
ダイオード３１２とＰＦＥＴ装置３１６のサイズは、ノ
ードＣにおける電位レベルが、ＮＦＥＴ３１２のしきい
値電圧ＶtnからＶbe近くの高レベルまでスイングするよ
うに選択する。
ＶddとＮＰＮ出力バイポーラ・トランジスタ３０４のベ
ースの間に置かれる。最後に、この回路はＰチャネルＭ
ＯＳ電界効果トランジスタ（ＰＦＥＴ）３１６を含み、
このＰＦＥＴ３１６は、そのゲートが大地（Ｖss）に結
合されているので、負荷抵抗として機能する。ＮＦＥＴ
ダイオード３１２とＰＦＥＴ装置３１６のサイズは、ノ
ードＣにおける電位レベルが、ＮＦＥＴ３１２のしきい
値電圧ＶtnからＶbe近くの高レベルまでスイングするよ
うに選択する。
【００３０】図３に示す新しい回路では、ＰＦＥＴ装置
３１６とクランピング・ダイオード３２４が図２の負荷
装置Ｒ１に置き換わっていることがわかる。ＰＦＥＴ装
置３１６は、Ｖssに結合されたゲートを有する線形抵抗
としてバイアスされる。ＰＦＥＴ装置は、プロセス技術
で入手可能なら、簡単な抵抗で置き換えてもよい。クラ
ンピング・ダイオード３２４は、出力が低レベルのとき
にノードＸを（Ｖdd−Ｖbe）の電位にクランプするため
に使用される。クランピング・ダイオード３２４は、接
合ダイオードとして、またはダイオードとして接続され
たＮＰＮとして実施できる。図２のバイアス抵抗Ｒ２
は、ＮＦＥＴダイオード３１２で置き換えられている。
プルダウン抵抗ＲEFはプルダウンＮＦＥＴ３１０で置き
換えられている。プルダウンＮＦＥＴ３１０はノードＣ
でゲートされるので、ノードＣがＶtnより高いＶbeに近
づいたときだけ、出力端３０６から大地への電流経路が
存在することになる。
３１６とクランピング・ダイオード３２４が図２の負荷
装置Ｒ１に置き換わっていることがわかる。ＰＦＥＴ装
置３１６は、Ｖssに結合されたゲートを有する線形抵抗
としてバイアスされる。ＰＦＥＴ装置は、プロセス技術
で入手可能なら、簡単な抵抗で置き換えてもよい。クラ
ンピング・ダイオード３２４は、出力が低レベルのとき
にノードＸを（Ｖdd−Ｖbe）の電位にクランプするため
に使用される。クランピング・ダイオード３２４は、接
合ダイオードとして、またはダイオードとして接続され
たＮＰＮとして実施できる。図２のバイアス抵抗Ｒ２
は、ＮＦＥＴダイオード３１２で置き換えられている。
プルダウン抵抗ＲEFはプルダウンＮＦＥＴ３１０で置き
換えられている。プルダウンＮＦＥＴ３１０はノードＣ
でゲートされるので、ノードＣがＶtnより高いＶbeに近
づいたときだけ、出力端３０６から大地への電流経路が
存在することになる。
【００３１】この回路は、３×Ｖbeまたは約２．５Ｖの
電源で動作する。入力信号と出力信号は１Ｖbeのスイン
グを持つ。出力は、エミッタ・フォロワによる（Ｖdd−
Ｖbe）の高レベルと、負荷装置の両端間での１Ｖbeの信
号スイングによる（Ｖdd−２Ｖbe）の低レベルを有す
る。（ＮＦＥＴダイオード３１２の両端間の）ノードＣ
における信号レベルは、入力信号によって、ＮＦＥＴし
きい値電圧より低いレベル（一般に０．５Ｖ）または接
地上１Ｖbeに設定される。
電源で動作する。入力信号と出力信号は１Ｖbeのスイン
グを持つ。出力は、エミッタ・フォロワによる（Ｖdd−
Ｖbe）の高レベルと、負荷装置の両端間での１Ｖbeの信
号スイングによる（Ｖdd−２Ｖbe）の低レベルを有す
る。（ＮＦＥＴダイオード３１２の両端間の）ノードＣ
における信号レベルは、入力信号によって、ＮＦＥＴし
きい値電圧より低いレベル（一般に０．５Ｖ）または接
地上１Ｖbeに設定される。
【００３２】次に図４に関して本発明の回路の動作を説
明する。入力が０．８Ｖの低レベルから１．６Ｖの高レ
ベルに切り替わると、ノードＣにおける電圧は、入力に
追従して、約１ＮＦＥＴしきい値電圧（Ｖtn）から０．
８Ｖの高レベルになる。ノードＣにおける０．８Ｖの高
レベルによって、次にプルダウンＮＦＥＴ３１０がオン
になる。ノードＸにおける電圧は、約ＶddからＶdd−Ｖ
beへと１Ｖbeだけ低下する。出力はノードＸに追従して
Ｖdd−２Ｖbeになり、それから０．８Ｖの低レベルに下
がる。
明する。入力が０．８Ｖの低レベルから１．６Ｖの高レ
ベルに切り替わると、ノードＣにおける電圧は、入力に
追従して、約１ＮＦＥＴしきい値電圧（Ｖtn）から０．
８Ｖの高レベルになる。ノードＣにおける０．８Ｖの高
レベルによって、次にプルダウンＮＦＥＴ３１０がオン
になる。ノードＸにおける電圧は、約ＶddからＶdd−Ｖ
beへと１Ｖbeだけ低下する。出力はノードＸに追従して
Ｖdd−２Ｖbeになり、それから０．８Ｖの低レベルに下
がる。
【００３３】ノードＡまたはノードＢのいずれかにおけ
る入力が１．６Ｖの高レベルから０．８Ｖの低レベルに
切り替わると（他の入力ノードでは低レベルと仮定し
て）、ノードＣにおける電圧は入力に追従して接地上Ｖ
tnになり、切替え動作の残り部分の間このレベルのまま
となる。（Ｖtn＋Ｖbe）からＶbeへの入力レベル切替え
の後半部分の間に、ＮＦＥＴダイオード３１２はオフに
なる。その結果、論理ネットワーク内の電流は、ＮＦＥ
Ｔダイオード３１２を通る僅かな量のしきい値未満の漏
れ電流以外は、遮断される。入力が０．８Ｖの低レベル
に達するとき、エミッタにおける電圧は０Ｖの低さにな
り得る。したがってノードＣは、ＮＦＥＴダイオード３
１２を通る漏れ電流によってゼロとＶtnの間のあるレベ
ルまで放電される。ノードＣにおけるＶtn電位によっ
て、プルダウンＮＦＥＴ３１０がオフになる。この時間
中にＸノードにおける電圧は（Ｖdd−Ｖbe）からＶdd近
くまで上昇する。これによってバイポーラ出力トランジ
スタ３０４がオンになり、出力端３０６における電圧が
１．６Ｖの出力高レベルにプルアップされる。この出力
高レベルは、回路が出力バッファ内または論理ネットワ
ーク内で直流電流を消費しないときに得られる。
る入力が１．６Ｖの高レベルから０．８Ｖの低レベルに
切り替わると（他の入力ノードでは低レベルと仮定し
て）、ノードＣにおける電圧は入力に追従して接地上Ｖ
tnになり、切替え動作の残り部分の間このレベルのまま
となる。（Ｖtn＋Ｖbe）からＶbeへの入力レベル切替え
の後半部分の間に、ＮＦＥＴダイオード３１２はオフに
なる。その結果、論理ネットワーク内の電流は、ＮＦＥ
Ｔダイオード３１２を通る僅かな量のしきい値未満の漏
れ電流以外は、遮断される。入力が０．８Ｖの低レベル
に達するとき、エミッタにおける電圧は０Ｖの低さにな
り得る。したがってノードＣは、ＮＦＥＴダイオード３
１２を通る漏れ電流によってゼロとＶtnの間のあるレベ
ルまで放電される。ノードＣにおけるＶtn電位によっ
て、プルダウンＮＦＥＴ３１０がオフになる。この時間
中にＸノードにおける電圧は（Ｖdd−Ｖbe）からＶdd近
くまで上昇する。これによってバイポーラ出力トランジ
スタ３０４がオンになり、出力端３０６における電圧が
１．６Ｖの出力高レベルにプルアップされる。この出力
高レベルは、回路が出力バッファ内または論理ネットワ
ーク内で直流電流を消費しないときに得られる。
【００３４】図２のバイアス抵抗Ｒ２を通って大地に向
う電流経路（従来型のＮＴＬ回路）は、本発明の回路に
は存在せず、従来型のＮＴＬ回路の信号劣化は、この新
しいＮＴＬベースのＢｉＣＭＯＳ回路にはない。ＮＦＥ
Ｔダイオード３１２のしきい値レベルは、入力が低のと
き、論理ネットワークにおける電流を効果的に遮断す
る。入力低レベルが（Ｖbe＋Ｖtn）すなわち約１．３Ｖ
より低い限り、劣化した低レベルが出力高レベル（Ｖdd
−Ｖbe）に影響を及ぼすことはない。一般に、入力信号
は、低電圧供給のために１．３Ｖよりはるかに低いレベ
ルにとどまるように設計される。
う電流経路（従来型のＮＴＬ回路）は、本発明の回路に
は存在せず、従来型のＮＴＬ回路の信号劣化は、この新
しいＮＴＬベースのＢｉＣＭＯＳ回路にはない。ＮＦＥ
Ｔダイオード３１２のしきい値レベルは、入力が低のと
き、論理ネットワークにおける電流を効果的に遮断す
る。入力低レベルが（Ｖbe＋Ｖtn）すなわち約１．３Ｖ
より低い限り、劣化した低レベルが出力高レベル（Ｖdd
−Ｖbe）に影響を及ぼすことはない。一般に、入力信号
は、低電圧供給のために１．３Ｖよりはるかに低いレベ
ルにとどまるように設計される。
【００３５】入力端子における劣化した高レベルは、結
果として、本発明の回路の出力端において劣化した低レ
ベルをもたらす。これは、入力端における劣化した高レ
ベルがＮＦＥＴダイオード３１２中の電流を減少させる
からである。しかし、ＮＦＥＴダイオード３１２のしき
い値のために劣化した低レベルは伝播しないので、これ
は問題とはならない。すなわち、劣化した高レベルが、
反転段を経て伝播した後に出力端でさらに劣化を引き起
こすことはない。
果として、本発明の回路の出力端において劣化した低レ
ベルをもたらす。これは、入力端における劣化した高レ
ベルがＮＦＥＴダイオード３１２中の電流を減少させる
からである。しかし、ＮＦＥＴダイオード３１２のしき
い値のために劣化した低レベルは伝播しないので、これ
は問題とはならない。すなわち、劣化した高レベルが、
反転段を経て伝播した後に出力端でさらに劣化を引き起
こすことはない。
【００３６】図５及び図６は、本発明のさらに一般化し
た実施例を示す。この実施例では、単一ＮＴＬ／ＢｉＭ
ＯＳ回路で２段論理機能が実施できる。これは、カスコ
ード式バイポーラ論理回路とＣＭＯＳ論理回路によって
達成される。第１段論理回路はバイポーラ・ネットワー
クで実施され、第２段ではＣＭＯＳネットワークを使用
する。
た実施例を示す。この実施例では、単一ＮＴＬ／ＢｉＭ
ＯＳ回路で２段論理機能が実施できる。これは、カスコ
ード式バイポーラ論理回路とＣＭＯＳ論理回路によって
達成される。第１段論理回路はバイポーラ・ネットワー
クで実施され、第２段ではＣＭＯＳネットワークを使用
する。
【００３７】第２段論理回路をＮＴＬ／ＢｉＣＭＯＳ回
路に加える概念を図５に示す。論理回路の第１段はバイ
ポーラ・ネットワーク４０２であり、これはＮＰＮトラ
ンジスタと並列に接続され、ＯＲ機能を実施する。第２
段論理回路はＣＭＯＳネットワーク４０４であり、これ
はＮＦＥＴダイオード４２０の（ノードＣにおける）ド
レイン４１０とゲート４１２の間に置かれる。最初の実
施例の回路の受動ダイオード３１２は、ここではＣＭＯ
Ｓ論理ネットワーク４０４によってゲートされた能動Ｎ
ＦＥＴダイオード４２０となっている。ＣＭＯＳ論理ネ
ットワーク４０４は、プルダウンＮＦＥＴ４２４の制御
にも使用され、プルダウンＮＦＥＴ４２４のゲート４２
６で接続される。第２のＮＦＥＴダイオードが、ＮＦＥ
Ｔダイオード４２０のゲートと大地（Ｖss）の間に置か
れる。
路に加える概念を図５に示す。論理回路の第１段はバイ
ポーラ・ネットワーク４０２であり、これはＮＰＮトラ
ンジスタと並列に接続され、ＯＲ機能を実施する。第２
段論理回路はＣＭＯＳネットワーク４０４であり、これ
はＮＦＥＴダイオード４２０の（ノードＣにおける）ド
レイン４１０とゲート４１２の間に置かれる。最初の実
施例の回路の受動ダイオード３１２は、ここではＣＭＯ
Ｓ論理ネットワーク４０４によってゲートされた能動Ｎ
ＦＥＴダイオード４２０となっている。ＣＭＯＳ論理ネ
ットワーク４０４は、プルダウンＮＦＥＴ４２４の制御
にも使用され、プルダウンＮＦＥＴ４２４のゲート４２
６で接続される。第２のＮＦＥＴダイオードが、ＮＦＥ
Ｔダイオード４２０のゲートと大地（Ｖss）の間に置か
れる。
【００３８】ＣＭＯＳ論理ネットワーク４０４への入力
信号レベルはバイポーラ・ネットワーク４０２へのそれ
と同じであり、したがって、バイポーラ装置またはＣＭ
ＯＳ装置への信号の分配が単純になる。ＮＦＥＴダイオ
ードが電流源として使用されるので、多段論理ネットワ
ークが可能となる。
信号レベルはバイポーラ・ネットワーク４０２へのそれ
と同じであり、したがって、バイポーラ装置またはＣＭ
ＯＳ装置への信号の分配が単純になる。ＮＦＥＴダイオ
ードが電流源として使用されるので、多段論理ネットワ
ークが可能となる。
【００３９】図６は、図５の一般化した回路に基づく２
段反転ＡＮＤ−ＯＲ機能を実施する機能図である。図５
のＣＭＯＳ論理ネットワーク４０４は、図６では並列に
接続されＯＲネットワークとして機能する２つのＮチャ
ネルＭＯＳＦＥＴ５１０、５１２として指定されてい
る。このＯＲネットワークは、エミッタ結合バイポーラ
入力トランジスタ５２２、５２４のＯＲ機能とＡＮＤさ
れ、次いで反転される。第２のＮＦＥＴダイオード５２
８は、ＮＦＥＴダイオード５３０のゲート５１６と大地
（Ｖss）の間に接続される。この追加の装置によって、
電流経路がＣＭＯＳ論理ネットワークによって遮断され
るとき、ノードＤはＶtnまで放電できるようになる。
段反転ＡＮＤ−ＯＲ機能を実施する機能図である。図５
のＣＭＯＳ論理ネットワーク４０４は、図６では並列に
接続されＯＲネットワークとして機能する２つのＮチャ
ネルＭＯＳＦＥＴ５１０、５１２として指定されてい
る。このＯＲネットワークは、エミッタ結合バイポーラ
入力トランジスタ５２２、５２４のＯＲ機能とＡＮＤさ
れ、次いで反転される。第２のＮＦＥＴダイオード５２
８は、ＮＦＥＴダイオード５３０のゲート５１６と大地
（Ｖss）の間に接続される。この追加の装置によって、
電流経路がＣＭＯＳ論理ネットワークによって遮断され
るとき、ノードＤはＶtnまで放電できるようになる。
【００４０】ＣＭＯＳ論理ネットワークが閉じる（すな
わち、ＮチャネルＭＯＳＦＥＴのいずれかがオンにな
る）と、ＮＦＥＴダイオード５３０のドレイン５１４と
ゲート５１６は一緒に短絡されることが、当業者には理
解できよう。その結果、回路は、図４に示し第１の実施
例として説明した単一レベルＮＴＬ／ＢｉＣＭＯＳ回路
と同じ方式で機能する。
わち、ＮチャネルＭＯＳＦＥＴのいずれかがオンにな
る）と、ＮＦＥＴダイオード５３０のドレイン５１４と
ゲート５１６は一緒に短絡されることが、当業者には理
解できよう。その結果、回路は、図４に示し第１の実施
例として説明した単一レベルＮＴＬ／ＢｉＣＭＯＳ回路
と同じ方式で機能する。
【００４１】一方、ＣＭＯＳ論理ネットワークが開く
（すなわち、ＮチャネルＭＯＳ装置におけるすべての入
力端が０．８ボルトの低レベルにある）と、ＮＦＥＴダ
イオード５３０とプルダウンＮＦＥＴ５３６が共に、ノ
ードＤにおける（０．８−Ｖtn）ボルトのバイアスによ
ってオフに切り替えられる。その結果、出力５４０は、
バイポーラ入力トランジスタ５２２、５２４における入
力には関係なく１．６ボルト近くの高レベルにとどま
る。このようにしてＮＰＮ論理回路がＣＭＯＳ論理回路
とＡＮＤされることがわかるであろう。
（すなわち、ＮチャネルＭＯＳ装置におけるすべての入
力端が０．８ボルトの低レベルにある）と、ＮＦＥＴダ
イオード５３０とプルダウンＮＦＥＴ５３６が共に、ノ
ードＤにおける（０．８−Ｖtn）ボルトのバイアスによ
ってオフに切り替えられる。その結果、出力５４０は、
バイポーラ入力トランジスタ５２２、５２４における入
力には関係なく１．６ボルト近くの高レベルにとどま
る。このようにしてＮＰＮ論理回路がＣＭＯＳ論理回路
とＡＮＤされることがわかるであろう。
【００４２】またカスコード式設計を用いてバイポーラ
論理回路とＡＮＤされるＡＮＤ機能を提供するために、
その代わりに、直列にＮＦＥＴダイオード５３０のゲー
ト５１６に接続されたＮＦＥＴトランジスタからＣＭＯ
Ｓ論理回路を構成することもできることに留意された
い。
論理回路とＡＮＤされるＡＮＤ機能を提供するために、
その代わりに、直列にＮＦＥＴダイオード５３０のゲー
ト５１６に接続されたＮＦＥＴトランジスタからＣＭＯ
Ｓ論理回路を構成することもできることに留意された
い。
【００４３】
【発明の効果】ＮＦＥＴダイオードは、入力端が低論理
レベルにあるとき、論理ネットワーク並びに出力バッフ
ァ中の電流をオフにする。その結果、このＮＴＬベース
のＢｉＣＭＯＳ回路が消費する電力は、ＥＣＬベースの
ＢｉＣＭＯＳ回路が消費する電力に比べて少ない。ま
た、ＮＦＥＴダイオードが入力信号の基準レベルとして
働くので、従来型ＮＴＬ回路の欠点であるノイズ耐性の
低さと信号劣化が避けられる。本発明の回路は、低電圧
ＥＣＬ／ＢｉＣＭＯＳ信号に匹敵する単相出力を提供す
ることができる。
レベルにあるとき、論理ネットワーク並びに出力バッフ
ァ中の電流をオフにする。その結果、このＮＴＬベース
のＢｉＣＭＯＳ回路が消費する電力は、ＥＣＬベースの
ＢｉＣＭＯＳ回路が消費する電力に比べて少ない。ま
た、ＮＦＥＴダイオードが入力信号の基準レベルとして
働くので、従来型ＮＴＬ回路の欠点であるノイズ耐性の
低さと信号劣化が避けられる。本発明の回路は、低電圧
ＥＣＬ／ＢｉＣＭＯＳ信号に匹敵する単相出力を提供す
ることができる。
【図面の簡単な説明】
【図１】従来技術のＥＣＬベースのＢｉＣＭＯＳ回路の
概略図である。
概略図である。
【図２】従来技術のＮＴＬ回路の概略図である。
【図３】本発明による、ダイオードとして接続されたＮ
ＦＥＴを使用して電流源を切り替える、ＮＴＬベースの
ＢｉＣＭＯＳ回路の概略図である。
ＦＥＴを使用して電流源を切り替える、ＮＴＬベースの
ＢｉＣＭＯＳ回路の概略図である。
【図４】本発明の回路の動作中の様々な点での信号レベ
ルを示す、波形図である。
ルを示す、波形図である。
【図５】本発明の第２の実施例による、カスコード式バ
イポーラ及びＣＭＯＳ論理回路を有するＮＴＬベースの
ＢｉＣＭＯＳ回路の機能図である。
イポーラ及びＣＭＯＳ論理回路を有するＮＴＬベースの
ＢｉＣＭＯＳ回路の機能図である。
【図６】ＣＭＯＳ及びバイポーラ論理回路用のＡＮＤ／
ＯＲ構成を示す、カスコード式バイポーラ及びＣＭＯＳ
論理回路を使用した、ＮＴＬベースのＢｉＣＭＯＳ回路
の概略図である。
ＯＲ構成を示す、カスコード式バイポーラ及びＣＭＯＳ
論理回路を使用した、ＮＴＬベースのＢｉＣＭＯＳ回路
の概略図である。
３０２ ＮＴＬベースＢｉＣＭＯＳ回路 ３０４ ＮＰＮバイポーラ出力トランジスタ ３０６ 出力ノード ３１０ プルダウン・トランジスタ ３１２ ＮＦＥＴダイオード ３１６ ＰチャネルＭＯＳ電界効果トランジスタ（ＰＦ
ＥＴ） ３２４ クランピング・ダイオード ３３０ ＮＰＮバイポーラ入力トランジスタ ３３２ ＮＰＮバイポーラ入力トランジスタ
ＥＴ） ３２４ クランピング・ダイオード ３３０ ＮＰＮバイポーラ入力トランジスタ ３３２ ＮＰＮバイポーラ入力トランジスタ
Claims (3)
- 【請求項１】入力端子に接続されたベースを有する第１
バイポーラ・トランジスタと、 第１動作電位と、前記第１バイポーラ・トランジスタの
コレクタとの間に接続された抵抗素子と、 前記第１動作電位に接続されたコレクタと、出力端子に
接続されたエミッタと、前記第１バイポーラ・トランジ
スタのコレクタに接続されたベースとを有する、第２バ
イポーラ・トランジスタと、 前記抵抗素子の両端間に接続されたクランピング・ダイ
オードと、 ドレーン電極とソース電極のうちの一方が第２動作電位
に接続され、ドレーン電極とソース電極のうちのもう一
方とゲート電極が、前記第１バイポーラ・トランジスタ
のエミッタに接続された、第１ＮＦＥＴトランジスタ
と、 ドレーン電極とソース電極のうちの一方が前記出力端子
に接続され、ドレーン電極とソース電極のうちのもう一
方が前記の第２動作電位に接続され、ゲート電極が前記
第１バイポーラ・トランジスタのエミッタに接続され
た、第２ＮＦＥＴトランジスタとを含む回路。 - 【請求項２】ＮＯＲ機能を提供するＢｉＣＭＯＳ論理ゲ
ートであって、 入力端子に接続されたベースを有する第１ＮＰＮバイポ
ーラ・トランジスタと、 ドレーン電極とソース電極のうちの一方が電圧源に接続
され、ドレーン電極とソース電極のうちのもう一方が前
記第１ＮＰＮバイポーラ・トランジスタのコレクタに接
続された、線形抵抗として機能するＰＦＥＴトランジス
タと、 前記電圧源に接続されたコレクタと、出力端子に接続さ
れたエミッタと、前記第１ＮＰＮバイポーラ・トランジ
スタのコレクタに接続されたベースとを有する、第２Ｎ
ＰＮバイポーラ・トランジスタと、 ドレーン電極とソース電極のうちの一方が接地接続さ
れ、ドレーン電極とソース電極のうちのもう一方とゲー
ト電極が、前記第１バイポーラ・トランジスタのエミッ
タに接続された、第１ＮＦＥＴトランジスタと、 ドレーン電極とソース電極のうちの一方が前記出力端子
に接続され、ドレーン電極とソース電極のうちのもう一
方が接地接続され、ゲート電極が前記第１ＮＰＮバイポ
ーラ・トランジスタのエミッタに接続された、第２ＮＦ
ＥＴトランジスタと、 前記のＰＦＥＴトランジスタの両端間でダイオードとし
て接続され、出力ノードでクランピング機能を提供す
る、第３ＮＰＮバイポーラ・トランジスタとを含むＢｉ
ＣＭＯＳ論理ゲート。 - 【請求項３】入力端子に接続されたベースを有する第１
バイポーラ・トランジスタと、 第１動作電位と、前記第１バイポーラ・トランジスタの
コレクタとの間に接続された、抵抗素子と、 前記第１動作電位に接続されたコレクタと、出力端子に
接続されたエミッタと、前記第１バイポーラ・トランジ
スタのコレクタに接続されたベースとを有する、第２バ
イポーラ・トランジスタと、 前記抵抗素子の両端間に接続されたクランピング・ダイ
オードと、 ドレーン電極とソース電極のうちの一方が第２動作電位
に接続され、ドレーン電極とソース電極のうちのもう一
方が前記第１バイポーラ・トランジスタのエミッタに接
続された第１ＮＦＥＴトランジスタと、 前記第１バイポーラ・トランジスタのエミッタと前記第
１ＮＦＥＴトランジスタのゲートとに接続された、ＣＭ
ＯＳ論理手段と、 ドレーン電極とソース電極のうちの一方が前記出力端子
に接続され、ドレーン電極とソース電極のうちのもう一
方が前記第２動作電位に接続され、ゲート電極が前記第
１ＮＦＥＴトランジスタのゲートに接続された、第２Ｎ
ＦＥＴトランジスタとを含む回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US926436 | 1992-08-10 | ||
| US07/926,436 US5341042A (en) | 1992-08-10 | 1992-08-10 | Low voltage, cascoded NTL based BiCMOS circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216755A JPH06216755A (ja) | 1994-08-05 |
| JP2682786B2 true JP2682786B2 (ja) | 1997-11-26 |
Family
ID=25453199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5188116A Expired - Lifetime JP2682786B2 (ja) | 1992-08-10 | 1993-07-29 | ＢｉＣＭＯＳ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5341042A (ja) |
| EP (1) | EP0584471A2 (ja) |
| JP (1) | JP2682786B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326596A (ja) * | 1993-03-17 | 1994-11-25 | Fujitsu Ltd | Ｂｉ−ＣＭＯＳ回路 |
| DE69525865T2 (de) * | 1994-04-22 | 2002-09-19 | Canon Kk | Treiberschaltung für eine Leuchtdiode |
| JP2679644B2 (ja) * | 1994-10-03 | 1997-11-19 | 日本電気株式会社 | Ｎｔｌ論理回路用電源回路 |
| US5818259A (en) * | 1995-11-30 | 1998-10-06 | Philips Electronics North America Corporation | Low voltage logic circuit |
| US5661411A (en) * | 1996-01-05 | 1997-08-26 | Fujitsu Microelectronics, Inc. | Feedback controlled load logic circuit |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4615010A (en) * | 1983-06-27 | 1986-09-30 | International Business Machines Corporation | Field effect transistor (FET) cascode current switch (FCCS) |
| IT1201848B (it) * | 1986-10-02 | 1989-02-02 | Sgs Microelettronica Spa | Circuito di interfaccia logica ad alta stabilita' e bassa corrente di riposo |
| JPS63153910A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | レベルシフト回路 |
| US4868421A (en) * | 1987-02-24 | 1989-09-19 | Fairchild Semiconductor Corporation | Bimos circuit that provides low power dissipation and high transient drive capability |
| JPS6471325A (en) * | 1987-09-11 | 1989-03-16 | Fujitsu Ltd | Bipolar cmos inverter |
| US4999519A (en) * | 1987-12-04 | 1991-03-12 | Hitachi Vlsi Engineering Corporation | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier |
| JP2914978B2 (ja) * | 1988-04-13 | 1999-07-05 | 株式会社日立製作所 | 半導体回路 |
| US4847522A (en) * | 1988-06-08 | 1989-07-11 | Maxim Integrated Products | CMOS amplifier/driver stage with output disable feature |
| JPH033417A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体集積回路 |
| US4965471A (en) * | 1989-06-26 | 1990-10-23 | Eastman Kodak Company | BI-CMOS clock driver with reduced crossover current |
| JP2833657B2 (ja) * | 1989-07-13 | 1998-12-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| DE4000665A1 (de) * | 1990-01-11 | 1991-07-18 | Siemens Ag | Integrierbare transistorschaltstufe der logik-familie ntl |
| US5003199A (en) * | 1990-02-26 | 1991-03-26 | International Business Machines Corp. | Emitter coupled logic circuit having an active pull-down output stage |
| US5023479A (en) * | 1990-07-31 | 1991-06-11 | Motorola, Inc. | Low power output gate |
| JP2953005B2 (ja) * | 1990-09-14 | 1999-09-27 | 日本電気株式会社 | Ｂｉ―ＣＭＯＳ回路 |
| JP2990775B2 (ja) * | 1990-09-25 | 1999-12-13 | 日本電気株式会社 | Ｅｃｌ出力回路 |
| JP2978302B2 (ja) * | 1991-01-28 | 1999-11-15 | 三菱電機株式会社 | 出力バッファ回路 |
-
1992
- 1992-08-10 US US07/926,436 patent/US5341042A/en not_active Expired - Fee Related
-
1993
- 1993-06-07 EP EP93109122A patent/EP0584471A2/en not_active Withdrawn
- 1993-07-29 JP JP5188116A patent/JP2682786B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5341042A (en) | 1994-08-23 |
| EP0584471A2 (en) | 1994-03-02 |
| EP0584471A3 (ja) | 1994-03-23 |
| JPH06216755A (ja) | 1994-08-05 |
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