JP3093380B2 - 半導体集積回路における信号出力回路 - Google Patents

半導体集積回路における信号出力回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路にお
ける信号出力回路に係り、特に出力信号のレベル変化時
に発生する電源ノイズを抑制し得ると共に電源ノイズの
出力ノードへの漏れを抑制し得る信号出力回路に関す
る。
【０００２】
【従来の技術】半導体集積回路において、出力バッファ
回路の出力を変化させる時に、電源線や接地線のインダ
クタンスＬと出力電流の変化率ｄｉ／ｄｔとの積Ｌ×ｄ
ｉ／ｄｔにより決まる誘導起電圧によって電源電位の上
昇や低下、接地電位の上昇や低下が発生する。これらの
電位変動は電源ノイズとなり、また、出力バッファ回路
のトランジスタを介して出力ノードに出力ノイズとして
現れる。特に、複数の出力バッファが同時にスイッチン
グする際にはノイズが大きくなり、問題になる。このと
きのノイズは同時スイッチングノイズ（ＳＳＮ）と呼ば
れる。
【０００３】近年、半導体素子の微細化に伴う動作の高
速化が進むにつれて、上記電位変動が大きくなると、同
じ集積回路内の回路の誤動作や、上記出力が入力する他
の集積回路の入力回路の誤動作を引き起こすという問題
が生じている。特に、同じ集積回路内の複数の出力バッ
ファ回路の出力が同時に変化する場合には、電位変動の
発生量が特に大きくなるので、非常に大きな問題にな
る。
【０００４】従来、上記したような電位変動を小さくす
るために、前記Ｌを小さくするように努力したり、前記
ｄｉ／ｄｔを小さくするように努力している。しかし、
前記Ｌは、集積回路のパッケージのリードフレームや接
続配線の長さで決まり、それを小さくすることは容易で
はない。また、通常、設計仕様として、出力信号の速度
（立上り時間ｔｒや立下り時間ｔｆ）、信号伝搬経路の
伝搬遅延時間ｔｐｄが規定されており、前記ｄｉ／ｄｔ
を小さくすると、ｔｒやｔｆ、ひいては、ｔｐｄが大き
くなり、仕様値を満たすことが不可能になる。換言すれ
ば、出力信号を高速化すれば、出力バッファ回路の出力
電流値を大きくする必要があり、出力信号の速度が決ま
れば、前記ｄｉ／ｄｔの下限が決まってしまうので、単
純に前記ｄｉ／ｄｔを小さくすることはできず、前記電
位変動を小さくすることが困難であった。
【０００５】ところで、一般に、信号出力回路の出力電
流値の仕様としては、ＡＣ仕様（出力信号の速度に応じ
て決まる。）とＤＣ仕様（出力静止時の吐き出し電流Ｉ
OHや吸い込み電流ＩOL）とがあり、高速仕様の集積回路
では、出力電流値をＡＣ仕様で決めると、ＤＣ仕様は自
動的に満足されてしまうことが多い。このようにして、
出力バッファ回路のＤＣ仕様の出力電流値（ＩOH、ＩO
L）がＡＣ仕様から自動的に決まれば、出力静止時の出
力抵抗（オン抵抗ＲON）も自動的に決まることになる。
【０００６】いま、出力バッファ回路がＣＭＯＳ構成
（Ｐチャネル及びＮチャネルのＭＯＳトランジスタを使
用した構成）からなるインバータである場合を想定して
考えると、例えばＶccレベル（高電位側電源電位）の入
力信号によりＰチャネルのＭＯＳトランジスタがオフ、
ＮチャネルのＭＯＳトランジスタがオンしている時の
“Ｌ”レベル出力電位ＶOLと吸い込み電流ＩOLとからＮ
チャネルＭＯＳトランジスタのＲON（＝ＶOL／ＩOL）が
決定される。また、Ｖssレベル（低電位側電源電位；接
地電位）の入力信号によりＮチャネルＭＯＳトランジス
タがオフ、ＰチャネルＭＯＳトランジスタがオンしてい
る時の“Ｈ”レベル出力電位ＶOHと吐き出し電流ＩOHと
からＰチャネルＭＯＳトランジスタのＲON（＝｛Ｖcc−
ＶOH｝／ＩOH）が決定される。
【０００７】一方、信号出力回路の出力レベルが変化し
た時の出力ノイズのレベルは、電源電位や接地電位の変
動（バウンス）量ΔＥB が信号出力回路のオン抵抗ＲON
と出力ノードの負荷インピーダンスＺとの比率で分割さ
れて現れる。ここで、負荷インピーダンスＺが容量性
（つまり、キャパシタンスＣL ）の場合、“Ｌ”レベル
出力時の出力ノイズＶOLP は、ほぼΔＥB ／（１＋Ｓ・
ＣL ・ＲON）となり、ＲONが大きいほどＶOLP は小さく
なる。即ち、上記したようにＲONが出力バッファ回路の
ＡＣ仕様から自動的に決まるということは、出力信号の
速度が決まれば、ＶOLP の下限が決まってしまうことを
意味する。また、“Ｈ”レベル出力時の出力ノイズＶOH
V についても同じことがいえる。
【０００８】
【発明が解決しようとする課題】しかし、上記した従来
の信号出力回路は、そのＡＣ仕様から自動的に決まる出
力抵抗ＲONがＤＣ仕様だけから決まる場合に比べて小さ
く、出力変化時の電源電位や接地電位の変動が出力ノー
ドに影響し易く、出力ノイズＶOLP やＶOHV が大きくな
るという問題があった。
【０００９】この発明は上記の問題点を解決すべくなさ
れたもので、出力変化時にはＡＣ仕様から自動的に決ま
る出力抵抗を持ち、出力静止時にはＤＣ仕様だけから決
まる相対的に大きな値の出力抵抗を持ち、出力変化時の
電源電位や接地電位の変動が出力ノードに影響し難く、
出力ノイズが抑制される出力バッファ回路を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】この発明の出力バッファ
回路は、各出力ノードがワイヤードオア接続された第１
の出力バッファ回路および第２の出力バッファ回路と、
制御信号に基づいて上記第１及び第２の出力バッファ回
路の各出力ノードを高インピーダンス状態に制御すると
共に上記第１の出力バッファ回路の出力レベルの変化時
には前記第２の出力バッファ回路を駆動し、上記第１の
出力バッファ回路の出力の静止時には前記第２の出力バ
ッファ回路の出力を高インピーダンス状態に制御する制
御回路とを具備することを特徴とする。
【００１１】
【作用】第１の出力バッファ回路にＤＣ仕様だけから決
まる出力抵抗を持たせ、２つの出力バッファ回路が同時
に駆動される場合にはＡＣ仕様を満たすように第２の出
力バッファ回路の特性を設定しておくと、出力変化時に
は２つの出力バッファ回路が同時に駆動されてＡＣ仕様
を満たすようになり、第１の出力バッファ回路の出力静
止時には、第１の出力バッファ回路のみ駆動されてＤＣ
仕様を満たすようになる。これにより、出力変化時の電
源電位や接地電位の変動は従来と変わらなくても、出力
静止時の出力抵抗が従来よりも大きいので、電源電位や
接地電位の変動が出力ノードに影響し難く、出力ノイズ
が抑制されるようになる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【００１３】図１は、この発明に係る信号出力回路のブ
ロック図である。
【００１４】この信号出力回路は、信号出力端子11と、
出力ノードが上記信号出力端子11に接続された第１の出
力バッファ回路（以下、ＤＣバッファ回路と称する）12
と、出力ノードが上記信号出力端子11に接続された第２
の出力バッファ回路（以下、ＡＣバッファ回路と称す
る）13と、上記ＤＣバッファ回路12を制御する第１の制
御回路（以下、トライステート制御回路と称する）14
と、上記ＡＣバッファ回路13を制御する第２の制御回路
（以下、ＡＣバッファ制御回路と称する）15とから構成
されている。
【００１５】上記ＤＣバッファ回路12は、正極性の電源
電位Ｖccが供給される電源ノードにソースが接続され、
ドレインが出力ノードである上記信号出力端子11に接続
されたＰチャネルＭＯＳトランジスタＰ１と、ソースが
０Ｖの基準である接地電位Ｖssが供給される接地ノード
に接続され、ドレインが上記信号出力端子11に接続され
たＮチャネルＭＯＳトランジスタＮ１とから構成されて
いる。そして、このＤＣバッファ回路12では、信号出力
回路全体のＤＣ仕様だけから決まる出力抵抗ＲONを持つ
ようにＰチャネル及びＮチャネルＭＯＳトランジスタの
特性が設定されている。
【００１６】上記ＡＣバッファ回路13は、ソースが電源
ノードに接続され、ドレインが上記信号出力端子11に接
続されたＰチャネルＭＯＳトランジスタＰ２と、ソース
が接地ノードに接続され、ドレインが上記信号出力端子
11に接続されたＮチャネルＭＯＳトランジスタＮ２とか
ら構成されている。このＡＣバッファ回路13では、上記
ＤＣバッファ回路12と同時に駆動される場合に信号出力
回路全体のＡＣ仕様を満たすようにＰチャネル及びＮチ
ャネルＭＯＳトランジスタの特性が設定されている。
【００１７】上記トライステート制御回路14は、データ
信号ＤＡＴＡ及び出力を高インピーダンス状態に制御す
るための制御信号ＥＮＡＢＬＥが入力される２入力のＮ
ＡＮＤゲート16と、データ信号ＤＡＴＡ及び上記制御信
号ＥＮＡＢＬＥの反転信号／ＥＮＡＢＬＥが入力される
２入力のＮＯＲゲート17とから構成されている。そし
て、上記ＮＡＮＤゲート16の出力信号は上記Ｐチャネル
ＭＯＳトランジスタＰ１のゲートに供給され、上記ＮＯ
Ｒゲート17の出力信号は上記ＮチャネルＭＯＳトランジ
スタＮ１のゲートに供給される。
【００１８】上記ＡＣバッファ制御回路15はＡＣバッフ
ァ回路13内のＰチャネルＭＯＳトランジスタＰ２を制御
するためのＰチャネル側ＡＣバッファ制御回路18と、Ａ
Ｃバッファ回路13内のＮチャネルＭＯＳトランジスタＮ
２を制御するためのＮチャネル側ＡＣバッファ制御回路
19とで構成されている。この両制御回路18、19は、信号
出力端子11の信号の論理レベルが変化する出力状態遷移
時にのみ上記ＡＣバッファ回路13内のＰチャネルＭＯＳ
トランジスタＰ２もしくはＮチャネルＭＯＳトランジス
タＮ２が一時的にオンするように制御するものである。
【００１９】そして、Ｐチャネル側ＡＣバッファ制御回
路18には上記制御信号ＥＮＡＢＬＥ、上記ＮＡＮＤゲー
ト16の出力信号及び信号出力端子11の信号が入力され、
このＰチャネル側ＡＣバッファ制御回路18の出力信号は
上記ＰチャネルＭＯＳトランジスタＰ２のゲートに供給
される。上記Ｎチャネル側ＡＣバッファ制御回路19には
上記反転信号／ＥＮＡＢＬＥ、上記ＮＯＲゲート17の出
力信号及び信号出力端子11の信号が入力され、このＮチ
ャネル側ＡＣバッファ制御回路19の出力信号は上記Ｎチ
ャネルＭＯＳトランジスタＮ２のゲートに供給される。
【００２０】次に、上記信号出力回路の動作を説明す
る。制御信号ＥＮＡＢＬＥが“Ｈ”レベルで、制御信号
／ＥＮＡＢＬＥが“Ｌ”レベルのときにこの信号出力回
路は動作可能なイネーブル状態となる。このイネーブル
状態のときにデータ信号ＤＡＴＡの論理レベルが変化
し、ＤＣバッファ回路12内のＰチャネルＭＯＳトランジ
スタＰ１またはＮチャネルＭＯＳトランジスタＮ１がＤ
Ｃバッファ制御回路14により駆動され、ＤＣバッファ回
路12の出力信号が変化すると、ＡＣバッファ制御回路15
によりＡＣバッファ回路13内のＰチャネルＭＯＳトラン
ジスタＰ２またはＮチャネルＭＯＳトランジスタＮ２が
同時もしくはほぼ同時に駆動され、ＡＣ仕様を満たすよ
うになる。
【００２１】データ信号の静止時には、ＤＣバッファ回
路12の出力信号も静止し、ＡＣバッファ制御回路15によ
りＡＣバッファ回路13内のＰＭＯＳトランジスタＰ２お
よびＮＭＯＳトランジスタＮ２がそれぞれ高抵抗状態あ
るいはオフ状態に制御され、ＡＣバッファ回路13の出力
は高インピーダンス状態に制御される。この出力静止時
には、ＤＣバッファ回路12のみ駆動されてＤＣ仕様を満
たすようになる。これにより、出力変化時の電源電位Ｖ
ccや接地電位Ｖssの変動は従来と変わらなくても、出力
静止時の出力抵抗ＲONが従来よりも大きいので、電源電
位Ｖccや接地電位Ｖssの変動が信号出力端子11に影響し
難くくなり、出力ノイズが抑制されるようになる。
【００２２】次に、上記ＡＣバッファ制御回路15による
ＡＣバッファ回路13の制御の仕方の多様な例について説
明する。
【００２３】図２（ａ）ないし（ｆ）は、ＡＣバッファ
回路13の出力を“Ｈ”レベル（Ｖcc電位）の状態から
“Ｌ”レベル（Ｖss電位）に変化させ、再び“Ｈ”レベ
ルに変化させる際のＰチャネルＭＯＳトランジスタＰ２
のゲートノードＧ１およびＮチャネルＭＯＳトランジス
タＮ２のゲートノードＧ２の接続の変化（制御）の一例
を示している。なお、この時、ＤＣバッファ回路12も出
力を“Ｈ”レベルから“Ｌ”レベルに変化させ、再び
“Ｈ”レベルに変化させる。
【００２４】即ち、信号出力端子11が“Ｈ”レベルで静
止している時には、図２（ａ）に示すように、ゲートノ
ードＧ１を信号出力端子11に接続してＰチャネルＭＯＳ
トランジスタＰ２をオフ状態、ゲートノードＧ２をＶss
電位に接続してＮチャネルＭＯＳトランジスタＮ２をオ
フ状態にし、ＡＣバッファ回路13の出力を高インピーダ
ンス状態にしている。
【００２５】信号出力端子11を“Ｈ”レベルの状態から
“Ｌ”レベルに変化させる時には、データ信号ＤＡＴＡ
を“Ｈ”レベルの状態から“Ｌ”レベルに変化させると
同時に、図２（ｂ）に示すように、ゲートノードＧ１を
Ｖcc電位に接続してＰチャネルＭＯＳトランジスタＰ２
をオフ状態にし、さらに、図２（ｃ）に示すように、ゲ
ートノードＧ２をＶcc電位に接続してＮチャネルＭＯＳ
トランジスタＮ２をオン状態にして信号出力端子11の電
流吸い込み能力を大きくする。この場合、Ｖcc電位とＶ
ss電位との間の貫通電流の発生およびそれによる動作速
度の低下を許容するならば、ＤＣバッファ回路12の出力
により信号出力端子11が“Ｌ”レベルに変化する途中ま
で、あるいは、上記ＮチャネルＭＯＳトランジスタＮ２
により信号出力端子11を“Ｌ”レベルに変化させる途中
までゲートノードＧ１を図２（ａ）の状態のままにして
ＰチャネルＭＯＳトランジスタＰ２の一時的なオン状態
を許容し、最終的にゲートノードＧ１をＶcc電位に接続
してＰチャネルＭＯＳトランジスタＰ２をオフ状態にし
てもよい。
【００２６】信号出力端子11の“Ｈ”レベルから“Ｌ”
レベルへの変化の途中あるいは変化後に、図２（ｄ）に
示すように、ゲートノードＧ２を信号出力端子11に接続
してＮチャネルＭＯＳトランジスタＮ２をオフ状態にす
る。従って、信号出力端子11が“Ｌ”レベルで静止して
いる時には、図２（ｄ）に示すように、ゲートノードＧ
１をＶcc電位に接続してＰチャネルＭＯＳトランジスタ
Ｐ２をオフ状態、ゲートノードＧ２を信号出力端子11に
接続してＮチャネルＭＯＳトランジスタＮ２をオフ状態
にし、ＡＣバッファ回路13の出力を高インピーダンス状
態にしている。
【００２７】次に、信号出力端子11を“Ｌ”レベルの状
態から“Ｈ”レベルに変化させる時には、データ信号Ｄ
ＡＴＡを“Ｌ”レベルの状態から“Ｈ”レベルに変化さ
せると同時に、図２（ｅ）に示すように、ゲートノード
Ｇ２をＶss電位に接続してＮチャネルＭＯＳトランジス
タＮ２をオフ状態にし、さらに、図２（ｆ）に示すよう
に、ゲートノードＧ１をＶss電位に接続してＰチャネル
ＭＯＳトランジスタＰ２をオン状態にして信号出力端子
11の電流吐き出し能力を大きくする。この場合、Ｖcc電
位とＶss電位との間の貫通電流の発生およびそれによる
動作速度の低下を許容するならば、ＤＣバッファ回路12
の出力により信号出力端子11が“Ｈ”レベルに変化する
途中まで、あるいは、上記ＰチャネルＭＯＳトランジス
タＰ２により信号出力端子11を“Ｈ”レベルに変化させ
る途中までゲートノードＧ２を図２（ｄ）の状態のまま
にしてＮチャネルＭＯＳトランジスタＮ２の一時的なオ
ン状態を許容し、最終的にゲートノードＧ２をＶss電位
に接続してＮチャネルＭＯＳトランジスタＮ２をオフ状
態にしてもよい。
【００２８】この信号出力端子11の“Ｌ”レベルから
“Ｈ”レベルへの変化の途中あるいは変化後に、図２
（ａ）に示すように、ゲートノードＧ１を信号出力端子
11に接続してＰチャネルＭＯＳトランジスタＰ２をオフ
状態にする。従って、信号出力端子11が“Ｈ”レベルで
静止している時には、図２（ａ）に示すように、ゲート
ノードＧ１を信号出力端子11に接続してＰチャネルＭＯ
ＳトランジスタＰ２をオフ状態、ゲートノードＧ２をＶ
ss電位に接続してＮチャネルＭＯＳトランジスタＮ２を
オフ状態にし、ＡＣバッファ回路13の出力を高インピー
ダンス状態にしている。
【００２９】なお、信号出力端子11が“Ｌ”レベルまた
は“Ｈ”レベルで静止している状態（ＡＣバッファ回路
13の出力が高インピーダンス状態）の時に、ＤＣバッフ
ァ回路12により信号出力端子11がＶcc電位側またはＶss
電位側に振れても、ＡＣバッファ回路13内のＰチャネル
ＭＯＳトランジスタＰ２やＮチャネルＭＯＳトランジス
タＮ２はダイオード接続になっていて逆バイアス状態に
なっているので、信号出力端子11のレベルに影響を与え
ない。また、Ｖcc電位やＶss電位の変動がＰチャネルＭ
ＯＳトランジスタＰ２の基板（Ｎ型）とＰ型不純物領域
との接合ダイオードあるいはＮチャネルＭＯＳトランジ
スタＮ２の基板（Ｐ型）とＮ型不純物領域との接合ダイ
オードを介して信号出力端子11に伝わる恐れについて
は、その時には上記電位変動がＤＣバッファ回路12を介
して信号出力端子11に伝わってそのレベルを少し変化さ
せていて前記基板との接合ダイオードが順バイアスにな
らないので、問題は生じない。
【００３０】また、Ｖcc電位のオーバーシュートやＶss
電位のアンダーシュートは、その振幅がＡＣバッファ回
路13内のＰチャネルＭＯＳトランジスタＰ２やＮチャネ
ルＭＯＳトランジスタＮ２の閾値の絶対値を越えない限
り信号出力端子11に伝わる恐れがない。
【００３１】また、信号出力端子11の“Ｌ”レベル電位
とＶss電位との差（ＶOL）がＡＣバッファ回路13内のＮ
チャネルＭＯＳトランジスタＮ２の閾値以下、Ｖcc電位
と信号出力端子11の“Ｈ”レベル電位との差（Ｖcc−Ｖ
OH）がＡＣバッファ回路13内のＰチャネルＭＯＳトラン
ジスタＰ２の閾値の絶対値以下であれば、ＤＣバッファ
回路12のみにより出力電流が決まる。信号出力端子11の
“Ｌ”レベル電位とＶss電位との差（ＶOL）がＡＣバッ
ファ回路13内のＮチャネルＭＯＳトランジスタＮ２の閾
値以上、Ｖcc電位と信号出力端子11の“Ｈ”レベル電位
との差（Ｖcc−ＶOH）がＡＣバッファ回路13内のＰチャ
ネルＭＯＳトランジスタＰ２の閾値の絶対値以上の時は
ＡＣバッファ回路13も動作するので、信号出力端子11へ
のノイズ入力に対しても強い。
【００３２】図３（ａ）ないし（ｆ）は、ＡＣバッファ
回路13の出力を“Ｈ”レベルの状態から“Ｌ”レベルに
変化させ、再び“Ｈ”レベルに変化させる際のＰチャネ
ルＭＯＳトランジスタＰ２のゲートノードＧ１およびＮ
チャネルＭＯＳトランジスタＮ２のゲートノードＧ２の
接続の変化（制御）の他の例を示している。なお、この
時、ＤＣバッファ回路12でも出力を“Ｈ”レベルから
“Ｌ”レベルに変化させ、再び“Ｈ”レベルに変化させ
る。
【００３３】この図３（ａ）ないし（ｆ）が前記図２
（ａ）ないし（ｆ）と異なる点は、図３（ａ）の状態の
時にゲートノードＧ１と信号出力端子11との間にソース
・ゲート相互が接続されたＰチャネルＭＯＳトランジス
タＰ３を挿入し、図３（ｄ）の状態の時に信号出力端子
11とゲートノードＧ２との間にゲート・ソース相互が接
続されたＮチャネルＭＯＳトランジスタＮ３を挿入して
いることである。
【００３４】図３（ａ）ないし（ｆ）に示すように制御
すれば、低電源電圧下での使用に際して効果的であり、
その理由を以下に述べる。即ち、図２（ｄ）の状態にな
る時には、信号出力端子11の電位が“Ｌ”レベル方向に
低下するにつれてＮチャネルＭＯＳトランジスタＮ２の
駆動力が低下するが、図３（ｄ）の状態になる時には、
信号出力端子11の電位が“Ｌ”レベル方向に低下する
際、少なくともＮチャネルＭＯＳトランジスタＮ３の閾
値電圧分だけゲートノードＧ２の電位が高くなり、Ｎチ
ャネルＭＯＳトランジスタＮ２の駆動力が維持される。
【００３５】また、図２（ａ）の状態になる時には、信
号出力端子11の電位が“Ｈ”レベル方向に上昇するにつ
れてＰチャネルＭＯＳトランジスタＰ２の駆動力が低下
するが、図３（ａ）の状態になる時には、信号出力端子
11の電位が“Ｈ”レベル方向に上昇する際、少なくとも
ＰチャネルＭＯＳトランジスタＰ３の閾値電圧の絶対値
分だけゲートノードＧ１の電位が低くなり、Ｐチャネル
ＭＯＳトランジスタＰ２の駆動力が維持される。
【００３６】なお、さらに別の制御例として、図２
（ａ）ないし（ｆ）のうちの図２（ａ）のみを図３
（ａ）に示すように変更したり、図２（ａ）ないし
（ｆ）のうちの図２（ｄ）のみを図３（ｄ）に示すよう
に変更してもよい。
【００３７】また、前記図２（ａ）ないし（ｆ）に示し
た制御例では、図２（ｃ）の状態の時にゲートノードＧ
２をＶcc電位に接続したが、この時に上記Ｖcc電位に代
えて別の電位に接続してＮチャネルＭＯＳトランジスタ
Ｎ２をオン状態にしてもよく、また、図２（ｆ）の状態
の時にゲートノードＧ１をＶss電位に接続したが、この
時に上記Ｖss電位に代えて別の電位に接続してＰチャネ
ルＭＯＳトランジスタＰ２をオン状態にしてもよい。上
記別の電位として信号出力端子11の電位を用いる場合に
は、図２（ｂ）の状態から図２（ｄ）の状態に移行し、
図２（ｅ）の状態から図２（ａ）の状態に移行するよう
になり、この場合の回路状態の変化を図４（ａ）ないし
（ｄ）に示している。
【００３８】同様に、前記図３（ａ）ないし（ｆ）に示
した制御例では、図３（ｃ）の状態の時にゲートノード
Ｇ２をＶcc電位に接続したが、この時に上記Ｖcc電位に
代えて別の電位に接続してＮチャネルＭＯＳトランジス
タＮ２をオン状態にしてもよく、また、図３（ｆ）の状
態の時にゲートノードＧ１をＶss電位に接続したが、こ
の時に上記Ｖss電位に代えて別の電位に接続してＰチャ
ネルＭＯＳトランジスタＰ２をオン状態にしてもよい。
上記別の電位として信号出力端子11の電位を用いる場合
には、図３（ｂ）の状態から図３（ｄ）の状態に移行
し、図３（ｅ）の状態から図３（ａ）の状態に移行する
ようになり、この場合の回路状態の変化を図５（ａ）な
いし（ｆ）に示している。
【００３９】また、上記各制御例は、出力の“Ｈ”から
“Ｌ”への変化時およびその逆の変化時にそれぞれ出力
抵抗を小さくするようにしたが、出力の“Ｈ”から
“Ｌ”への変化時のみ出力抵抗を小さくすればよい場合
には、信号出力端子11とＶss電位との間に接続されたＮ
チャネルＭＯＳトランジスタＮ２からなるＡＣバッファ
回路を用いると共に上記ＮチャネルＭＯＳトランジスタ
Ｎ２のみを制御するようにＡＣバッファ制御回路を構成
すればよい。また、出力の“Ｌ”から“Ｈ”への変化時
のみ出力抵抗を小さくすればよい場合には、Ｖcc電位と
信号出力端子11との間に接続されたＰチャネルＭＯＳト
ランジスタＰ２からなるＡＣバッファ回路を用いると共
に上記ＰチャネルＭＯＳトランジスタＰ２のみを制御す
るようにＡＣバッファ制御回路を構成すればよい。
【００４０】また、図３（ａ）において、ソース・ゲー
ト相互が接続されたＰチャネルＭＯＳトランジスタＰ３
はダイオード素子として作用するものであるから、この
ＰチャネルＭＯＳトランジスタＰ３の代わりにそれぞれ
次のように制御してよい。
【００４１】図３（ｇ）の場合はＰＮ接合ダイオードＤ
１を設けるようにしたものである。
【００４２】図３（ｈ）の場合はベース・コレクタが接
続されたＮＰＮトランジスタＱ11を設けるようにしたも
のである。
【００４３】図３（ｉ）の場合はベース・コレクタが接
続されたＰＮＰトランジスタＱ12を設けるようにしたも
のである。
【００４４】さらに図３（ｄ）において、ゲート・ソー
ス間が接続されたＮチャネルＭＯＳトランジスタＮ３も
ダイオード素子として作用するものであるから、このＮ
チャネルＭＯＳトランジスタＮ３の代わりにそれぞれ次
のように制御してよい。
【００４５】図３（ｊ）の場合はＰＮ接合ダイオードＤ
２を設けるようにしたものである。
【００４６】図３（ｋ）の場合はベース・コレクタが接
続されたＰＮＰトランジスタＱ13を設けるようにしたも
のである。
【００４７】図３（ｌ）の場合はベース・コレクタが接
続されたＮＰＮトランジスタＱ14を設けるようにしたも
のである。
【００４８】ここで、ＡＣバッファ回路13として信号出
力端子11とＶss電位との間に接続されたＮチャネルＭＯ
ＳトランジスタＮ２を用いる場合におけるＮチャネルＭ
ＯＳトランジスタＮ２のゲートノードＧ２の制御例を、
図６（ａ）〜（ｃ）および図７（ａ）〜（ｃ）に示す。
【００４９】図６（ａ），（ｂ），（ｃ）は前記図２
（ａ），（ｃ），（ｄ）に対応しており、図７（ａ）、
（ｂ）、（ｃ）は前記図３（ａ）、（ｃ）、（ｄ）に対
応している。
【００５０】また、ＡＣバッファ回路13としてＶcc電位
と信号出力端子11との間に接続されたＰチャネルＭＯＳ
トランジスタＰ２を用いる場合におけるＰチャネルＭＯ
ＳトランジスタＰ２のゲートノードＧ１の制御例を、図
８（ａ）〜（ｃ）および図９（ａ）〜（ｃ）に示す。図
８（ａ）、（ｂ）、（ｃ）は前記図２（ｆ）、（ａ）、
（ｂ）に対応しており、図９（ａ）、（ｂ）、（ｃ）は
前記図３（ｆ）、（ａ）、（ｂ）に対応している。
【００５１】図１０は、前記図２（ａ）ないし（ｆ）に
示したように制御するＡＣバッファ制御回路15、すなわ
ちＰチャネル側ＡＣバッファ制御回路18とＮチャネル側
ＡＣバッファ制御回路19の具体例をＤＣバッファ回路1
2、ＡＣバッファ回路13及びＤＣバッファ制御回路14と
共に示した、この発明の第１の実施例の回路図である。
【００５２】Ｐチャネル側ＡＣバッファ制御回路18は、
４個のＰチャネルＭＯＳトランジスタＰ11〜Ｐ14、１個
のＮチャネルＭＯＳトランジスタＮ11、信号遅延回路2
1、インバータ22及び２入力ＮＯＲゲート23から構成さ
れている。
【００５３】上記ＮチャネルＭＯＳトランジスタＮ11の
ソース・ドレイン間は前記ＰチャネルＭＯＳトランジス
タＰ２のゲートノードと接地電位Ｖssとの間に挿入され
ている。上記２個のＰチャネルＭＯＳトランジスタＰ1
1、Ｐ12のソース・ドレイン間は信号出力端子11と上記
ＰチャネルＭＯＳトランジスタＰ２のゲートノードとの
間に直列に挿入されている。上記２個のＰチャネルＭＯ
ＳトランジスタＰ13、Ｐ14のソース・ドレイン間は上記
ＰチャネルＭＯＳトランジスタＰ２のゲートノードと電
源電位Ｖccとの間に並列に挿入されている。
【００５４】上記信号遅延回路21には前記ＮＡＮＤゲー
ト16の出力が供給される。この信号遅延回路21の出力は
上記インバータ22に供給される。このインバータ22の出
力は前記ＮＡＮＤゲート16の出力と共に上記ＮＯＲゲー
ト23に供給される。そして、このＮＯＲゲート23の出力
が上記ＰチャネルＭＯＳトランジスタＰ11、Ｐ14及びＮ
11の各ゲートに供給される。また、上記ＰチャネルＭＯ
ＳトランジスタＰ12のゲートには前記ＮＡＮＤゲート16
の出力が、ＰチャネルＭＯＳトランジスタＰ13のゲート
には前記制御信号ＥＮＡＢＬＥがそれぞれ供給される。
【００５５】Ｎチャネル側ＡＣバッファ制御回路19は、
４個のＮチャネルＭＯＳトランジスタＮ21〜Ｐ24、１個
のＰチャネルＭＯＳトランジスタＰ21、信号遅延回路2
4、インバータ25及び２入力ＮＡＮＤゲート26から構成
されている。
【００５６】上記ＰチャネルＭＯＳトランジスタＰ21の
ソース・ドレイン間は前記ＮチャネルＭＯＳトランジス
タＮ２のゲートノードと電源電位Ｖccとの間に挿入され
ている。上記２個のＮチャネルＭＯＳトランジスタＮ2
1、Ｎ22のソース・ドレイン間は信号出力端子11と上記
ＮチャネルＭＯＳトランジスタＮ２のゲートノードとの
間に直列に挿入されている。上記２個のＮチャネルＭＯ
ＳトランジスタＮ23、Ｎ24のソース・ドレイン間は上記
ＮチャネルＭＯＳトランジスタＮ２のゲートノードと接
地電位Ｖssとの間に並列に挿入されている。
【００５７】上記信号遅延回路24には前記ＮＯＲゲート
17の出力が供給される。この信号遅延回路24の出力は上
記インバータ25に供給される。このインバータ25の出力
は前記ＮＯＲゲート17の出力と共に上記ＮＡＮＤゲート
26に供給される。そして、このＮＡＮＤゲート26の出力
が上記ＮチャネルＭＯＳトランジスタＮ21、Ｎ24及びＰ
21の各ゲートに供給される。また、上記ＮチャネルＭＯ
ＳトランジスタＮ22のゲートには前記ＮＯＲゲート17の
出力が、ＮチャネルＭＯＳトランジスタＮ23のゲートに
は前記制御信号／ＥＮＡＢＬＥがそれぞれ供給される。
【００５８】次に、上記図１０の実施例回路において、
前記図２（ａ）ないし（ｆ）に示したように、信号出力
端子11を“Ｈ”レベルから“Ｌ”レベルに変化させ、再
び“Ｈ”レベルに変化させる際のＡＣバッファ制御回路
15の動作について、図１１のタイミングチャートを参照
しながら説明する。
【００５９】まず、予め、制御信号ＥＮＡＢＬＥが
“Ｈ”レベル（制御信号／ＥＮＡＢＬＥが“Ｌ”レベ
ル）にされているとする。ここで、データ信号ＤＡＴＡ
が“Ｈ”レベルで静止しているとき、ＤＣバッファ制御
回路14内のＮＡＮＤゲート16及びＮＯＲゲート17の出力
が共に“Ｌ”レベルであり、ＤＣバッファ回路12内では
ＰチャネルＭＯＳトランジスタＰ１がオンし、Ｎャネル
ＭＯＳトランジスタＮ１がオフしているので、信号出力
端子11は“Ｈ”レベルで静止している。
【００６０】また、ＡＣバッファ制御回路15内ではＮＯ
Ｒゲート23の出力が“Ｌ”レベルに、ＮＡＮＤゲート26
の出力が“Ｈ”レベルになっている。この状態では、Ｎ
ＯＲゲート23の出力によりＰチャネルＭＯＳトランジス
タＰ11がオンしており、ＮＡＮＤゲート16の出力により
ＰチャネルＭＯＳトランジスタＰ12もオンしているた
め、信号出力端子11の“Ｈ”レベルが上記両ＭＯＳトラ
ンジスタＰ11、Ｐ12を介してＰチャネルＭＯＳトランジ
スタＰ２のゲートノードに供給される。従って、このＭ
ＯＳトランジスタＰ２はオフしている。なお、このとき
ＰチャネルＭＯＳトランジスタＰ14もオンしている。
【００６１】一方、ＮＡＮＤゲート26の出力によりＮチ
ャネルＭＯＳトランジスタＮ21はオンしているが、ＮＯ
Ｒゲート17の出力によりＮチャネルＭＯＳトランジスタ
Ｎ22はオフしている。また、ＮＡＮＤゲート26の出力に
よりＮチャネルＭＯＳトランジスタＮ24がオンし、Ｐチ
ャネルＭＯＳトランジスタＰ21はオフしているため、Ｍ
ＯＳトランジスタＮ24を介してＶssレベルがＮチャネル
ＭＯＳトランジスタＮ２のゲートノードに供給される。
従って、この状態のときは前記図２（ａ）に示すような
回路状態が形成されている。
【００６２】次に、データ信号ＤＡＴＡを“Ｈ”レベル
の状態から“Ｌ”レベルに変化させると、ＤＣバッファ
制御回路14内のＮＡＮＤゲート16及びＮＯＲゲート17の
出力が共に“Ｌ”レベルから“Ｈ”レベルに反転する。
これにより、ＤＣバッファ回路ではＰチャネルＭＯＳト
ランジスタＰ１がオフし、ＮチャネルＭＯＳトランジス
タＮ１がオンし、信号出力端子11が“Ｌ”レベルに反転
する。
【００６３】また、ＡＣバッファ制御回路15内ではＮＯ
Ｒゲート23の出力は“Ｌ”レベルのまま変化しないた
め、ＰチャネルＭＯＳトランジスタＰ14がオンしたまま
であり、前記図２（ｂ）に示すように、ＰチャネルＭＯ
ＳトランジスタＰ２のゲートノードＧ１がＶccに接続さ
れる。また、ＮＡＮＤゲート26の出力が“Ｈ”レベルか
ら“Ｌ”レベルに反転して、ＰチャネルＭＯＳトランジ
スタＰ21がオンする。従って前記図２（ｃ）に示すよう
に、ＮチャネルＭＯＳトランジスタＮ２のゲートノード
Ｇ２がＶccに接続される。
【００６４】そして、遅延回路24の遅延時間後に、イン
バータ25の出力が“Ｌ”レベルに、ＮＡＮＤゲート26の
出力が“Ｈ”レベルに反転し、これによりＮチャネルＭ
ＯＳトランジスタＮ21がオンし、ＰチャネルＭＯＳトラ
ンジスタＰ21がオフする。このとき、予めＮチャネルＭ
ＯＳトランジスタＮ22はＮＯＲゲート17の出力によりオ
ンしている。このため、図２（ｄ）に示すような回路状
態が形成される。
【００６５】次に、データ信号ＤＡＴＡを“Ｌ”レベル
の状態から“Ｈ”レベルに変化させると、再びＮＡＮＤ
ゲート16及びＮＯＲゲート17の出力が共に“Ｌ”レベル
になり、ＰチャネルＭＯＳトランジスタＰ１がオンし、
ＮャネルＭＯＳトランジスタＮ１がオフして、信号出力
端子11が“Ｌ”レベルに反転する。
【００６６】一方、ＮＯＲゲート17の出力によりまずＮ
チャネルＭＯＳトランジスタＮ22がオフし、図２（ｅ）
に示すようにＮチャネルＭＯＳトランジスタＮ２のゲー
トノードがＭＯＳトランジスタＮ22を介してＶssに接続
される。
【００６７】また、ＮＯＲゲート23の出力によりＰチャ
ネルＭＯＳトランジスタＰ14がオフし、ＮチャネルＭＯ
ＳトランジスタＮ11がオンし、ＰチャネルＭＯＳトラン
ジスタＰ２のゲートノードがＶssに接続され、図（ｆ）
に示すような回路状態が形成される。
【００６８】そして遅延回路21の遅延時間後に、インバ
ータ22の出力が“Ｈ”レベルに、ＮＯＲゲート13の出力
が“Ｌ”レベルに反転し、ＮチャネルＭＯＳトランジス
タＮ11がオフして、図２（ａ）に示すような回路状態が
形成される。
【００６９】図１２はこの発明の第２の実施例に係る信
号出力回路の構成を示す回路図であり、前記ＡＣバッフ
ァ制御回路15の具体例をＤＣバッファ回路12、ＡＣバッ
ファ回路13及びＤＣバッファ制御回路14と共に示してい
る。
【００７０】この実施例回路が前記図１０のものと異な
っている点は、前記ＮチャネルＭＯＳトランジスタＮ11
のソースと接地電位Ｖssとの間にＮチャネルＭＯＳトラ
ンジスタＮ12のソース・ドレイン間が挿入され、前記Ｐ
チャネルＭＯＳトランジスタＰ2111のソースと電源電位
Ｖccとの間にＰチャネルＭＯＳトランジスタＰ22のソー
ス・ドレイン間が挿入され、さらに前記ＮＯＲゲート23
及びＮＡＮＤゲート26の代わりにインバータ27、28が設
けられていることである。
【００７１】上記インバータ27には前記ＮＡＮＤゲート
16の出力が供給される。このインバータ27の出力は前記
遅延回路21に供給される。この遅延回路21の出力は前記
インバータ22に供給される。そして、上記インバータ27
の出力は前記ＰチャネルＭＯＳトランジスタＰ14及びＮ
チャネルＭＯＳトランジスタＮ11の各ゲートに供給さ
れ、上記インバータ22の出力は前記ＰチャネルＭＯＳト
ランジスタＰ11のゲート及び上記ＮチャネルＭＯＳトラ
ンジスタＮ12のゲートに供給される。さらに上記インバ
ータ28には前記ＮＯＲゲート17の出力が供給される。こ
のインバータ28の出力は前記遅延回路24に供給される。
この遅延回路24の出力は前記インバータ25に供給され
る。そして、上記インバータ28の出力は前記Ｎチャネル
ＭＯＳトランジスタＮ24及びＰチャネルＭＯＳトランジ
スタＰ21の各ゲートに供給され、上記インバータ25の出
力は前記ＮチャネルＭＯＳトランジスタＮ21のゲート及
び上記ＰチャネルＭＯＳトランジスタＰ22のゲートに供
給される。
【００７２】上記のように構成された回路において、制
御信号ＥＮＡＢＬＥが“Ｈ”レベルであり、データ信号
ＤＡＴＡが“Ｈ”レベルから“Ｌ”レベルに変化した場
合の概略的な動作を、図１３の等価回路図及び図１４の
波形図を用いて説明する。
【００７３】まず、データ信号ＤＡＴＡが“Ｈ”レベル
で安定しているときは、ＮＡＮＤゲート16及びＮＯＲゲ
ート17の出力信号は共に“Ｌ”レベルである。一方、こ
のとき、ＰチャネルＭＯＳトランジスタＰ２のゲートが
信号出力端子11に接続され、ＮチャネルＭＯＳトランジ
スタＮ２のゲートが接地電位Ｖssに接続される。従っ
て、この状態のときの図１２の回路の等価回路は図１３
（ａ）のようになる。このとき、ＰチャネルＭＯＳトラ
ンジスタＰ１のみがオンし、信号出力端子11の信号は、
図１４中の領域（ａ）に示すように“Ｈ”レベルにな
る。
【００７４】次にデータ信号ＤＡＴＡが“Ｈ”レベルか
ら“Ｌ”レベルに変化すると、ＮＡＮＤゲート16及びＮ
ＯＲゲート17の出力信号が共に“Ｈ”レベルに反転す
る。これにより、ＰチャネルＭＯＳトランジスタＰ１が
オンからオフへ、ＮチャネルＭＯＳトランジスタＮ１が
オフからオンへ反転動作する。このとき、ＰチャネルＭ
ＯＳトランジスタＰ２のゲートノードはＶccに切り替わ
るが、このＭＯＳトランジスタＰ２はオフのまま変化し
ない。一方、ＮチャネルＭＯＳトランジスタＮ２は依然
としてオフしたままであり、信号出力端子11はＮチャネ
ルＭＯＳトランジスタＮ１のみにより放電が行われる。
従って、この状態のときの図１２の回路の等価回路は図
１３（ｂ）のようになり、信号出力端子11の信号は、図
１４中の領域（ｂ）に示すように“Ｈ”レベルから
“Ｌ”レベルに向かって低下し始める。
【００７５】ところで、従来回路ではこの領域（ｂ）に
おいて、ＮチャネルＭＯＳトランジスタＮ１とＮチャネ
ルＭＯＳトランジスタＮ２のディメンジョンの和に相当
する大きなディメンジョンを持つＮチャネルＭＯＳトラ
ンジスタにより、出力を“Ｈ”レベルから“Ｌ”レベル
へと変えるようにしている。従って、従来ではこの領域
（ｂ）における電流変化率ｄｉ／ｄｔが大きくなり、グ
ランドバウンスが大きくなっていた。しかし、この実施
例回路の場合には、ＮチャネルＭＯＳトランジスタＮ１
のみで信号出力端子11の放電が行なわれるため、グラン
ドバウンスを抑制することができる。
【００７６】次にデータ信号ＤＡＴＡが“Ｌ”レベルに
変化してから所定時間が経過すると、接地電位Ｖssに接
続されていたＮチャネルＭＯＳトランジスタＮ２のゲー
トが信号出力端子11に切り替わる。このため、信号出力
端子11はＮチャネルＭＯＳトランジスタＮ１とＮ２によ
り放電が行われる。従って、この状態のときの図１２の
回路の等価回路は図１３（ｃ）のようになり、信号出力
端子11は、図１４中の領域（ｃ）に示すように急激に
“Ｈ”レベルから“Ｌ”レベルに向かって低下する。
【００７７】そして、信号出力端子11が“Ｌ”レベルに
近ずくにつれてＮチャネルＭＯＳトランジスタＮ２がオ
ンからオフの状態に移行する。従って、この状態のとき
の図１２の回路の等価回路は図１３（ｄ）のようにな
り、信号出力端子11は、図１４中の領域（ｄ）に示すよ
うに穏やかに“Ｌ”レベルに近ずいていく。
【００７８】従来回路ではこの領域（ｄ）において、Ｎ
チャネルＭＯＳトランジスタＮ１とＮ２のディメンジョ
ンの和に相当する大きなディメンジョンを持つＮチャネ
ルＭＯＳトランジスタにより、出力を“Ｈ”レベルから
“Ｌ”レベルへと変えるようにしている。従って、従来
ではこの領域（ｄ）における出力波形のスルーレートが
大きくなり、大きなアンダーシュートを発生させてい
た。しかし、この実施例回路の場合には、ＮチャネルＭ
ＯＳトランジスタＮ１のみで信号出力端子11の放電が行
なわれるため、出力波形のスルーレートは小さなものと
なり、アンダーシュートノイズを抑制することができ
る。
【００７９】なお、上記実施例において、データ信号Ｄ
ＡＴＡが“Ｌ”レベルから“Ｈ”レベルへと変化した場
合も同様に説明できるが、重複する部分が大部分なので
ここでは省略する。
【００８０】なお、前記図１０の回路の場合も同様であ
るが、図１２の回路において制御信号ＥＮＡＢＬＥが
“Ｌ”レベルで、制御信号／ＥＮＡＢＬＥが“Ｈ”レベ
ルの非イネーブル時では、ＰチャネルＭＯＳトランジス
タＰ13がオンすることによってＰチャネルＭＯＳトラン
ジスタＰ２のゲートノードがＶcc電位に設定され、Ｎチ
ャネルＭＯＳトランジスタＮ23がオンすることによって
ＮチャネルＭＯＳトランジスタＮ２のゲートノードがＶ
ss電位に設定される。従って、データ信号ＤＡＴＡのレ
ベルにかかわらずにＰチャネルＭＯＳトランジスタＰ２
及びＮチャネルＭＯＳトランジスタＮ２がオフし、ＡＣ
バッファ回路13の出力ノードは高インピーダンス状態と
なる。この非イネーブル時では、ＤＣバッファ回路12の
出力ノードももちろん高インピーダンス状態となる。
【００８１】図１５ないし図２５は、それぞれ図１０の
変形例を示しており、それぞれの動作は前述した図１０
の回路の動作とほぼ同様であるので、その説明を省略す
る。
【００８２】図１５の変形例回路は前記図１０の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略した点が異な
り、その他は同じであるので図１０中と同一符号を付し
ている。
【００８３】図１６の変形例回路は前記図１０の実施例
回路と比べて、ＮチャネルＭＯＳトランジスタＮ11のソ
ースを接地電位Ｖssに接続する代わりに前記ＮＡＮＤゲ
ート16の出力である信号ＶＰを接続し、さらにＰチャネ
ルＭＯＳトランジスタＰ21のソースを電源電位Ｖccに接
続する代わりに前記ＮＯＲゲート17の出力である信号Ｖ
Ｎを接続した点が異なり、その他は同じであるので図１
０中と同一符号を付している。
【００８４】図１７の変形例回路は前記図１０の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略すると共に、Ｎ
チャネルＭＯＳトランジスタＮ11のソースを接地電位Ｖ
ssに接続する代わりに前記ＮＡＮＤゲート16の出力であ
る信号ＶＰに接続し、さらにＰチャネルＭＯＳトランジ
スタＰ21のソースを電源電位Ｖccに接続する代わりに前
記ＮＯＲゲート17の出力である信号ＶＮに接続した点が
異なり、その他は同じであるので図１０中と同一符号を
付している。
【００８５】図１８の変形例回路は前記図１０の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ12のゲ
ートの接続をＰチャネルＭＯＳトランジスタＰ２のゲー
トノードに変更し、ＮチャネルＭＯＳトランジスタＮ22
のゲートの接続をＮチャネルＭＯＳトランジスタＮ２の
ゲートノードに変更した点が異なり、その他は同じであ
るので図１０中と同一符号を付している。
【００８６】図１９の変形例回路は前記図１０の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略すると共に、Ｐ
チャネルＭＯＳトランジスタＰ12のゲートの接続をＰチ
ャネルＭＯＳトランジスタＰ２のゲートノードに変更
し、ＮチャネルＭＯＳトランジスタＮ22のゲートの接続
をＮチャネルＭＯＳトランジスタＮ２のゲートノードに
変更した点が異なり、その他は同じであるので図１０中
と同一符号を付している。
【００８７】図２０の変形例回路は前記図１０の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ12のゲ
ートの接続をＰチャネルＭＯＳトランジスタＰ２のゲー
トノードに変更し、ＮチャネルＭＯＳトランジスタＮ22
のゲートの接続をＮチャネルＭＯＳトランジスタＮ２の
ゲートノードに変更すると共に、ＮチャネルＭＯＳトラ
ンジスタＮ11のソースを接地電位Ｖssに接続する代わり
に前記ＮＡＮＤゲート16の出力である信号ＶＰに接続
し、さらにＰチャネルＭＯＳトランジスタＰ21のソース
を電源電位Ｖccに接続する代わりに前記ＮＯＲゲート17
の出力である信号ＶＮに接続した点が異なり、その他は
同じであるので図１０中と同一符号を付している。
【００８８】図２１の変形例回路は前記図１０の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略し、Ｐチャネル
ＭＯＳトランジスタＰ12のゲートの接続をＰチャネルＭ
ＯＳトランジスタＰ２のゲートノードに変更し、Ｎチャ
ネルＭＯＳトランジスタＮ22のゲートの接続をＮチャネ
ルＭＯＳトランジスタＮ２のゲートノードに変更すると
共に、ＮチャネルＭＯＳトランジスタＮ11のソースを接
地電位Ｖssに接続する代わりに前記ＮＡＮＤゲート16の
出力である信号ＶＰに接続し、さらにＰチャネルＭＯＳ
トランジスタＰ21のソースを電源電位Ｖccに接続する代
わりに前記ＮＯＲゲート17の出力である信号ＶＮに接続
した点が異なり、その他は同じであるので図１０中と同
一符号を付している。
【００８９】図２２の変形例回路は前記図１０の実施例
回路と比べて、ＮチャネルＭＯＳトランジスタＮ11のソ
ースを接地電位Ｖssに接続する代わりに信号出力端子11
に接続し、さらにＰチャネルＭＯＳトランジスタＰ21の
ソースを電源電位Ｖccに接続する代わりに信号出力端子
11に接続した点が異なり、その他は同じであるので図１
０中と同一符号を付している。
【００９０】図２３の変形例回路は前記図１０の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略すると共に、Ｎ
チャネルＭＯＳトランジスタＮ11のソースを接地電位Ｖ
ssに接続する代わりに信号出力端子11に接続し、さらに
ＰチャネルＭＯＳトランジスタＰ21のソースを電源電位
Ｖccに接続する代わりに信号出力端子11に接続した点が
異なり、その他は同じであるので図１０中と同一符号を
付している。
【００９１】図２４の変形例回路は前記図１０の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ12のゲ
ートの接続をＰチャネルＭＯＳトランジスタＰ２のゲー
トノードに変更し、ＮチャネルＭＯＳトランジスタＮ22
のゲートの接続をＮチャネルＭＯＳトランジスタＮ２の
ゲートノードに変更すると共に、ＮチャネルＭＯＳトラ
ンジスタＮ11のソースを接地電位Ｖssに接続する代わり
に信号出力端子11に接続し、さらにＰチャネルＭＯＳト
ランジスタＰ21のソースを電源電位Ｖccに接続する代わ
りに信号出力端子11に接続した点が異なり、その他は同
じであるので図１０中と同一符号を付している。
【００９２】図２５の変形例回路は前記図１０の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略し、Ｐチャネル
ＭＯＳトランジスタＰ12のゲートの接続をＰチャネルＭ
ＯＳトランジスタＰ２のゲートノードに変更し、Ｎチャ
ネルＭＯＳトランジスタＮ22のゲートの接続をＮチャネ
ルＭＯＳトランジスタＮ２のゲートノードに変更すると
共に、ＮチャネルＭＯＳトランジスタＮ11のソースを接
地電位Ｖssに接続する代わりに信号出力端子11に接続
し、さらにＰチャネルＭＯＳトランジスタＰ21のソース
を電源電位Ｖccに接続する代わりに信号出力端子11に接
続した点が異なり、その他は同じであるので図１０中と
同一符号を付している。
【００９３】図２６ないし図３６は、それぞれ図１２の
変形例を示しており、それぞれの動作は前述した図１２
の回路の動作とほぼ同様であるので、その説明を省略す
る。図２６の変形例回路は前記図１２の実施例回路と比
べて、ＰチャネルＭＯＳトランジスタＰ11とＮチャネル
ＭＯＳトランジスタＮ21を省略した点が異なり、その他
は同じであるので図１２中と同一符号を付している。
【００９４】図２７の変形例回路は前記図１２の実施例
回路と比べて、ＮチャネルＭＯＳトランジスタＮ11のソ
ースを接地電位Ｖssに接続する代わりに前記ＮＡＮＤゲ
ート16の出力である信号ＶＰを接続し、さらにＰチャネ
ルＭＯＳトランジスタＰ21のソースを電源電位Ｖccに接
続する代わりに前記ＮＯＲゲート17の出力である信号Ｖ
Ｎを接続した点が異なり、その他は同じであるので図１
２中と同一符号を付している。
【００９５】図２８の変形例回路は前記図１２の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略すると共に、Ｎ
チャネルＭＯＳトランジスタＮ11のソースを接地電位Ｖ
ssに接続する代わりに前記ＮＡＮＤゲート16の出力であ
る信号ＶＰに接続し、さらにＰチャネルＭＯＳトランジ
スタＰ21のソースを電源電位Ｖccに接続する代わりに前
記ＮＯＲゲート17の出力である信号ＶＮに接続した点が
異なり、その他は同じであるので図１２中と同一符号を
付している。
【００９６】図２９の変形例回路は前記図１２の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ12のゲ
ートの接続をＰチャネルＭＯＳトランジスタＰ２のゲー
トノードに変更し、ＮチャネルＭＯＳトランジスタＮ22
のゲートの接続をＮチャネルＭＯＳトランジスタＮ２の
ゲートノードに変更した点が異なり、その他は同じであ
るので図１２中と同一符号を付している。
【００９７】図３０の変形例回路は前記図１２の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略すると共に、Ｐ
チャネルＭＯＳトランジスタＰ12のゲートの接続をＰチ
ャネルＭＯＳトランジスタＰ２のゲートノードに変更
し、ＮチャネルＭＯＳトランジスタＮ22のゲートの接続
をＮチャネルＭＯＳトランジスタＮ２のゲートノードに
変更した点が異なり、その他は同じであるので図１２中
と同一符号を付している。
【００９８】図３１の変形例回路は前記図１２の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ12のゲ
ートの接続をＰチャネルＭＯＳトランジスタＰ２のゲー
トノードに変更し、ＮチャネルＭＯＳトランジスタＮ22
のゲートの接続をＮチャネルＭＯＳトランジスタＮ２の
ゲートノードに変更すると共に、ＮチャネルＭＯＳトラ
ンジスタＮ11のソースを接地電位Ｖssに接続する代わり
に前記ＮＡＮＤゲート16の出力である信号ＶＰに接続
し、さらにＰチャネルＭＯＳトランジスタＰ21のソース
を電源電位Ｖccに接続する代わりに前記ＮＯＲゲート17
の出力である信号ＶＮに接続した点が異なり、その他は
同じであるので図１２中と同一符号を付している。
【００９９】図３２の変形例回路は前記図１２の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略し、Ｐチャネル
ＭＯＳトランジスタＰ12のゲートの接続をＰチャネルＭ
ＯＳトランジスタＰ２のゲートノードに変更し、Ｎチャ
ネルＭＯＳトランジスタＮ22のゲートの接続をＮチャネ
ルＭＯＳトランジスタＮ２のゲートノードに変更すると
共に、ＮチャネルＭＯＳトランジスタＮ11のソースを接
地電位Ｖssに接続する代わりに前記ＮＡＮＤゲート16の
出力である信号ＶＰに接続し、さらにＰチャネルＭＯＳ
トランジスタＰ21のソースを電源電位Ｖccに接続する代
わりに前記ＮＯＲゲート17の出力である信号ＶＮに接続
した点が異なり、その他は同じであるので図１２中と同
一符号を付している。
【０１００】図３３の変形例回路は前記図１２の実施例
回路と比べて、ＮチャネルＭＯＳトランジスタＮ11のソ
ースを接地電位Ｖssに接続する代わりに信号出力端子11
に接続し、さらにＰチャネルＭＯＳトランジスタＰ21の
ソースを電源電位Ｖccに接続する代わりに信号出力端子
11に接続した点が異なり、その他は同じであるので図１
２中と同一符号を付している。
【０１０１】図３４の変形例回路は前記図１２の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略すると共に、Ｎ
チャネルＭＯＳトランジスタＮ11のソースを接地電位Ｖ
ssに接続する代わりに信号出力端子11に接続し、さらに
ＰチャネルＭＯＳトランジスタＰ21のソースを電源電位
Ｖccに接続する代わりに信号出力端子11に接続した点が
異なり、その他は同じであるので図１２中と同一符号を
付している。
【０１０２】図３５の変形例回路は前記図１２の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ12のゲ
ートの接続をＰチャネルＭＯＳトランジスタＰ２のゲー
トノードに変更し、ＮチャネルＭＯＳトランジスタＮ22
のゲートの接続をＮチャネルＭＯＳトランジスタＮ２の
ゲートノードに変更すると共に、ＮチャネルＭＯＳトラ
ンジスタＮ11のソースを接地電位Ｖssに接続する代わり
に信号出力端子11に接続し、さらにＰチャネルＭＯＳト
ランジスタＰ21のソースを電源電位Ｖccに接続する代わ
りに信号出力端子11に接続した点が異なり、その他は同
じであるので図１２中と同一符号を付している。
【０１０３】図３６の変形例回路は前記図１２の実施例
回路と比べて、ＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略し、Ｐチャネル
ＭＯＳトランジスタＰ12のゲートの接続をＰチャネルＭ
ＯＳトランジスタＰ２のゲートノードに変更し、Ｎチャ
ネルＭＯＳトランジスタＮ22のゲートの接続をＮチャネ
ルＭＯＳトランジスタＮ２のゲートノードに変更すると
共に、ＮチャネルＭＯＳトランジスタＮ11のソースを接
地電位Ｖssに接続する代わりに信号出力端子11に接続
し、さらにＰチャネルＭＯＳトランジスタＰ21のソース
を電源電位Ｖccに接続する代わりに信号出力端子11に接
続した点が異なり、その他は同じであるので図１２中と
同一符号を付している。
【０１０４】図３７はこの発明の第３の実施例に係る信
号出力回路の詳細な構成を示す回路図である。この実施
例回路では、ＡＣバッファ制御回路15内に前記図１０の
実施例回路と同様にＰチャネルＭＯＳトランジスタＰ11
〜Ｐ14、Ｐ21及びＮチャネルＭＯＳトランジスタＮ11、
Ｎ21〜Ｎ24が設けられると共に、前記図１０の実施例回
路内の遅延回路21、24、インバータ22、25及びＮＯＲゲ
ート23、26の代わりにインバータ29〜32が設けられてい
る。なお、この場合は図１６と同様にＮチャネルＭＯＳ
トランジスタＮ11のソースにはＮＡＮＤゲート16の出力
ＶＰが接続され、ＰチャネルＭＯＳトランジスタＰ21の
ソースにはＮＯＲゲート17の出力ＶＮが接続されてい
る。
【０１０５】上記インバータ29には前記ＮＡＮＤゲート
16の出力が供給され、このインバータ29の出力は前記Ｍ
ＯＳトランジスタＰ14のゲートに供給される。上記イン
バータ30には前記ＮＯＲゲート17の出力が供給され、こ
のインバータ30の出力は前記ＭＯＳトランジスタＮ24の
ゲートに供給される。上記インバータ31には信号出力端
子11の信号ＯＵＴＰＵＴが供給され、このインバータ31
の出力は前記ＭＯＳトランジスタＰ11とＮ11の各ゲート
に供給される。上記インバータ32にも信号出力端子11の
信号ＯＵＴＰＵＴが供給され、このインバータ32の出力
は前記ＭＯＳトランジスタＮ21とＰ21の各ゲートに供給
される。なお、前記ＭＯＳトランジスタＰ12及びＭＯＳ
トランジスタＰ13の各ゲートには図１６の場合と同様に
ＮＡＮＤゲート16の出力及び制御信号ＥＮＡＢＬＥがそ
れぞれ供給され、前記ＭＯＳトランジスタＮ22及びＭＯ
ＳトランジスタＮ23の各ゲートには図１６の場合と同様
にＮＯＲゲート17の出力及び制御信号／ＥＮＡＢＬＥが
それぞれ供給される。
【０１０６】前記図１０の実施例回路では、データ信号
ＤＡＴＡに基づいてＭＯＳトランジスタＰ11、Ｎ11、Ｎ
21、Ｐ21の制御を行っていたのに対し、この実施例回路
ではこれらのＭＯＳトランジスタの制御を信号出力端子
11の信号を用いて行うように変更したものである。
【０１０７】図３８ないし図４６は、それぞれ図３７の
変形例を示している。
【０１０８】図３８の変形例回路は、前記２個のインバ
ータ31、32のうち１個のインバータ32のみを設け、この
インバータ32の出力を前記ＭＯＳトランジスタＰ11とＮ
11の各ゲートにも供給するようにしたものである。
【０１０９】図３９の変形例回路は、前記ＮチャネルＭ
ＯＳトランジスタＮ11のソースと接地電位Ｖssとの間に
ＮチャネルＭＯＳトランジスタＮ12のソース・ドレイン
間を挿入し、このＭＯＳトランジスタＮ12のゲートに前
記インバータ29の出力を供給すると共に、前記Ｐチャネ
ルＭＯＳトランジスタＰ21のソースと電源電位Ｖccとの
間にＰチャネルＭＯＳトランジスタＰ22のソース・ドレ
イン間を挿入し、このＭＯＳトランジスタＰ22のゲート
に前記インバータ30の出力を供給するようにしたもので
ある。
【０１１０】図４０の変形例回路は、前記２個のインバ
ータ31、32のうち１個のインバータ32のみを設け、この
インバータ32の出力を前記ＭＯＳトランジスタＰ11とＮ
11の各ゲートに供給し、前記ＮチャネルＭＯＳトランジ
スタＮ11のソースと接地電位Ｖssとの間にＮチャネルＭ
ＯＳトランジスタＮ12のソース・ドレイン間を挿入し、
このＭＯＳトランジスタＮ12のゲートに前記インバータ
29の出力を供給すると共に、前記ＰチャネルＭＯＳトラ
ンジスタＰ21のソースと電源電位Ｖccとの間にＰチャネ
ルＭＯＳトランジスタＰ22のソース・ドレイン間を挿入
し、このＭＯＳトランジスタＰ22のゲートに前記インバ
ータ30の出力を供給するようにしたものである。
【０１１１】図４１の変形例回路は、前記ＰチャネルＭ
ＯＳトランジスタＰ12のゲートをＰチャネルＭＯＳトラ
ンジスタＰ２のゲートノードに接続すると共にＮチャネ
ルＭＯＳトランジスタＮ22のゲートをＮチャネルＭＯＳ
トランジスタＮ２のゲートノードに接続するように変更
したものである。
【０１１２】図４２の変形例回路は、前記２個のインバ
ータ31、32のうち１個のインバータ32のみを設け、この
インバータ32の出力を前記ＭＯＳトランジスタＰ11とＮ
11の各ゲートに供給し、さらに前記ＰチャネルＭＯＳト
ランジスタＰ12のゲートをＰチャネルＭＯＳトランジス
タＰ２のゲートノードに接続すると共にＮチャネルＭＯ
ＳトランジスタＮ22のゲートをＮチャネルＭＯＳトラン
ジスタＮ２のゲートノードに接続するように変更したも
のである。
【０１１３】図４３の変形例回路は、前記ＮチャネルＭ
ＯＳトランジスタＮ11のソースと接地電位Ｖssとの間に
ＮチャネルＭＯＳトランジスタＮ12のソース・ドレイン
間を挿入し、このＭＯＳトランジスタＮ12のゲートに前
記インバータ29の出力を供給すると共に、前記Ｐチャネ
ルＭＯＳトランジスタＰ21のソースと電源電位Ｖccとの
間にＰチャネルＭＯＳトランジスタＰ22のソース・ドレ
イン間を挿入し、このＭＯＳトランジスタＰ22のゲート
に前記インバータ30の出力を供給し、さらに前記Ｐチャ
ネルＭＯＳトランジスタＰ12のゲートをＰチャネルＭＯ
ＳトランジスタＰ２のゲートノードに接続すると共にＮ
チャネルＭＯＳトランジスタＮ22のゲートをＮチャネル
ＭＯＳトランジスタＮ２のゲートノードに接続するよう
に変更したものである。
【０１１４】図４４の変形例回路は、図４３の前記２個
のインバータ31、32のうち１個のインバータ32のみを設
け、このインバータ32の出力を前記ＭＯＳトランジスタ
Ｐ11とＮ11の各ゲートにも供給するようにしたものであ
る。
【０１１５】図４５の変形例回路は、前記２個のインバ
ータ31、32及びＰチャネルＭＯＳトランジスタＰ11とＮ
チャネルＭＯＳトランジスタＮ21を省略し、前記Ｎチャ
ネルＭＯＳトランジスタＮ11のソース及びＰチャネルＭ
ＯＳトランジスタＰ21のソースを信号出力端子11に接続
すると共に、ＮチャネルＭＯＳトランジスタＮ11ゲート
に前記インバータ29の出力を、ＰチャネルＭＯＳトラン
ジスタＰ21のゲートに前記インバータ30の出力をそれぞ
れ供給するようにしたものである。
【０１１６】図４６の変形例回路は、図４５においてＰ
チャネルＭＯＳトランジスタＰ12のゲートをＰチャネル
ＭＯＳトランジスタＰ２のゲートノードに接続し、Ｎチ
ャネルＭＯＳトランジスタＮ22のゲートをＮチャネルＭ
ＯＳトランジスタＮ２のゲートノードに接続するように
したものである。
【０１１７】なお、上記各実施例では、ＡＣバッファ回
路13がＭＯＳトランジスタで構成されている場合を説明
したが、バイポーラトランジスタを用いて構成してもよ
い。即ち、図４７に示す実施例回路では、電源電位Ｖcc
と信号出力端子11との間にＰＮＰトランジスタＱ21のエ
ミッタ・コレクタ間が、信号出力端子11と接地電位Ｖss
との間にはＮＰＮトランジスタＱ22のコレクタ・エミッ
タ間がそれぞれ挿入され、ＰＮＰトランジスタＱ21のベ
ースには前記Ｐチャネル側ＡＣバッファ制御回路18の出
力が、ＮＰＮトランジスタＱ22のベースには前記Ｎチャ
ネル側ＡＣバッファ制御回路19の出力がそれぞれ供給さ
れる。また、図４８に示す実施例回路のようにＰＮＰト
ランジスタＱ21のみを設け、図４９に示す実施例回路の
ようにＮＰＮトランジスタＱ22のみを設けることもでき
る。
【０１１８】
【発明の効果】以上説明したようにこの発明によれば、
出力変化時にはＡＣ仕様から自動的に決まる出力抵抗を
持ち、出力静止時にはＤＣ仕様だけから決まる相対的に
大きな値の出力抵抗を持ち、出力変化時の電源電位や接
地電位の変動が出力ノードに影響し難く、出力ノイズが
抑制される半導体集積回路における信号出力回路を実現
することができる。
【図面の簡単な説明】
【図１】この発明の信号出力回路のブロック図。
【図２】図１中の制御回路によるＡＣバッファ回路の制
御順序の一例を示す回路図。
【図３】図１中の制御回路によるＡＣバッファ回路の制
御順序の他の例を示す回路図。
【図４】図１中の制御回路の変形例によるＡＣバッファ
回路の制御順序の一例を示す回路図。
【図５】図１中の制御回路の変形例によるＡＣバッファ
回路の制御順序の他の例を示す回路図。
【図６】この発明の信号出力回路における制御回路によ
るＡＣバッファ回路の制御順序の一例を示す回路図。
【図７】この発明の信号出力回路における制御回路によ
るＡＣバッファ回路の制御順序の一例を示す回路図。
【図８】この発明の信号出力回路における制御回路によ
るＡＣバッファ回路の制御順序の一例を示す回路図。
【図９】この発明の信号出力回路における制御回路によ
るＡＣバッファ回路の制御順序の一例を示す回路図。
【図１０】図２の順序で制御する制御回路を有するこの
発明の第１の実施例の信号出力回路の一例を示す回路
図。
【図１１】図１０の回路の動作例を示すタイミングチャ
ート。
【図１２】この発明の第２の実施例に係る信号出力回路
の回路図。
【図１３】図１２の回路における制御回路によるＡＣバ
ッファ回路の制御順序の一例を示す回路図。
【図１４】図１２の回路の波形図。
【図１５】図１０の変形例を示す回路図。
【図１６】図１０の変形例を示す回路図。
【図１７】図１０の変形例を示す回路図。
【図１８】図１０の変形例を示す回路図。
【図１９】図１０の変形例を示す回路図。
【図２０】図１０の変形例を示す回路図。
【図２１】図１０の変形例を示す回路図。
【図２２】図１０の変形例を示す回路図。
【図２３】図１０の変形例を示す回路図。
【図２４】図１０の変形例を示す回路図。
【図２５】図１０の変形例を示す回路図。
【図２６】図１２の変形例を示す回路図。
【図２７】図１２の変形例を示す回路図。
【図２８】図１２の変形例を示す回路図。
【図２９】図１２の変形例を示す回路図。
【図３０】図１２の変形例を示す回路図。
【図３１】図１２の変形例を示す回路図。
【図３２】図１２の変形例を示す回路図。
【図３３】図１２の変形例を示す回路図。
【図３４】図１２の変形例を示す回路図。
【図３５】図１２の変形例を示す回路図。
【図３６】図１２の変形例を示す回路図。
【図３７】この発明の第３の実施例に係る信号出力回路
の回路図。
【図３８】図３７の変形例を示す回路図。
【図３９】図３７の変形例を示す回路図。
【図４０】図３７の変形例を示す回路図。
【図４１】図３７の変形例を示す回路図。
【図４２】図３７の変形例を示す回路図。
【図４３】図３７の変形例を示す回路図。
【図４４】図３７の変形例を示す回路図。
【図４５】図３７の変形例を示す回路図。
【図４６】図３７の変形例を示す回路図。
【図４７】この発明の第４の実施例に係る信号出力回路
の回路図。
【図４８】この発明の第５の実施例に係る信号出力回路
の回路図。
【図４９】この発明の第６の実施例に係る信号出力回路
の回路図。
【符号の説明】
11…信号出力端子、12…第１の出力バッファ回路（ＤＣ
バッファ回路）、13…第２の出力バッファ回路（ＡＣバ
ッファ回路）、14…第１の制御回路（トライステート制
御回路）、15…第２の制御回路（ＡＣバッファ制御回
路）、16，26…ＮＡＮＤゲート、17，23…ＮＯＲゲー
ト、18…Ｐチャネル側ＡＣバッファ制御回路、19…Ｎチ
ャネル側ＡＣバッファ制御回路、Ｐ１，Ｐ２，Ｐ11〜Ｐ
14，Ｐ21，Ｐ22…ＰチャネルＭＯＳトランジスタ、Ｎ
１，Ｎ２，Ｎ11，Ｎ12，Ｎ21〜Ｎ24…ＮチャネルＭＯＳ
トランジスタ、21，24…遅延回路、22，24，27〜32…イ
ンバータ、Ｑ21…ＰＮＰトランジスタ、Ｑ22…ＮＰＮト
ランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野中 聡 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175

Claims (47)

    (57)【特許請求の範囲】
  1. 【請求項１】 信号出力端子と、各出力ノードが上記信
    号出力端子に共通に接続された第１及び第２の出力バッ
    ファ回路と、 制御信号に基づいて前記第１及び第２の出力バッファ回
    路の各出力ノードを高インピーダンス状態に制御すると
    共に前記第１の出力バッファ回路の出力の変化時には前
    記第２の出力バッファ回路を駆動し、前記第１の出力バ
    ッファ回路の出力の静止時には前記第２の出力バッファ
    回路の出力を高インピーダンス状態に制御する制御回路
    とを具備したことを特徴とする半導体集積回路における
    信号出力回路。
  2. 【請求項２】 前記第２の出力バッファ回路はＭＯＳト
    ランジスタまたはバイポーラトランジスタからなること
    を特徴とする請求項１記載の半導体集積回路における信
    号出力回路。
  3. 【請求項３】 前記制御回路は、前記第１の出力バッフ
    ァ回路あるいはそれより前段の入力信号または前記出力
    ノードのレベルに基ずいて前記第２の出力バッファ回路
    を制御することを特徴とする請求項１記載の半導体集積
    回路における信号出力回路。
  4. 【請求項４】 前記第２の出力バッファ回路は、高電位
    側電源と第１の出力バッファ回路の出力ノードとの間に
    接続されたＰチャネルのＭＯＳ型またはＰＮＰ型の電流
    吐き出し用のトランジスタからなり、前記制御回路は、
    上記出力ノードが“Ｌ”レベルから“Ｈ”レベルに変化
    する時に前記電流吐き出し用のトランジスタを一時的に
    オン状態にし、上記出力ノードが“Ｈ”レベルで静止し
    ている時には上記電流吐き出し用のトランジスタの制御
    電極を上記出力ノードに接続し、上記出力ノードが
    “Ｈ”レベルから“Ｌ”レベルに変化する時に前記電流
    吐き出し用のトランジスタの制御電極を上記高電位側電
    源に接続するように構成されていることを特徴とする請
    求項１ないし３のいずれか１項に記載の半導体集積回路
    における信号出力回路。
  5. 【請求項５】 前記第２の出力バッファ回路は、第１の
    出力バッファ回路の出力ノードと低電位側電源との間に
    接続されたＮチャネルのＭＯＳ型またはＮＰＮ型の電流
    吸い込み用のトランジスタからなり、 前記制御回路は、上記出力ノードが“Ｈ”レベルから
    “Ｌ”レベルに変化する時に前記電流吸い込み用のトラ
    ンジスタを一時的にオン状態にし、上記出力ノードが
    “Ｌ”レベルで静止している時には上記電流吸い込み用
    のトランジスタの制御電極を上記出力ノードに接続し、
    上記出力ノードが“Ｌ”レベルから“Ｈ”レベルに変化
    する時に前記電流吸い込み用のトランジスタの制御電極
    を上記低電位側電源に接続するように構成されているこ
    とを特徴とする請求項１ないし３のいずれか１項に記載
    の半導体集積回路における信号出力回路。
  6. 【請求項６】 前記第２の出力バッファ回路は、高電位
    側電源と第１の出力バッファ回路の出力ノードとの間に
    接続されたＰチャネルのＭＯＳ型またはＰＮＰ型の電流
    吐き出し用のトランジスタおよび上記出力ノードと低電
    位側電源との間に接続されたＮチャネルのＭＯＳ型また
    はＮＰＮ型の電流吸い込み用のトランジスタからなり、 前記制御回路は、上記出力ノードが“Ｌ”レベルから
    “Ｈ”レベルに変化する時に前記電流吐き出し用のトラ
    ンジスタを一時的にオン状態にすると共に前記電流吸い
    込み用のトランジスタの制御電極を上記低電位側電源に
    接続し、上記出力ノードが“Ｈ”レベルで静止している
    時には前記電流吐き出し用のトランジスタの制御電極を
    上記出力ノードに接続し、上記出力ノードが“Ｈ”レベ
    ルから“Ｌ”レベルに変化する時に前記電流吸い込み用
    のトランジスタを一時的にオン状態にすると共に前記電
    流吐き出し用のトランジスタの制御電極を上記高電位側
    電源に接続するように構成されていることを特徴とする
    請求項１ないし３のいずれか１項に記載の半導体集積回
    路における信号出力回路。
  7. 【請求項７】 前記制御回路は、前記電流吐き出し用の
    トランジスタを一時的にオン状態にする時は、この電流
    吐き出し用のトランジスタの制御電極を低電位側電源あ
    るいは前記出力ノードに接続することを特徴とする請求
    項４または６記載の半導体集積回路における信号出力回
    路。
  8. 【請求項８】 前記制御回路は、前記出力ノードが
    “Ｈ”レベルに設定されている状態の時には、ダイオー
    ド素子を介して前記電流吐き出し用のトランジスタの制
    御電極を前記出力ノードに接続することを特徴とする請
    求項４または６または７記載の半導体集積回路における
    信号出力回路。
  9. 【請求項９】 前記制御回路は、前記高電位側電源と電
    流吐き出し用のトランジスタの制御電極との間に接続さ
    れた第１のスイッチ素子と、上記電流吐き出し用のトラ
    ンジスタの制御電極と出力ノードの間に接続された第２
    のスイッチ素子と、上記電流吐き出し用のトランジスタ
    の制御電極と低電位側電源あるいは出力ノードとの間に
    接続された第３のスイッチ素子とを有し、これらの各ス
    イッチ素子を所定の順序で制御することを特徴とする請
    求項４または６または７または８記載の半導体集積回路
    における信号出力回路。
  10. 【請求項１０】 前記制御回路は、前記電流吸い込み用
    のトランジスタを一時的にオン状態にする時は、この電
    流吸い込み用のトランジスタの制御電極を高電位側電源
    あるいは前記出力ノードに接続することを特徴とする請
    求項５または６記載の半導体集積回路における信号出力
    回路。
  11. 【請求項１１】 前記制御回路は、前記出力ノードが
    “Ｌ”レベルに設定されている状態の時には、ダイオー
    ド素子を介して前記電流吸い込み用のトランジスタの制
    御電極を前記出力ノードに接続することを特徴とする請
    求項５または６または１０記載の半導体集積回路におけ
    る信号出力回路。
  12. 【請求項１２】 前記制御回路は、前記電流吸い込み用
    のトランジスタの制御電極と低電位側電源との間に接続
    された第４のスイッチ素子と、上記電流吸い込み用のト
    ランジスタの制御電極と出力ノードの間に接続された第
    ５のスイッチ素子と、前記高低電位側電源あるいは出力
    ノードと上記電流吸い込み用のトランジスタの制御電極
    との間に接続された第６のスイッチ素子とを有し、これ
    らの各スイッチ素子を所定の順序で制御することを特徴
    とする請求項５または６または１０または１１記載の半
    導体集積回路における信号出力回路。
  13. 【請求項１３】 信号出力端子と、 出力ノードが前記信号出力端子に接続されて、出力抵抗
    がＤＣ仕様により決定される第１の出力バッファと、 出力ノードが前記信号出力端子に接続され、前記第１の
    出力バッファにより駆動されたとき出力抵抗がＡＣ仕様
    により決定される第２の出力バッファと、 前記第１の出力バッファの動作を制御するための第１の
    イネーブル入力ライン および第１のデータ入力ラインを
    有し、前記第１のイネーブル入力ラインが第１の論理レ
    ベルを有するとき前記第１のデータ入力ラインの論理レ
    ベルに従って前記第１の出力バッファを駆動し、前記第
    １のイネーブル入力ラインが前記第１の論理レベルとは
    反対の第２の論理レベルを有するとき前記第１の出力バ
    ッファを高インピーダンス状態に設定するように制御す
    る第１の制御回路と、 第２の出力バッファの動作を制御するための第２のイネ
    ーブル入力ラインを有し、前記第１の出力バッファの出
    力ノードの出力が変化し、かつ前記第２のイネーブル入
    力ラインが第１の論理レベルを有するときに前記第２の
    出力バッファを駆動し、前記第２のイネーブル入力ライ
    ンが前記第１の論理レベルとは反対の第２の論理レベル
    を有するとき前記第２の出力バッファを高インピーダン
    ス状態に維持し、前記第１の出力バッファの出力ノード
    をトランジスタの電流路だけを通して前記第２の出力バ
    ッファに接続するように制御する第２の制御回路とを具
    備したことを特徴とする出力バッファ回路。
  14. 【請求項１４】 前記第２の出力バッファはＭＯＳトラ
    ンジスタを具備していることを特徴とする請求項１３記
    載の半導体集積回路における出力回路。
  15. 【請求項１５】 前記第２の出力バッファは、高電位側
    電源と前記第１の出力バッファの出力ノードとの間に接
    続されたＰチャネルのＭＯＳ型の電流吐き出し用トラン
    ジスタを具備し、前記第２の制御回路は、前記第１の出
    力バッファの出力ノードの出力が第１の論理レベルから
    第２の論理レベルに変化するとき前記電流吐き出し用ト
    ランジスタをオン状態に設定し、前記第１の出力バッフ
    ァの出力ノードの出力が第２の論理レベルで静止してい
    るとき前記電流吐き出し用トランジスタの制御電極を前
    記第１の出力バッファの出力ノードに接続し、前記第１
    の出力バッファの出力ノードの出力が第２の論理レベル
    から第１の論理レベルに変化するとき前記電流吐き出し
    用トランジスタの制御電極を高電位側電源に接続するよ
    うに制御することを特徴とする請求項１３記載の半導体
    集積回路における出力回路。
  16. 【請求項１６】 前記第２の出力バッファは、前記第１
    の出力バッファの出力ノードと低電位側電源との間に接
    続されたＮチャネルのＭＯＳ型の電流電流吸い込み用ト
    ランジスタを具備し、前記第２の制御回路は、前記第１
    の出力バッフ ァの出力ノードの出力が第１の論理レベル
    から第２の論理レベルに変化するとき前記電流吸い込み
    用トランジスタをオン状態に設定し、前記第１の出力バ
    ッファの出力ノードの出力が第２の論理レベルで静止し
    ているとき前記電流吸い込み用トランジスタの制御電極
    を前記第１の出力バッファの出力ノードに接続し、前記
    第１の出力バッファの出力ノードの出力が第２の論理レ
    ベルから第１の論理レベルに変化するとき前記電流吸い
    込み用トランジスタの制御電極を低電位側電源に接続す
    るように制御することを特徴とする請求項１３記載の半
    導体集積回路における出力回路。
  17. 【請求項１７】 前記第２の出力バッファは、高電位側
    電源と前記第１の出力バッファの出力ノードとの間に接
    続されたＰチャネルのＭＯＳ型の電流吐き出し用トラン
    ジスタと、前記第１の出力バッファの出力ノードと低電
    位側電源との間に接続されたＮチャネルのＭＯＳ型の電
    流吸い込み用トランジスタとを具備し、前記第２の制御
    回路は、前記第１の出力バッファの出力ノードの出力が
    第１の論理レベルから第２の論理レベルに変化するとき
    前記電流吐き出し用トランジスタをオン状態に設定し、
    前記電流吸い込み用トランジスタの制御電極を低電位側
    電源に接続し、前記第１の出力バッファの出力ノードの
    出力が第２の論理レベルで静止しているとき前記電流吐
    き出し用トランジスタの制御電極を前記第１の出力バッ
    ファの出力ノードに接続し、前記第１の出力バッファの
    出力ノードの出力が第２の論理レベルから第１の論理レ
    ベルに変化するとき前記電流吸い込み用トランジスタを
    オン状態に設定し、前記電流吐き出し用トランジスタの
    制御電極を高電位側電源に接続するように制御すること
    を特徴とする請求項１３記載の半導体集積回路における
    出力回路。
  18. 【請求項１８】 前記第２の制御回路は、前記電流吐き
    出し用トランジスタをオン状態に設定するためにこのト
    ランジスタの制御電極を低電位側電源に接続するように
    制御することを特徴とする請求項１５記載の半導体集積
    回路における出力回路。
  19. 【請求項１９】 前記第２の制御回路は、前記電流吐き
    出し用トランジスタをオン状態に設定するためにこのト
    ランジスタの制御電極を前記第１の出力バッファの出力
    ノードに接続するように制御することを特徴とする請求
    項１５記載の 半導体集積回路における出力回路。
  20. 【請求項２０】 前記第２の制御回路は、前記第１の出
    力バッファの出力ノードの出力が第２の論理レベルで静
    止しているときダイオード素子を通して前記電流吐き出
    し用トランジスタの制御電極を前記第１の出力バッファ
    の出力ノードに接続するように制御することを特徴とす
    る請求項１５記載の半導体集積回路における出力回路。
  21. 【請求項２１】 前記第２の制御回路は、高電位側電源
    と前記電流吐き出し用トランジスタの制御電極との間に
    接続された第１のスイッチング素子と、前記電流吐き出
    し用トランジスタの制御電極と前記第１の出力バッファ
    の出力ノードとの間に接続された第２のスイッチング素
    子と、前記電流吐き出し用トランジスタの制御電極と低
    電位側電源もしくは前記第１の出力バッファの出力ノー
    ドとの間に接続された第３のスイッチング素子とを有
    し、前記第１、第２および第３のスイッチング素子は予
    め定められた順序に従って制御されることを特徴とする
    請求項１７記載の半導体集積回路における出力回路。
  22. 【請求項２２】 前記第２の制御回路は、前記電流吸い
    込み用トランジスタをオン状態に設定するためにこのト
    ランジスタの制御電極を高電位側電源に接続するように
    制御することを特徴とする請求項１６記載の半導体集積
    回路における出力回路。
  23. 【請求項２３】 前記第２の制御回路は、前記電流吸い
    込み用トランジスタをオン状態に設定するためにこのト
    ランジスタの制御電極を前記第１の出力バッファの出力
    ノードに接続するように制御することを特徴とする請求
    項１６記載の半導体集積回路における出力回路。
  24. 【請求項２４】 前記第２の制御回路は、前記第１の出
    力バッファの出力ノードの出力が第２の論理レベルで静
    止しているときダイオード素子を通して前記電流吸い込
    み用トランジスタの制御電極を前記第１の出力バッファ
    の出力ノードに接続するように制御することを特徴とす
    る請求項１６記載の半導体集積回路における出力回路。
  25. 【請求項２５】 前記第２の制御回路は、前記電流吸い
    込み用トランジスタの制御電極と低電位側電源との間に
    接続された第４のスイッチング素子と、前記 電流吸い込
    み用トランジスタの制御電極と前記第１の出力バッファ
    の出力ノードとの間に接続された第５のスイッチング素
    子と、前記電流吸い込み用トランジスタの制御電極と前
    記高電位側電源もしくは前記第１の出力バッファの出力
    ノードとの間に接続された第６のスイッチング素子とを
    有していることを特徴とする請求項１７記載の半導体集
    積回路における出力回路。
  26. 【請求項２６】 前記第２の制御回路は、前記電流吐き
    出し用トランジスタをオン状態に設定するために前記電
    流吐き出し用トランジスタの制御電極を低電位側電源に
    接続するように制御することを特徴とする請求項１７記
    載の半導体集積回路における出力回路。
  27. 【請求項２７】 前記第２の制御回路は、前記電流吐き
    出し用トランジスタをオン状態に設定するために前記電
    流吐き出し用トランジスタの制御電極を前記第１の出力
    バッファの出力ノードに接続するように制御することを
    特徴とする請求項１７記載の半導体集積回路における出
    力回路。
  28. 【請求項２８】 前記第２の制御回路は、前記第１の出
    力バッファの出力ノードの出力が第２の論理レベルで静
    止しているときダイオード素子を通して前記電流吐き出
    し用トランジスタの制御電極を前記第１の出力バッファ
    の出力ノードに接続するように制御することを特徴とす
    る請求項１７記載の半導体集積回路における出力回路。
  29. 【請求項２９】 前記第２の制御回路は、前記電流吸い
    込み用トランジスタをオン状態に設定するために前記電
    流吸い込み用トランジスタの制御電極を高電位側電源に
    接続するように制御することを特徴とする請求項１７記
    載の半導体集積回路における出力回路。
  30. 【請求項３０】 前記第２の制御回路は、前記電流吸い
    込み用トランジスタをオン状態に設定するためにこのト
    ランジスタの制御電極を前記第１の出力バッファの出力
    ノードに接続するように制御することを特徴とする請求
    項１７記載の半導体集積回路における出力回路。
  31. 【請求項３１】 前記第２の出力バッファはバイポーラ
    トランジスタを具備していることを特徴とする請求項１
    ３記載の半導体集積回路における出力回路。
  32. 【請求項３２】 前記第２の出力バッファは、高電位側
    電源と前記第１の出力バッファの出力ノードとの間に接
    続されたＰＮＰ型の電流吐き出し用トランジスタを具備
    し、前記第２の制御回路は、前記第１の出力バッファの
    出力ノードの出力が第１の論理レベルから第２の論理レ
    ベルに変化するとき前記電流吐き出し用トランジスタを
    オン状態に設定し、前記第１の出力バッファの出力ノー
    ドの出力が第２の論理レベルで静止しているとき前記電
    流吐き出し用トランジスタの制御電極を前記第１の出力
    バッファの出力ノードに接続し、前記第１の出力バッフ
    ァの出力ノードの出力が第２の論理レベルから第１の論
    理レベルに変化するとき前記電流吐き出し用トランジス
    タの制御電極を高電位側電源に接続するように制御する
    ことを特徴とする請求項１３記載の半導体集積回路にお
    ける出力回路。
  33. 【請求項３３】 前記第２の出力バッファは、前記第１
    の出力バッファの出力ノードと低電位側電源との間に接
    続されたＮＰＮ型の電流吸い込み用トランジスタを具備
    し、前記第２の制御回路は、前記第１の出力バッファの
    出力ノードの出力が第１の論理レベルから第２の論理レ
    ベルに変化するとき前記電流吸い込み用トランジスタを
    オン状態に設定し、前記第１の出力バッファの出力ノー
    ドの出力が第２の論理レベルで静止しているとき前記電
    流吸い込み用トランジスタの制御電極を前記第１の出力
    バッファの出力ノードに接続し、前記第１の出力バッフ
    ァの出力ノードの出力が第２の論理レベルから第１の論
    理レベルに変化するとき前記電流吸い込み用トランジス
    タの制御電極を低電位側電源に接続するように制御する
    ことを特徴とする請求項１３記載の半導体集積回路にお
    ける出力回路。
  34. 【請求項３４】 前記第２の出力バッファは、高電位側
    電源と前記第１の出力バッファの出力ノードとの間に接
    続されたＰＮＰ型の電流吐き出し用トランジスタと、前
    記第１の出力バッファの出力ノードと低電位側電源との
    間に接続されたＮＰＮ型の電流吸い込み用トランジスタ
    とを具備し、前記第２の制御回路は、前記第１の出力バ
    ッファの出力ノードの出力が第１の論理レベルから第２
    の論理レベルに変化するとき前記電流吐き出し用トラン
    ジスタをオン状態に設定し、前記電流吸い込み用トラン
    ジスタの制御電極を低電位側電源に接続し、前記第１の
    出力バッファの出力ノードの出力が第２の論理レベルで
    静止しているとき前記電 流吐き出し用トランジスタの制
    御電極を前記第１の出力バッファの出力ノードに接続
    し、前記第１の出力バッファの出力ノードの出力が第２
    の論理レベルから第１の論理レベルに変化するとき前記
    電流吸い込み用トランジスタをオン状態に設定し、前記
    電流吐き出し用トランジスタの制御電極を高電位電源に
    接続するように制御することを特徴とする請求項１３記
    載の半導体集積回路における出力回路。
  35. 【請求項３５】 前記第２の制御回路は、前記電流吐き
    出し用トランジスタをオン状態に設定するために前記電
    流吐き出し用トランジスタの制御電極を低電位側電源に
    接続するように制御することを特徴とする請求項３２記
    載の半導体集積回路における出力回路。
  36. 【請求項３６】 前記第２の制御回路は、前記電流吐き
    出し用トランジスタをオン状態に設定するために前記電
    流吐き出し用トランジスタの制御電極を前記第１の出力
    バッファの出力ノードに接続するように制御することを
    特徴とする請求項３２記載の半導体集積回路における出
    力回路。
  37. 【請求項３７】 前記第２の制御回路は、前記第１の出
    力バッファの出力ノードの出力が第２の論理レベルで静
    止しているときダイオードを通して前記電流吐き出し用
    トランジスタの制御電極を前記第１の出力バッファの出
    力ノードに接続するように制御することを特徴とする請
    求項３２記載の半導体集積回路における出力回路。
  38. 【請求項３８】 前記第２の制御回路は、前記高電位側
    電源と前記電流吐き出し用トランジスタの制御電極との
    間に接続された第１のスイッチ素子と、前記電流吐き出
    し用トランジスタの制御電極と前記第１の出力バッファ
    の出力ノードとの間に接続された第２のスイッチング素
    子と、前記電流吐き出し用トランジスタの制御電極と前
    記低電位側電源もしくは前記第１の出力バッファの出力
    ノードとの間に接続された第３のスイッチング素子とを
    有し、前記第１、第２および第３のスイッチング素子は
    予め定められた順序に従って制御されることを特徴とす
    る請求項３４記載の半導体集積回路における出力回路。
  39. 【請求項３９】 前記第２の制御回路は、前記電流吸い
    込み用トランジスタをオン状態に設定するためにこのト
    ランジスタの制御電極を高電位側電源に接続 するように
    制御することを特徴とする請求項３３記載の半導体集積
    回路における出力回路。
  40. 【請求項４０】 前記第２の制御回路は、前記電流吸い
    込み用トランジスタをオン状態に設定するためにこのト
    ランジスタの制御電極を前記第１の出力バッファの出力
    ノードに接続するように制御することを特徴とする請求
    項３３記載の半導体集積回路における出力回路。
  41. 【請求項４１】 前記第２の制御回路は、前記第１の出
    力バッファの出力ノードの出力が第２の論理レベルで静
    止しているときダイオード素子を通して前記電流吸い込
    み用トランジスタの制御電極を前記第１の出力バッファ
    の出力ノードに接続するように制御することを特徴とす
    る請求項３３記載の半導体集積回路における出力回路。
  42. 【請求項４２】 前記第２の制御回路は、前記電流吸い
    込み用トランジスタの制御電極と低電位側電源との間に
    接続された第４のスイッチング素子と、前記電流吸い込
    み用トランジスタの制御電極と前記第１の出力バッファ
    の出力ノードとの間に接続された第５のスイッチング素
    子と、前記電流吸い込み用トランジスタの制御電極と高
    電位側電源もしくは前記第１の出力バッファの出力ノー
    ドとの間に接続された第６のスイッチング素子とを有し
    ていることを特徴とする請求項３８記載の半導体集積回
    路における出力回路。
  43. 【請求項４３】 前記第２の制御回路は、前記電流吐き
    出し用トランジスタをオン状態に設定するために前記電
    流吐き出し用トランジスタの制御電極を低電位側電源に
    接続するように制御することを特徴とする請求項３４記
    載の半導体集積回路における出力回路。
  44. 【請求項４４】 前記第２の制御回路は、前記電流吐き
    出し用トランジスタをオン状態に設定するために前記電
    流吐き出し用トランジスタの制御電極を前記第１の出力
    バッファの出力ノードに接続するように制御することを
    特徴とする請求項３４記載の半導体集積回路における出
    力回路。
  45. 【請求項４５】 前記第２の制御回路は、前記第１の出
    力バッファの出力ノードの出力が第２の論理レベルで静
    止しているときダイオード素子を通して前記電流吐き出
    し用トランジスタの制御電極を前記第１の出力バッファ
    の出力ノード に接続するように制御することを特徴とす
    る請求項３４記載の半導体集積回路における出力回路。
  46. 【請求項４６】 前記第２の制御回路は、前記電流吸い
    込み用トランジスタをオン状態に設定するために前記電
    流吸い込み用トランジスタの制御電極を高電位側電源に
    接続するように制御することを特徴とする請求項３４記
    載の半導体集積回路における出力回路。
  47. 【請求項４７】 前記第２の制御回路は、前記電流吸い
    込み用トランジスタをオン状態に設定するために前記電
    流吸い込み用トランジスタの制御電極を前記第１の出力
    バッファの出力ノードに接続するように制御することを
    特徴とする請求項３４記載の半導体集積回路における出
    力回路。
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