JP3109641B2 - 多重電源分離を備えたフルスイングパワーダウンバッファ回路 - Google Patents
多重電源分離を備えたフルスイングパワーダウンバッファ回路Info
- Publication number
- JP3109641B2 JP3109641B2 JP06016257A JP1625794A JP3109641B2 JP 3109641 B2 JP3109641 B2 JP 3109641B2 JP 06016257 A JP06016257 A JP 06016257A JP 1625794 A JP1625794 A JP 1625794A JP 3109641 B2 JP3109641 B2 JP 3109641B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- pull
- buffer circuit
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000926 separation method Methods 0.000 title claims description 3
- 238000002955 isolation Methods 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 20
- 230000001052 transient effect Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 4
- 101150090280 MOS1 gene Proteins 0.000 claims description 2
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 claims description 2
- 238000007599 discharging Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 2
- 101100508768 Arabidopsis thaliana IMPA3 gene Proteins 0.000 claims 1
- 230000001902 propagating effect Effects 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 10
- 230000001066 destructive effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、共通の外部バスを駆動
している多重出力バッファ回路システムに適用可能な、
新規なバッファ回路に関する。本発明は、システムの部
分的なパワーダウンにおいて、他のバッファ回路が共通
の外部バス上でアクティブである間に、信号の破壊的ロ
ーディング又は劣化なしに、「ホットインサート」又は
「パワーダウン」可能な、フルスイングＣＭＯＳ出力バ
ッファ回路を提供する。本発明はまた、異なる電源を分
離する一方で、それぞれの電圧レベル間での論理信号の
変換を行うべく互換性のない多重電源から動作する、多
重出力バッファ回路システムに適用可能である。例えば
本発明は、５Ｖ標準規格電源による部分回路と最近のJE
DEC標準規格8-1Aの3.3Ｖ電源による部分回路とを分離し
且つそれらの間で変換を行うために適用可能である。
している多重出力バッファ回路システムに適用可能な、
新規なバッファ回路に関する。本発明は、システムの部
分的なパワーダウンにおいて、他のバッファ回路が共通
の外部バス上でアクティブである間に、信号の破壊的ロ
ーディング又は劣化なしに、「ホットインサート」又は
「パワーダウン」可能な、フルスイングＣＭＯＳ出力バ
ッファ回路を提供する。本発明はまた、異なる電源を分
離する一方で、それぞれの電圧レベル間での論理信号の
変換を行うべく互換性のない多重電源から動作する、多
重出力バッファ回路システムに適用可能である。例えば
本発明は、５Ｖ標準規格電源による部分回路と最近のJE
DEC標準規格8-1Aの3.3Ｖ電源による部分回路とを分離し
且つそれらの間で変換を行うために適用可能である。
【０００２】
【従来の技術】共通の外部バスに結合された従来の出力
バッファ回路においては、選択されたバッファ回路の電
源レールの「パワーダウン（電源遮断）」及び「パワー
アップ（電源投入）」に際して、また出力バッファ回路
の「ホットインサート（hot insertion）」に際して問
題が生じる。選択された出力バッファ回路の部分的なシ
ステムパワーダウンに際しては、出力バスはアクティブ
のままであり得るものであり、他の出力バッファ回路に
よって駆動される。ＮウェルＣＭＯＳ技術では、パワー
ダウンされた出力バッファ回路の出力に現れる高電位レ
ベルの信号は、Ｐ形基板PSUBと、Ｐチャネル又はＰＭＯ
Ｓプルアップ出力トランジスタのＮウェルとの間の寄生
ＰＮ接合ダイオードを順バイアスし得る。ＰＭＯＳプル
アップトランジスタのＮウェルは次いで、パワーダウン
された高電位電源レールVCCに結合される。この漏れ電
流は高電位電源レールを再充電し、出力バッファ回路や
選択された内部ノードをターンオンして、出力バッファ
回路を介して、低電位電源レールGND又は高電位電源レ
ールVCCへの経路をもたらし得る。それによる望ましく
ない影響としては、外部バスをローディングすること、
「バスの競合」を生ずること、信号を劣化させること、
及び外部出力バス上に疑似信号を生ずる可能性があるこ
と等がある。理想的には、パワーダウンされた出力バッ
ファ回路の出力は高インピーダンスのままとなり、パワ
ーダウンされた出力バッファ回路の電源レールから外部
バスを分離しなければならない。
バッファ回路においては、選択されたバッファ回路の電
源レールの「パワーダウン（電源遮断）」及び「パワー
アップ（電源投入）」に際して、また出力バッファ回路
の「ホットインサート（hot insertion）」に際して問
題が生じる。選択された出力バッファ回路の部分的なシ
ステムパワーダウンに際しては、出力バスはアクティブ
のままであり得るものであり、他の出力バッファ回路に
よって駆動される。ＮウェルＣＭＯＳ技術では、パワー
ダウンされた出力バッファ回路の出力に現れる高電位レ
ベルの信号は、Ｐ形基板PSUBと、Ｐチャネル又はＰＭＯ
Ｓプルアップ出力トランジスタのＮウェルとの間の寄生
ＰＮ接合ダイオードを順バイアスし得る。ＰＭＯＳプル
アップトランジスタのＮウェルは次いで、パワーダウン
された高電位電源レールVCCに結合される。この漏れ電
流は高電位電源レールを再充電し、出力バッファ回路や
選択された内部ノードをターンオンして、出力バッファ
回路を介して、低電位電源レールGND又は高電位電源レ
ールVCCへの経路をもたらし得る。それによる望ましく
ない影響としては、外部バスをローディングすること、
「バスの競合」を生ずること、信号を劣化させること、
及び外部出力バス上に疑似信号を生ずる可能性があるこ
と等がある。理想的には、パワーダウンされた出力バッ
ファ回路の出力は高インピーダンスのままとなり、パワ
ーダウンされた出力バッファ回路の電源レールから外部
バスを分離しなければならない。
【０００３】パワーダウンされた出力バッファ回路につ
いて、VCC電源レールに対するこの漏れ経路を回避する
ための既存の解決策の１つの欠点は、それらがフルスイ
ングＣＭＯＳバッファ回路の使用を妨げるということで
ある。１つの解決策によれば、バイポーラ又はＢｉＣＭ
ＯＳ出力バッファ回路における出力プルアップトランジ
スタについて、バイポーラトランジスタが用いられてい
る。このバイポーラ出力プルアップトランジスタは、外
部出力バスから内部ノードを分離するが、それらは出力
ノードを電源レールの電位レベルまで引っ張ることがで
きない。その結果、システムの雑音余裕は減少し、加え
てこのバイポーラトランジスタは定常電流を消費する。
別の解決策によれば、ＰＭＯＳトランジスタの代わり
に、エンハンスメントモードＮチャネル又はＮＭＯＳト
ランジスタが、出力プルアップトランジスタに用いられ
る。このエンハンスメントモードＮＭＯＳプルアップト
ランジスタもやはり、しきい値電圧の降下を導入し、出
力ノードを高電位電源レールVCCの電圧レベルまで引っ
張ることができない。
いて、VCC電源レールに対するこの漏れ経路を回避する
ための既存の解決策の１つの欠点は、それらがフルスイ
ングＣＭＯＳバッファ回路の使用を妨げるということで
ある。１つの解決策によれば、バイポーラ又はＢｉＣＭ
ＯＳ出力バッファ回路における出力プルアップトランジ
スタについて、バイポーラトランジスタが用いられてい
る。このバイポーラ出力プルアップトランジスタは、外
部出力バスから内部ノードを分離するが、それらは出力
ノードを電源レールの電位レベルまで引っ張ることがで
きない。その結果、システムの雑音余裕は減少し、加え
てこのバイポーラトランジスタは定常電流を消費する。
別の解決策によれば、ＰＭＯＳトランジスタの代わり
に、エンハンスメントモードＮチャネル又はＮＭＯＳト
ランジスタが、出力プルアップトランジスタに用いられ
る。このエンハンスメントモードＮＭＯＳプルアップト
ランジスタもやはり、しきい値電圧の降下を導入し、出
力ノードを高電位電源レールVCCの電圧レベルまで引っ
張ることができない。
【０００４】非整合の、即ち非互換の電源を備えている
多重出力バッファ回路システムにおいても、同様の問題
に遭遇する。外部出力バスを駆動している幾つかの部分
システム及び出力バッファ回路は第１の電源に結合さ
れ、これに対して他の部分システム及び出力バッファ回
路は、異なる電圧レベルにある第２の電源に結合されて
いる。現在のところ、５ボルト標準規格電源回路を新規
なJEDEC標準規格8-1Aの3.3ボルト電源回路と組み合わせ
ているシステムにおいては、問題がある。５ボルト標準
規格出力バッファ回路により駆動されている共通のバス
上にある５ボルト信号は、ドレーンからＮウェルの部分
にあってＰＭＯＳ出力プルアップトランジスタを介し寄
生P+D／Ｎウェルダイオードを形成しているＰＮ接合を
介して、より電位の低い3.3Ｖ標準規格出力バッファ回
路の3.3ボルト電源レールに対する漏れ電流経路を生じ
うる。同様の問題は、多重電源システムに取り込まれた
3.3Ｖ／５Ｖトランスレータ及び５Ｖ／3.3Ｖトランスレ
ータにおいても生じうる。
多重出力バッファ回路システムにおいても、同様の問題
に遭遇する。外部出力バスを駆動している幾つかの部分
システム及び出力バッファ回路は第１の電源に結合さ
れ、これに対して他の部分システム及び出力バッファ回
路は、異なる電圧レベルにある第２の電源に結合されて
いる。現在のところ、５ボルト標準規格電源回路を新規
なJEDEC標準規格8-1Aの3.3ボルト電源回路と組み合わせ
ているシステムにおいては、問題がある。５ボルト標準
規格出力バッファ回路により駆動されている共通のバス
上にある５ボルト信号は、ドレーンからＮウェルの部分
にあってＰＭＯＳ出力プルアップトランジスタを介し寄
生P+D／Ｎウェルダイオードを形成しているＰＮ接合を
介して、より電位の低い3.3Ｖ標準規格出力バッファ回
路の3.3ボルト電源レールに対する漏れ電流経路を生じ
うる。同様の問題は、多重電源システムに取り込まれた
3.3Ｖ／５Ｖトランスレータ及び５Ｖ／3.3Ｖトランスレ
ータにおいても生じうる。
【０００５】さらなる背景について記述すると、1992年
に、Electronic Industries Association（EIA）のJoin
t Electron Device Engineering Coucil（JEDEC）は、
3.3ボルト電源に基づく新たな低電圧集積回路標準規格
を採用した。この新規な低電圧標準規格は、JEDEC標準
規格8-1Aとして指定され、３Ｖ標準規格として広く知ら
れている。公称3.3ボルトであるこの新規なJEDEC標準規
格8-1Aは、５Ｖ電源についての従来の集積回路JEDEC標
準規格18及び20と対照される。3.3Ｖ標準規格及び５Ｖ
標準規格は、それぞれの電源の電圧レベルに関して、及
び２つの異なる回路によって発生される高論理及び低論
理電位レベル信号に関して互換性がない。
に、Electronic Industries Association（EIA）のJoin
t Electron Device Engineering Coucil（JEDEC）は、
3.3ボルト電源に基づく新たな低電圧集積回路標準規格
を採用した。この新規な低電圧標準規格は、JEDEC標準
規格8-1Aとして指定され、３Ｖ標準規格として広く知ら
れている。公称3.3ボルトであるこの新規なJEDEC標準規
格8-1Aは、５Ｖ電源についての従来の集積回路JEDEC標
準規格18及び20と対照される。3.3Ｖ標準規格及び５Ｖ
標準規格は、それぞれの電源の電圧レベルに関して、及
び２つの異なる回路によって発生される高論理及び低論
理電位レベル信号に関して互換性がない。
【０００６】従来の５Ｖ標準規格及び新規な3.3Ｖ標準
規格については、それぞれのＣＭＯＳ出力バッファは一
般に、出力を高論理及び低論理電位レベルについてのそ
れぞれのレール電圧へと、出力が無負荷又は低負荷の状
態でもって引っ張る。3.3Ｖ及び５Ｖ標準規格の給電電
圧レベルと、ＣＭＯＳの高論理及び低論理電位レベル信
号のそれぞれとの非互換性の故に、3.3Ｖと５Ｖの標準
規格部分回路の間で連絡を行うためには変換が必要であ
る。公称3.3ボルトの電源についての新規な低電圧標準
規格は、ＣＭＯＳ、バイポーラ、及びＢｉＣＭＯＳ技術
のＩＣにも適用可能である。
規格については、それぞれのＣＭＯＳ出力バッファは一
般に、出力を高論理及び低論理電位レベルについてのそ
れぞれのレール電圧へと、出力が無負荷又は低負荷の状
態でもって引っ張る。3.3Ｖ及び５Ｖ標準規格の給電電
圧レベルと、ＣＭＯＳの高論理及び低論理電位レベル信
号のそれぞれとの非互換性の故に、3.3Ｖと５Ｖの標準
規格部分回路の間で連絡を行うためには変換が必要であ
る。公称3.3ボルトの電源についての新規な低電圧標準
規格は、ＣＭＯＳ、バイポーラ、及びＢｉＣＭＯＳ技術
のＩＣにも適用可能である。
【０００７】新規な3.3Ｖ標準規格の適用例には、ノー
ト型、サブノート型、パワーブック型、ハンドヘルド
型、及び一般にパーソナルデジタルアシスタンツ又はＰ
ＤＡと呼ばれるペン入力型のポータブル及びモービルパ
ソコンが含まれる。この3.3Ｖ標準規格は、バッテリー
電源からの消費電力がより少なく、その結果駆動時間が
長くなる。新規な低電圧標準規格の別の利点は、新規な
ＣＭＯＳ高論理及び低論理信号電位レベルが、バイポー
ラＴＴＬ回路の論理信号電位レベルと互換性を有するこ
とにある。しかしながら、コンピュータのサブシステム
の全てが3.3Ｖ標準規格へと必然的に変換される訳では
ないという点で、ノート型及びＰＤＡコンピュータに対
してこの新規な3.3Ｖ標準規格を適用することには困難
性がある。例えば、市販のディスクドライブは依然とし
て５Ｖ標準規格をベースとして動作し、従ってディスク
コントローラを含むディスクドライブのサブシステム
は、５Ｖ標準規格の回路をベースとするものでなければ
ならない。
ト型、サブノート型、パワーブック型、ハンドヘルド
型、及び一般にパーソナルデジタルアシスタンツ又はＰ
ＤＡと呼ばれるペン入力型のポータブル及びモービルパ
ソコンが含まれる。この3.3Ｖ標準規格は、バッテリー
電源からの消費電力がより少なく、その結果駆動時間が
長くなる。新規な低電圧標準規格の別の利点は、新規な
ＣＭＯＳ高論理及び低論理信号電位レベルが、バイポー
ラＴＴＬ回路の論理信号電位レベルと互換性を有するこ
とにある。しかしながら、コンピュータのサブシステム
の全てが3.3Ｖ標準規格へと必然的に変換される訳では
ないという点で、ノート型及びＰＤＡコンピュータに対
してこの新規な3.3Ｖ標準規格を適用することには困難
性がある。例えば、市販のディスクドライブは依然とし
て５Ｖ標準規格をベースとして動作し、従ってディスク
コントローラを含むディスクドライブのサブシステム
は、５Ｖ標準規格の回路をベースとするものでなければ
ならない。
【０００８】このようなノート型又はその他のＰＤＡコ
ンピュータにおいては、システムボード、即ちマザーボ
ードには、3.3Ｖのマイクロプロセッサ（μＰ）コンピ
ュータシステムと、液晶ディスプレイ（ＬＣＤ）ポー
ト、ＲＳ２３２通信ポート、電源ポート、及び外部メモ
リポート等の周辺機器を制御するための複数のポートが
含まれる。しかしながら、ディスクドライブポートは５
Ｖのサブシステム、即ちハードディスクドライブを駆動
するディスクコントローラと通じている。そこでトラン
スレータが、3.3ＶのμＰシステムと、ディスクドライ
ブポート及び５Ｖのディスクドライブコントローラサブ
システムとの間に必要とされる。このような3.3Ｖから
５Ｖへのトランスレータは、例えばナショナル・セミコ
ンダクタ社によりトランスレータデバイスLVX4245TMと
して市販されている。
ンピュータにおいては、システムボード、即ちマザーボ
ードには、3.3Ｖのマイクロプロセッサ（μＰ）コンピ
ュータシステムと、液晶ディスプレイ（ＬＣＤ）ポー
ト、ＲＳ２３２通信ポート、電源ポート、及び外部メモ
リポート等の周辺機器を制御するための複数のポートが
含まれる。しかしながら、ディスクドライブポートは５
Ｖのサブシステム、即ちハードディスクドライブを駆動
するディスクコントローラと通じている。そこでトラン
スレータが、3.3ＶのμＰシステムと、ディスクドライ
ブポート及び５Ｖのディスクドライブコントローラサブ
システムとの間に必要とされる。このような3.3Ｖから
５Ｖへのトランスレータは、例えばナショナル・セミコ
ンダクタ社によりトランスレータデバイスLVX4245TMと
して市販されている。
【０００９】「パワーダウン」の問題に匹敵する問題
が、3.3Ｖ及び５Ｖ電源を組み込んだサブシステムの如
き新規な複合多重電源システム、及び共通のバスに結合
された多重非互換電源出力バッファ回路を備えたトラン
スレータについて生ずる。アクティブなバッファ回路に
より出力バスへと印加された高電圧レベル電源信号か
ら、共通のバス上にある休止出力バッファ回路の低電圧
電源レールへの寄生漏れ経路が生成され得る。トランス
レータ回路内における電源の競合を防ぐためにも、分離
が必要とされる。
が、3.3Ｖ及び５Ｖ電源を組み込んだサブシステムの如
き新規な複合多重電源システム、及び共通のバスに結合
された多重非互換電源出力バッファ回路を備えたトラン
スレータについて生ずる。アクティブなバッファ回路に
より出力バスへと印加された高電圧レベル電源信号か
ら、共通のバス上にある休止出力バッファ回路の低電圧
電源レールへの寄生漏れ経路が生成され得る。トランス
レータ回路内における電源の競合を防ぐためにも、分離
が必要とされる。
【００１０】
【発明が解決しようとする課題】そこで本発明の課題
は、「パワーダウン」と同時に、共通の外部出力バスに
対する高インピーダンスを依然として示すことが可能
な、フルスイングＣＭＯＳバッファ回路についての新規
な出力バッファ回路構成を提供することである。この新
規な出力バッファ回路は、ＰＭＯＳプルアップトランジ
スタを介して出力バスからパワーダウンされた高電位電
源レールへの寄生漏れ電流経路を防止する。実際には、
本発明は「パワーダウントライステート」状態を確実な
らしめるものである。
は、「パワーダウン」と同時に、共通の外部出力バスに
対する高インピーダンスを依然として示すことが可能
な、フルスイングＣＭＯＳバッファ回路についての新規
な出力バッファ回路構成を提供することである。この新
規な出力バッファ回路は、ＰＭＯＳプルアップトランジ
スタを介して出力バスからパワーダウンされた高電位電
源レールへの寄生漏れ電流経路を防止する。実際には、
本発明は「パワーダウントライステート」状態を確実な
らしめるものである。
【００１１】本発明の別の課題は、「パワーダウン」又
は「ホットインサート」に際して、共通バスのローディ
ング、バスの競合の生成、信号の劣化、或いは共通バス
上への疑似信号の生成を回避する、フルスイングＣＭＯ
Ｓ出力バッファ回路を提供することである。重要なこと
は、フルスイングＣＭＯＳの動作について、出力プルア
ップトランジスタがＰチャネルトランジスタであること
である。
は「ホットインサート」に際して、共通バスのローディ
ング、バスの競合の生成、信号の劣化、或いは共通バス
上への疑似信号の生成を回避する、フルスイングＣＭＯ
Ｓ出力バッファ回路を提供することである。重要なこと
は、フルスイングＣＭＯＳの動作について、出力プルア
ップトランジスタがＰチャネルトランジスタであること
である。
【００１２】本発明のさらなる課題は、多重電源共通バ
ス出力バッファ回路システムにおいて用いる新規な出力
バッファ回路構成であって、異なる非互換電源の間にお
ける破壊的漏れ経路を防止するものを提供することであ
る。例えば本発明は、3.3Ｖ／５Ｖトランスレータと５
Ｖ／3.3Ｖトランスレータ及び出力バッファ回路を含め
て、５Ｖ標準規格回路と3.3Ｖ標準規格回路を混在させ
組み込んだシステム回路において用いるのに適してい
る。
ス出力バッファ回路システムにおいて用いる新規な出力
バッファ回路構成であって、異なる非互換電源の間にお
ける破壊的漏れ経路を防止するものを提供することであ
る。例えば本発明は、3.3Ｖ／５Ｖトランスレータと５
Ｖ／3.3Ｖトランスレータ及び出力バッファ回路を含め
て、５Ｖ標準規格回路と3.3Ｖ標準規格回路を混在させ
組み込んだシステム回路において用いるのに適してい
る。
【００１３】
【課題を解決するための手段】以上の課題を解決するた
めに、本発明は、高電位及び低電位レベルの出力信号を
伝播するための出力（VOUT）と、この出力と高電位電源
レールとの間に結合された一次電流経路を有するＰチャ
ネルプルアップ出力トランジスタ（PMOS1）とを有する
タイプの新規なバッファ回路を提供する。このプルアッ
プ出力トランジスタ（PMOS1）は、バッファ回路に結合
された制御ノードを有し、高電位電源レール（VCC）を
出力（VOUT）に結合するためのプルアップ出力トランジ
スタの一次電流経路の導通状態を制御する。プルアップ
出力トランジスタは、Ｐ形キャリヤ半導体材料基板（PS
UB）に形成されたＮ形キャリヤ半導体材料のウェル（NW
ELL）に作り込まれる。このウェルは高電位電源レール
（VCC）に結合され、基板は低電位電源レール（GND）に
結合される。
めに、本発明は、高電位及び低電位レベルの出力信号を
伝播するための出力（VOUT）と、この出力と高電位電源
レールとの間に結合された一次電流経路を有するＰチャ
ネルプルアップ出力トランジスタ（PMOS1）とを有する
タイプの新規なバッファ回路を提供する。このプルアッ
プ出力トランジスタ（PMOS1）は、バッファ回路に結合
された制御ノードを有し、高電位電源レール（VCC）を
出力（VOUT）に結合するためのプルアップ出力トランジ
スタの一次電流経路の導通状態を制御する。プルアップ
出力トランジスタは、Ｐ形キャリヤ半導体材料基板（PS
UB）に形成されたＮ形キャリヤ半導体材料のウェル（NW
ELL）に作り込まれる。このウェルは高電位電源レール
（VCC）に結合され、基板は低電位電源レール（GND）に
結合される。
【００１４】本発明によれば、このウェル（NWELL）と
高電位電源レール（VCC）との間に結合された一次電流
経路を有する、ＰチャネルＮウェル分離スイッチトラン
ジスタ（PW1）が提供される。このＮウェル分離スイッ
チトランジスタ（PW1）は、バッファ回路においてプル
アップ出力トランジスタ（PMOS1）の制御ノードに結合
された制御ノードを有し、Ｎウェル分離スイッチトラン
ジスタ（PW1）の導通状態を出力プルアップトランジス
タ（PMOS1）と実質的に同期して制御する。プルアップ
出力トランジスタ（PMOS1）のウェル（NWELL）はこれに
よって、プルアップ出力トランジスタ（PMOS1）が導通
していない場合に、高電位電源レール（VCC）から分離
される。
高電位電源レール（VCC）との間に結合された一次電流
経路を有する、ＰチャネルＮウェル分離スイッチトラン
ジスタ（PW1）が提供される。このＮウェル分離スイッ
チトランジスタ（PW1）は、バッファ回路においてプル
アップ出力トランジスタ（PMOS1）の制御ノードに結合
された制御ノードを有し、Ｎウェル分離スイッチトラン
ジスタ（PW1）の導通状態を出力プルアップトランジス
タ（PMOS1）と実質的に同期して制御する。プルアップ
出力トランジスタ（PMOS1）のウェル（NWELL）はこれに
よって、プルアップ出力トランジスタ（PMOS1）が導通
していない場合に、高電位電源レール（VCC）から分離
される。
【００１５】より詳しく述べると、この出力バッファ回
路は、制御ノードがバッファ回路に結合されることで、
プルアップ及びプルダウン出力トランジスタ（PMOS1, N
MOS1）が出力に結合されているタイプのものである。入
力（VIN）はデータ入力信号を受け取り、プレドライバ
回路がこの入力（VIN）とプルアップ及びプルダウン出
力トランジスタ（PMOS1, NMOS1）の制御ノードの間に結
合されて、これらの出力トランジスタを駆動するように
なっている。
路は、制御ノードがバッファ回路に結合されることで、
プルアップ及びプルダウン出力トランジスタ（PMOS1, N
MOS1）が出力に結合されているタイプのものである。入
力（VIN）はデータ入力信号を受け取り、プレドライバ
回路がこの入力（VIN）とプルアップ及びプルダウン出
力トランジスタ（PMOS1, NMOS1）の制御ノードの間に結
合されて、これらの出力トランジスタを駆動するように
なっている。
【００１６】本発明の別の特徴によれば、Ｎチャネル制
御ノード分離トランジスタ（N1）が設けられ、これはプ
ルアップ出力トランジスタ（PMOS1）の制御ノードとバ
ッファ回路のプレドライバ回路との間に結合された一次
電流経路を有する。この制御ノード分離トランジスタ
（N1）は、高電位電源レール（VCC）のパワーダウン又
は非互換電源電圧レベルの使用に際して、制御ノード分
離トランジスタ（N1）をターンオフしまた出力トランジ
スタ（PMOS1, NMOS1）の制御ノードを相互に分離するた
めに、高電位電源レール（VCC）に結合された制御ノー
ドを有する。
御ノード分離トランジスタ（N1）が設けられ、これはプ
ルアップ出力トランジスタ（PMOS1）の制御ノードとバ
ッファ回路のプレドライバ回路との間に結合された一次
電流経路を有する。この制御ノード分離トランジスタ
（N1）は、高電位電源レール（VCC）のパワーダウン又
は非互換電源電圧レベルの使用に際して、制御ノード分
離トランジスタ（N1）をターンオフしまた出力トランジ
スタ（PMOS1, NMOS1）の制御ノードを相互に分離するた
めに、高電位電源レール（VCC）に結合された制御ノー
ドを有する。
【００１７】本発明はまた、出力（VOUT）とプルアップ
出力トランジスタ（PMOS1）の制御ノードの間に結合さ
れた一次電流経路を有するＰチャネル帰還ターンオフト
ランジスタ（PP1）を提供する。この帰還ターンオフト
ランジスタ（PP1）は、高電位電源レール（VCC）に結合
された制御ノードを有し、バッファ回路のパワーダウン
又は異なる非互換電源の使用に際して、出力（VOUT）に
おける高電位レベル信号に応じてプルアップ出力トラン
ジスタ（PMOS1）をターンオフする。
出力トランジスタ（PMOS1）の制御ノードの間に結合さ
れた一次電流経路を有するＰチャネル帰還ターンオフト
ランジスタ（PP1）を提供する。この帰還ターンオフト
ランジスタ（PP1）は、高電位電源レール（VCC）に結合
された制御ノードを有し、バッファ回路のパワーダウン
又は異なる非互換電源の使用に際して、出力（VOUT）に
おける高電位レベル信号に応じてプルアップ出力トラン
ジスタ（PMOS1）をターンオフする。
【００１８】本発明の出力バッファ回路の利点は、それ
が多重出力バッファ回路システムの部分的なパワーダウ
ンについて適用可能であるだけでなく、同じチップ上に
おける非整合又は非互換電源の問題を解決するためにも
適用可能であるということである。かくして共通の外部
バスに結合されたサブシステムを、3.3Ｖ標準規格電源
及び５Ｖ標準規格電源の如き、非整合又は非互換電源に
よって駆動することが可能となる。出力プルアップトラ
ンジスタ（PMOS1）と同期して開放又は非導通となるＮ
ウェル分離スイッチトランジスタ（PW1）は、出力バス
における５ボルトの信号から、共通のバス上にある休止
している3.3Ｖ標準規格出力バッファ回路への破壊的経
路を遮り、又は防止する。その結果、非互換又は非整合
の電源レールを分離したままで、3.3Ｖ及び５Ｖのサブ
システムと出力バッファ回路の両者を同じ共通バスに結
合して共存させることができる。出力バッファ回路はま
た、それぞれの電源レールを分離すると同時に、3.3ボ
ルトから５ボルトレベルの信号への変換を可能にする。
が多重出力バッファ回路システムの部分的なパワーダウ
ンについて適用可能であるだけでなく、同じチップ上に
おける非整合又は非互換電源の問題を解決するためにも
適用可能であるということである。かくして共通の外部
バスに結合されたサブシステムを、3.3Ｖ標準規格電源
及び５Ｖ標準規格電源の如き、非整合又は非互換電源に
よって駆動することが可能となる。出力プルアップトラ
ンジスタ（PMOS1）と同期して開放又は非導通となるＮ
ウェル分離スイッチトランジスタ（PW1）は、出力バス
における５ボルトの信号から、共通のバス上にある休止
している3.3Ｖ標準規格出力バッファ回路への破壊的経
路を遮り、又は防止する。その結果、非互換又は非整合
の電源レールを分離したままで、3.3Ｖ及び５Ｖのサブ
システムと出力バッファ回路の両者を同じ共通バスに結
合して共存させることができる。出力バッファ回路はま
た、それぞれの電源レールを分離すると同時に、3.3ボ
ルトから５ボルトレベルの信号への変換を可能にする。
【００１９】本発明の他の特徴によれば、通常の動作モ
ードに際して使用するためのＰチャネルレールプル（pu
ll-to-the-rail）トランジスタ（PP2）が提供される。
一次電流経路が、プルアップ出力トランジスタ（PMOS
1）の制御ノードと高電位電源レール（VCC）との間に結
合されている。レールプルトランジスタ（PP2）は出力
（VOUT）に結合された制御ノードを有し、出力（VOUT）
における低電位レベル信号に応じて、プルアップ出力ト
ランジスタ（PMOS1）の制御ノードを高電位電源レール
（VCC）へとプルアップする。
ードに際して使用するためのＰチャネルレールプル（pu
ll-to-the-rail）トランジスタ（PP2）が提供される。
一次電流経路が、プルアップ出力トランジスタ（PMOS
1）の制御ノードと高電位電源レール（VCC）との間に結
合されている。レールプルトランジスタ（PP2）は出力
（VOUT）に結合された制御ノードを有し、出力（VOUT）
における低電位レベル信号に応じて、プルアップ出力ト
ランジスタ（PMOS1）の制御ノードを高電位電源レール
（VCC）へとプルアップする。
【００２０】本発明の別の特徴によれば、プルアップ出
力トランジスタ（PMOS1）、Ｐチャネル分離スイッチト
ランジスタ（PW1）、帰還ターンオフトランジスタ（PP
1）、及びＰチャネルレールプルトランジスタ（PP2）
は、Ｎ形キャリヤ半導体材料からなる同じウェル（NWEL
L）に作り込まれる。
力トランジスタ（PMOS1）、Ｐチャネル分離スイッチト
ランジスタ（PW1）、帰還ターンオフトランジスタ（PP
1）、及びＰチャネルレールプルトランジスタ（PP2）
は、Ｎ形キャリヤ半導体材料からなる同じウェル（NWEL
L）に作り込まれる。
【００２１】本発明はまた、Ｎチャネルプルダウン出力
トランジスタ（NMOS1）の制御ノードと低電位電源レー
ル（GND）との間に結合された一次電流経路を有するＮ
チャネルレールプルトランジスタ（NMOS6）を含むこと
ができる。Ｎチャネルレールプルトランジスタ（NMOS
6）の制御ノードは出力（VOUT）に結合され、出力（V
OUT）における高電位レベル信号に応じて、プルダウン
出力トランジスタ（NMOS1）の制御ノードを低電位電源
レール（GND）の電位レベルへとプルダウンする。
トランジスタ（NMOS1）の制御ノードと低電位電源レー
ル（GND）との間に結合された一次電流経路を有するＮ
チャネルレールプルトランジスタ（NMOS6）を含むこと
ができる。Ｎチャネルレールプルトランジスタ（NMOS
6）の制御ノードは出力（VOUT）に結合され、出力（V
OUT）における高電位レベル信号に応じて、プルダウン
出力トランジスタ（NMOS1）の制御ノードを低電位電源
レール（GND）の電位レベルへとプルダウンする。
【００２２】本発明はまた、出力（VOUT）と低電位電源
レール（GND）の間、及び高電位電源レール（VCC）と低
電位電源レール（GND）の間に結合された、遅延放電回
路（DDC）を提供する。この遅延放電回路（DDC）は、高
電位電源レール（VCC）と低電位電源レール（GND）との
間に結合され、中間ノード（nrc）を有するＲＣ遅延ネ
ットワークを取り入れている。
レール（GND）の間、及び高電位電源レール（VCC）と低
電位電源レール（GND）の間に結合された、遅延放電回
路（DDC）を提供する。この遅延放電回路（DDC）は、高
電位電源レール（VCC）と低電位電源レール（GND）との
間に結合され、中間ノード（nrc）を有するＲＣ遅延ネ
ットワークを取り入れている。
【００２３】遅延放電回路（DDC）はまた、出力
（VOUT）と出力ノード（no）の間、及び出力ノード（n
o）と低電位電源レール（GND）の間に結合された一次電
流経路を有するドライバ段（PMOS2, NMOS7）を取り入れ
ている。このドライバ段の入力制御ノードは、ＲＣ遅延
ネットワークの中間ノード（nrc）に結合されている。
このドライバ段は、バッファ回路のパワーダウンに際し
て出力バスと出力（VOUT）に現れる過渡的な高電位レベ
ル信号に応じて、出力ノード（no）に電流を伝播するよ
うに構成されている。
（VOUT）と出力ノード（no）の間、及び出力ノード（n
o）と低電位電源レール（GND）の間に結合された一次電
流経路を有するドライバ段（PMOS2, NMOS7）を取り入れ
ている。このドライバ段の入力制御ノードは、ＲＣ遅延
ネットワークの中間ノード（nrc）に結合されている。
このドライバ段は、バッファ回路のパワーダウンに際し
て出力バスと出力（VOUT）に現れる過渡的な高電位レベ
ル信号に応じて、出力ノード（no）に電流を伝播するよ
うに構成されている。
【００２４】遅延放電回路（DDC）はまた、高電位電源
レール（VCC）と低電位電源レール（GND）との間に結合
された一次電流経路を有するＶＣＣ放電トランジスタ
（NMOS8）を含む。ＶＣＣ放電トランジスタ（NMOS8）の
制御ノードはＤＤＣドライバ段（PMOS2, NMOS7）の出力
ノード（no）に結合され、バッファ回路のパワーダウン
に際してバス及び出力（VOUT）上に高電位レベル信号が
生成された場合に、高電位電源レール（VCC）から過渡
的電荷を放電する。
レール（VCC）と低電位電源レール（GND）との間に結合
された一次電流経路を有するＶＣＣ放電トランジスタ
（NMOS8）を含む。ＶＣＣ放電トランジスタ（NMOS8）の
制御ノードはＤＤＣドライバ段（PMOS2, NMOS7）の出力
ノード（no）に結合され、バッファ回路のパワーダウン
に際してバス及び出力（VOUT）上に高電位レベル信号が
生成された場合に、高電位電源レール（VCC）から過渡
的電荷を放電する。
【００２５】本発明の他の課題、特徴及び利点は、以下
の記述及び添付図面から明らかなものである。
の記述及び添付図面から明らかなものである。
【００２６】
【実施例】本発明によるフルスイングＣＭＯＳ出力バッ
ファ回路20が図１に示されている。この出力バッファ回
路20は例えば、図２に示すようにそれぞれの出力VOUTに
おいて共通の外部バス25に結合された多重出力バッファ
回路20, 22のシステムの１つである。この出力バッファ
回路20は、入力VINにおけるデータ信号に応じて、出力V
OUTにおいて高論理及び低論理レベルの出力信号を伝播
する。出力バッファ回路20はまた、トライステートイネ
ーブル回路を含み、外部バス25上で出力バッファ回路が
非アクティブ即ち休止状態にあり他のバッファ回路がア
クティブ状態にある場合に、共通外部バス25上の出力V
OUTにおいて高インピーダンスの第３状態を実現するト
ライステート入力OEを有している。
ファ回路20が図１に示されている。この出力バッファ回
路20は例えば、図２に示すようにそれぞれの出力VOUTに
おいて共通の外部バス25に結合された多重出力バッファ
回路20, 22のシステムの１つである。この出力バッファ
回路20は、入力VINにおけるデータ信号に応じて、出力V
OUTにおいて高論理及び低論理レベルの出力信号を伝播
する。出力バッファ回路20はまた、トライステートイネ
ーブル回路を含み、外部バス25上で出力バッファ回路が
非アクティブ即ち休止状態にあり他のバッファ回路がア
クティブ状態にある場合に、共通外部バス25上の出力V
OUTにおいて高インピーダンスの第３状態を実現するト
ライステート入力OEを有している。
【００２７】出力VOUTにおいて高論理及び低論理電位レ
ベル信号を伝播するために、Ｐチャネルプルアップ出力
トランジスタPMOS1が、高電位電源レールVCCと出力VOUT
の間に結合されている。Ｎチャネル一次プルダウン出力
トランジスタNMOS1が、出力VOUTと低電位電源レールGND
の間に結合されている。バッファ回路20についてのこの
出力プルダウン回路はまた、一次プルダウン出力トラン
ジスタNMOS1と並列に結合された、小チャネル幅の二次
プルダウン出力トランジスタNMOS2を含んでおり、遅延
要素がＰＭＯＳトランジスタP2によって提供される。遅
延トランジスタP2の一次電流経路は、二次及び一次プル
ダウン出力トランジスタNMOS2, NMOS1のコントロールゲ
ートノードの間に結合されている。
ベル信号を伝播するために、Ｐチャネルプルアップ出力
トランジスタPMOS1が、高電位電源レールVCCと出力VOUT
の間に結合されている。Ｎチャネル一次プルダウン出力
トランジスタNMOS1が、出力VOUTと低電位電源レールGND
の間に結合されている。バッファ回路20についてのこの
出力プルダウン回路はまた、一次プルダウン出力トラン
ジスタNMOS1と並列に結合された、小チャネル幅の二次
プルダウン出力トランジスタNMOS2を含んでおり、遅延
要素がＰＭＯＳトランジスタP2によって提供される。遅
延トランジスタP2の一次電流経路は、二次及び一次プル
ダウン出力トランジスタNMOS2, NMOS1のコントロールゲ
ートノードの間に結合されている。
【００２８】この出力プルダウン回路構成は、出力VOUT
におる高論理レベルから低論理レベルへの遷移に際し
て、出力VOUTからのシンク電流の分岐ターンオンをもた
らす。これは最初に、入力信号に応じて小チャネル幅二
次プルダウン出力トランジスタNMOS2をターンオンし、
続いて選択された遅延時間の後に、一次プルダウン出力
トランジスタNMOS1をターンオンすることによって達成
される。出力シンク電流の分岐ターンオンは、スイッチ
ング誘起ノイズ、即ち接地バウンス及び接地アンダシュ
ートを減少する。これについては、1990年10月２日に発
行された「スイッチング誘起ノイズを減少するための出
力バッファ」と題するJeffrey B. Davisの米国特許第4,
961,010号、及び1991年７月30日に発行された「スイッ
チング誘起ノイズを減少するための出力電圧検出を備え
た出力バッファ回路」と題するJeffrey B. Davisの米国
特許第5,036,222号に詳しく記載されている。ショット
キーダイオードSD1は、出力VOUTにおける低論理から高
論理レベルへの遷移に際して、一次プルダウン出力トラ
ンジスタNMOS1のターンオフを容易ならしめる。
におる高論理レベルから低論理レベルへの遷移に際し
て、出力VOUTからのシンク電流の分岐ターンオンをもた
らす。これは最初に、入力信号に応じて小チャネル幅二
次プルダウン出力トランジスタNMOS2をターンオンし、
続いて選択された遅延時間の後に、一次プルダウン出力
トランジスタNMOS1をターンオンすることによって達成
される。出力シンク電流の分岐ターンオンは、スイッチ
ング誘起ノイズ、即ち接地バウンス及び接地アンダシュ
ートを減少する。これについては、1990年10月２日に発
行された「スイッチング誘起ノイズを減少するための出
力バッファ」と題するJeffrey B. Davisの米国特許第4,
961,010号、及び1991年７月30日に発行された「スイッ
チング誘起ノイズを減少するための出力電圧検出を備え
た出力バッファ回路」と題するJeffrey B. Davisの米国
特許第5,036,222号に詳しく記載されている。ショット
キーダイオードSD1は、出力VOUTにおける低論理から高
論理レベルへの遷移に際して、一次プルダウン出力トラ
ンジスタNMOS1のターンオフを容易ならしめる。
【００２９】入力VINは、プルアップ及びプルダウン出
力トランジスタPMOS1, NMOS1を駆動するためのプレドラ
イバ回路PMOS5, NMOS4, PMOS6, NMOS3, I1, PMOS9, NMO
S5に結合されている。トライステートイネーブル入力OE
もまたプレドライバ回路に結合されており、この回路は
高インピーダンスの第３状態を実現するためのトライス
テートイネーブル回路を含んでいる。このプレドライバ
回路は例えば、併合型ＮＡＮＤ／ＮＯＲゲートタイプの
プレドライバであり、出力プルアップ及びプルダウント
ランジスタの同時的導通を低減させる。
力トランジスタPMOS1, NMOS1を駆動するためのプレドラ
イバ回路PMOS5, NMOS4, PMOS6, NMOS3, I1, PMOS9, NMO
S5に結合されている。トライステートイネーブル入力OE
もまたプレドライバ回路に結合されており、この回路は
高インピーダンスの第３状態を実現するためのトライス
テートイネーブル回路を含んでいる。このプレドライバ
回路は例えば、併合型ＮＡＮＤ／ＮＯＲゲートタイプの
プレドライバであり、出力プルアップ及びプルダウント
ランジスタの同時的導通を低減させる。
【００３０】本発明によれば、ＰチャネルＮウェルスイ
ッチトランジスタPW1が、高電位電源レールVCCとＮウェ
ル又はバックゲートプルアップ出力トランジスタPMOS1
との間の一次電流経路に結合されている。Ｎウェルスイ
ッチトランジスタPW1のコントロールゲートノードは、
プルアップ出力トランジスタPMOS1のコントロールゲー
トノードに結合され、トランジスタPW1とPMOS1が実質的
に同期して動作するようになっている。以下で詳細に記
述するように、出力VOUTにおける対象となる複数のＰチ
ャネルトランジスタは同じＮウェルに構成されており、
このＮウェルがＮウェルスイッチトランジスタPW1によ
り駆動される。ＰＭＯＳトランジスタPW1は従って、出
力におけるＰチャネルトランジスタのＮウェルを、高電
位電源レールVCCから分離することができる。出力Ｎウ
ェルは、ＮウェルスイッチトランジスタPW1が導通して
いない場合には、高電位電源レールVCCから分離され
る。このことは後述のように、Ｎウェルスイッチトラン
ジスタPW1とプルアップ出力トランジスタPMOS1のコント
ロールゲートノードが、出力バッファ回路20の高電位電
源レールVCCのパワーダウンに際して高論理電位レベル
信号により駆動されている場合、及び出力VOUT及び高電
位電源レールVCCにおいて互換性のない異なる電源電圧
レベルが現れる場合に生ずる。
ッチトランジスタPW1が、高電位電源レールVCCとＮウェ
ル又はバックゲートプルアップ出力トランジスタPMOS1
との間の一次電流経路に結合されている。Ｎウェルスイ
ッチトランジスタPW1のコントロールゲートノードは、
プルアップ出力トランジスタPMOS1のコントロールゲー
トノードに結合され、トランジスタPW1とPMOS1が実質的
に同期して動作するようになっている。以下で詳細に記
述するように、出力VOUTにおける対象となる複数のＰチ
ャネルトランジスタは同じＮウェルに構成されており、
このＮウェルがＮウェルスイッチトランジスタPW1によ
り駆動される。ＰＭＯＳトランジスタPW1は従って、出
力におけるＰチャネルトランジスタのＮウェルを、高電
位電源レールVCCから分離することができる。出力Ｎウ
ェルは、ＮウェルスイッチトランジスタPW1が導通して
いない場合には、高電位電源レールVCCから分離され
る。このことは後述のように、Ｎウェルスイッチトラン
ジスタPW1とプルアップ出力トランジスタPMOS1のコント
ロールゲートノードが、出力バッファ回路20の高電位電
源レールVCCのパワーダウンに際して高論理電位レベル
信号により駆動されている場合、及び出力VOUT及び高電
位電源レールVCCにおいて互換性のない異なる電源電圧
レベルが現れる場合に生ずる。
【００３１】出力バッファ回路にはまた、Ｐチャネル帰
還トランジスタPP1が含まれており、その一次電流経路
はプルアップ出力トランジスタPMOS1と出力VOUTの間に
ある。帰還トランジスタPP1のコントロールゲートノー
ドは高電位電源レールVCCに結合されており、かくして
通常は非導通とされる。しかしながら、パワーダウンに
際して、或いは出力VOUT及び高電位電源レールVCCにお
けるアンバランスな又は互換性のない電源電圧レベルの
発現に際して、帰還トランジスタPP1は出力VOUTにおけ
る高論理電位レベル信号を、Ｎウェルスイッチトランジ
スタPW1及びプルアップ出力トランジスタPMOS1のコント
ロールゲートノードへと帰還する。従ってトランジスタ
PW1及びPMOS1は、非導通状態に保持される。これらの条
件下で、帰還トランジスタPP1は、出力VOUTにおける高
論理電位レベル信号の生成に際して、トランジスタPW1
及びPMOS1のコントロールゲートノードを逆駆動する。
Ｎウェルから高電位電源レールVCCの部分における寄生
接合ダイオードを介しての漏れ電流経路、及びプルアッ
プ出力トランジスタPMOS1を介する何らかの直接的電流
経路は、ＮウェルスイッチトランジスタPW1によって阻
止される。パワーダウンされた高電位電源レールVCC
は、出力VOUTから分離されたままである。
還トランジスタPP1が含まれており、その一次電流経路
はプルアップ出力トランジスタPMOS1と出力VOUTの間に
ある。帰還トランジスタPP1のコントロールゲートノー
ドは高電位電源レールVCCに結合されており、かくして
通常は非導通とされる。しかしながら、パワーダウンに
際して、或いは出力VOUT及び高電位電源レールVCCにお
けるアンバランスな又は互換性のない電源電圧レベルの
発現に際して、帰還トランジスタPP1は出力VOUTにおけ
る高論理電位レベル信号を、Ｎウェルスイッチトランジ
スタPW1及びプルアップ出力トランジスタPMOS1のコント
ロールゲートノードへと帰還する。従ってトランジスタ
PW1及びPMOS1は、非導通状態に保持される。これらの条
件下で、帰還トランジスタPP1は、出力VOUTにおける高
論理電位レベル信号の生成に際して、トランジスタPW1
及びPMOS1のコントロールゲートノードを逆駆動する。
Ｎウェルから高電位電源レールVCCの部分における寄生
接合ダイオードを介しての漏れ電流経路、及びプルアッ
プ出力トランジスタPMOS1を介する何らかの直接的電流
経路は、ＮウェルスイッチトランジスタPW1によって阻
止される。パワーダウンされた高電位電源レールVCC
は、出力VOUTから分離されたままである。
【００３２】帰還トランジスタPP1もまた、他のＰチャ
ネル出力トランジスタと同じＮウェルに構成されている
から、Ｐ形基板PSUB及びＮウェルから帰還トランジスタ
ＰＰ１を介して高電位電源レールＶＣＣへの寄生ダイオ
ード経路もまた、ＮウェルスイッチトランジスタPW1に
よって阻止される。以下で詳しく述べるように、プルア
ップ出力回路に関連する全てのＰチャネルトランジスタ
は、ＮウェルスイッチトランジスタPW1のみを介して高
電位電源レールVCCから駆動されている共通のＮウェル
に構成されている。従って、出力VOUTからの高電位電源
レールVCCの完全な分離が達成される。
ネル出力トランジスタと同じＮウェルに構成されている
から、Ｐ形基板PSUB及びＮウェルから帰還トランジスタ
ＰＰ１を介して高電位電源レールＶＣＣへの寄生ダイオ
ード経路もまた、ＮウェルスイッチトランジスタPW1に
よって阻止される。以下で詳しく述べるように、プルア
ップ出力回路に関連する全てのＰチャネルトランジスタ
は、ＮウェルスイッチトランジスタPW1のみを介して高
電位電源レールVCCから駆動されている共通のＮウェル
に構成されている。従って、出力VOUTからの高電位電源
レールVCCの完全な分離が達成される。
【００３３】やはり図１の出力バッファ回路20に含まれ
ているものとして、ゲートトランジスタN1を介してのＮ
チャネル分離経路があり、これはプルアップ出力トラン
ジスタPMOS1のコントロールゲートノードとバッファ回
路20の入力トランジスタPMOS5, NMOS4の間に結合された
一次電流経路を有する。Ｎチャネル分離トランジスタN1
のコントロールゲートノードは、高電位電源レールVCC
に結合されている。バッファ回路20のパワーダウンに際
して、また出力VOUT及び高電位電源レールVCCにおける
アンバランスな又は互換性のない電源電圧レベルの発現
に際して、ＮＭＯＳ分離ゲートトランジスタN1は、プル
アップ及びプルダウン出力トランジスタPMOS1, NMOS1の
コントロールゲートノードを分離する。ショットキーダ
イオードSD2は、プルアップ出力トランジスタPMOS1のタ
ーンオフを容易ならしめる。
ているものとして、ゲートトランジスタN1を介してのＮ
チャネル分離経路があり、これはプルアップ出力トラン
ジスタPMOS1のコントロールゲートノードとバッファ回
路20の入力トランジスタPMOS5, NMOS4の間に結合された
一次電流経路を有する。Ｎチャネル分離トランジスタN1
のコントロールゲートノードは、高電位電源レールVCC
に結合されている。バッファ回路20のパワーダウンに際
して、また出力VOUT及び高電位電源レールVCCにおける
アンバランスな又は互換性のない電源電圧レベルの発現
に際して、ＮＭＯＳ分離ゲートトランジスタN1は、プル
アップ及びプルダウン出力トランジスタPMOS1, NMOS1の
コントロールゲートノードを分離する。ショットキーダ
イオードSD2は、プルアップ出力トランジスタPMOS1のタ
ーンオフを容易ならしめる。
【００３４】異なる多重非互換電源を備え、共通のバス
に結ばれた多重出力バッファ回路のシステムにおいて
の、出力バッファ回路20の動作をさらに理解するため
に、図２をも参照する。図２に示されているように、幾
つかの出力バッファ回路20は、JEDEC標準規格8-1Aの3.3
Ｖ標準規格電源の如き、例えば3.3Ｖの高電位レベル電
源VCCAに結合されている。他の出力バッファ回路22は、
５Ｖ標準規格電源VCCBに結合されている。3.3Ｖ電源レ
ールVCCAに結合された出力バッファ回路20がトライステ
ートモードで非アクティブである場合には、５Ｖ電源VC
CBに結合された出力バッファ回路22の１つによって駆動
されている共通バス25上に５ボルト信号が現れる可能性
がある。従って５Ｖ信号が、休止状態の3.3Ｖ出力バッ
ファ回路20の出力VOUTに現れうる。
に結ばれた多重出力バッファ回路のシステムにおいて
の、出力バッファ回路20の動作をさらに理解するため
に、図２をも参照する。図２に示されているように、幾
つかの出力バッファ回路20は、JEDEC標準規格8-1Aの3.3
Ｖ標準規格電源の如き、例えば3.3Ｖの高電位レベル電
源VCCAに結合されている。他の出力バッファ回路22は、
５Ｖ標準規格電源VCCBに結合されている。3.3Ｖ電源レ
ールVCCAに結合された出力バッファ回路20がトライステ
ートモードで非アクティブである場合には、５Ｖ電源VC
CBに結合された出力バッファ回路22の１つによって駆動
されている共通バス25上に５ボルト信号が現れる可能性
がある。従って５Ｖ信号が、休止状態の3.3Ｖ出力バッ
ファ回路20の出力VOUTに現れうる。
【００３５】帰還トランジスタPP1のコントロールゲー
トノードは、比較的低い電位レベルであるVCCAに結合さ
れているから、帰還トランジスタPP1は導通し、Ｎウェ
ルスイッチトランジスタPW1及びプルアップ出力トラン
ジスタPMOS1のゲートノードを逆駆動するため、それら
は完全にオフ状態のままである。従って出力VOUTにおけ
る５ボルト信号は、寄生PSUB／NWELLダイオードを介し
てより低い3.3Ｖ電源レールVCCへの漏れ電流経路を見い
出すことができない。また、VCCAへの直接的な電流経路
に関してプルアップ出力トランジスタPMOS1をターンオ
ンすることもできない。かくして図１の出力バッファ回
路のＰチャネルトランジスタプルアップ出力回路構成
は、パワーダウン又はホットインサートに際してと、多
重非互換電源に関しての両方について動作可能であり、
高電位電源レールVCC, VCCAを出力VOUTから分離する。
外部バス25の破壊的ローディング、バスの競合、共通外
部バス25上への信号の劣化又は疑似信号、及び非互換電
源による破壊は防止される。
トノードは、比較的低い電位レベルであるVCCAに結合さ
れているから、帰還トランジスタPP1は導通し、Ｎウェ
ルスイッチトランジスタPW1及びプルアップ出力トラン
ジスタPMOS1のゲートノードを逆駆動するため、それら
は完全にオフ状態のままである。従って出力VOUTにおけ
る５ボルト信号は、寄生PSUB／NWELLダイオードを介し
てより低い3.3Ｖ電源レールVCCへの漏れ電流経路を見い
出すことができない。また、VCCAへの直接的な電流経路
に関してプルアップ出力トランジスタPMOS1をターンオ
ンすることもできない。かくして図１の出力バッファ回
路のＰチャネルトランジスタプルアップ出力回路構成
は、パワーダウン又はホットインサートに際してと、多
重非互換電源に関しての両方について動作可能であり、
高電位電源レールVCC, VCCAを出力VOUTから分離する。
外部バス25の破壊的ローディング、バスの競合、共通外
部バス25上への信号の劣化又は疑似信号、及び非互換電
源による破壊は防止される。
【００３６】図３に示されたフルスイング出力バッファ
回路30は、バッファ回路の通常の２状態（bistate）動
作モードに際して、プルアップ及びプルダウン出力トラ
ンジスタPMOS1, NMOS1のターンオフの改善をもたらす。
出力バッファ回路30の構成要素の大部分は、出力バッフ
ァ回路20の構成要素と同じであり、同じ参照符号によっ
て表示されている。加えて、Ｐチャネルレールプルトラ
ンジスタPP2が結合されており、その一次電流経路はプ
ルアップ出力トランジスタPMOS1のコントロールゲート
ノードと高電位電源レールVCCの間に結合されている。
ＰＭＯＳレールプルトランジスタPP2のコントロールゲ
ートノードは、出力VOUTに結合されている。
回路30は、バッファ回路の通常の２状態（bistate）動
作モードに際して、プルアップ及びプルダウン出力トラ
ンジスタPMOS1, NMOS1のターンオフの改善をもたらす。
出力バッファ回路30の構成要素の大部分は、出力バッフ
ァ回路20の構成要素と同じであり、同じ参照符号によっ
て表示されている。加えて、Ｐチャネルレールプルトラ
ンジスタPP2が結合されており、その一次電流経路はプ
ルアップ出力トランジスタPMOS1のコントロールゲート
ノードと高電位電源レールVCCの間に結合されている。
ＰＭＯＳレールプルトランジスタPP2のコントロールゲ
ートノードは、出力VOUTに結合されている。
【００３７】同様に、Ｎチャネルレールプルトランジス
タNMOS6が、プルダウン出力トランジスタNMOS1のコント
ロールゲートノードと低電位電源レールGNDの間に結合
されている。ＮＭＯＳレールプルトランジスタNMOS6の
コントロールゲートノードは、出力VOUTに結合されてい
る。出力VOUTにおける低論理から高論理電位レベルへの
遷移に際して、レールプルトランジスタNMOS6はプルダ
ウン出力トランジスタNMOS1を完全に遮断する。同様に
出力VOUTにおける高論理から低論理電位レベルへの遷移
に際して、レールプルトランジスタPP2は、プルアップ
出力トランジスタPMOS1を完全にターンオフさせる。従
って図３に示されているように、ターンオフを容易にす
るショットキーダイオードSD1及びSD2は取り除くことが
できる。ＰＭＯＳレールプルトランジスタPP2はまた、P
W1, PMOS1及びPP1と同じ出力Ｎウェルに作り込むことが
できる。
タNMOS6が、プルダウン出力トランジスタNMOS1のコント
ロールゲートノードと低電位電源レールGNDの間に結合
されている。ＮＭＯＳレールプルトランジスタNMOS6の
コントロールゲートノードは、出力VOUTに結合されてい
る。出力VOUTにおける低論理から高論理電位レベルへの
遷移に際して、レールプルトランジスタNMOS6はプルダ
ウン出力トランジスタNMOS1を完全に遮断する。同様に
出力VOUTにおける高論理から低論理電位レベルへの遷移
に際して、レールプルトランジスタPP2は、プルアップ
出力トランジスタPMOS1を完全にターンオフさせる。従
って図３に示されているように、ターンオフを容易にす
るショットキーダイオードSD1及びSD2は取り除くことが
できる。ＰＭＯＳレールプルトランジスタPP2はまた、P
W1, PMOS1及びPP1と同じ出力Ｎウェルに作り込むことが
できる。
【００３８】別の修正例が、図４に示した出力バッファ
回路40の断片部分に示されている。出力バッファ回路40
においては、ＰＭＯＳレールプルトランジスタPP2は用
いられておらず、ターンオフを容易にするショットキー
ダイオードSD1及びSD2がバッファ回路に戻されている。
また、ＮチャネルレールプルトランジスタNMOS6は保持
されているが、図４に示すところではショットキーダイ
オードSD1と接地電位電源レールGNDの間の位置にある。
放電用トランジスタであるNMOS6のコントロールゲート
ノードは、この場合も出力VOUTに結合されている。この
位置においては、ＮチャネルレールプルトランジスタNM
OS6は、出力VOUTがＰＮ接合のしきい値VTHよりも高い場
合に、一次プルダウン出力トランジスタNMOS1のゲート
を放電させる。放電トランジスタNMOS6は、パワーダウ
ンに際して出力VOUTに過渡的な交流が現れ、高電位レベ
ルの電源レールVCCが浮動している場合に、出力バッフ
ァ回路40の性能を改善する。
回路40の断片部分に示されている。出力バッファ回路40
においては、ＰＭＯＳレールプルトランジスタPP2は用
いられておらず、ターンオフを容易にするショットキー
ダイオードSD1及びSD2がバッファ回路に戻されている。
また、ＮチャネルレールプルトランジスタNMOS6は保持
されているが、図４に示すところではショットキーダイ
オードSD1と接地電位電源レールGNDの間の位置にある。
放電用トランジスタであるNMOS6のコントロールゲート
ノードは、この場合も出力VOUTに結合されている。この
位置においては、ＮチャネルレールプルトランジスタNM
OS6は、出力VOUTがＰＮ接合のしきい値VTHよりも高い場
合に、一次プルダウン出力トランジスタNMOS1のゲート
を放電させる。放電トランジスタNMOS6は、パワーダウ
ンに際して出力VOUTに過渡的な交流が現れ、高電位レベ
ルの電源レールVCCが浮動している場合に、出力バッフ
ァ回路40の性能を改善する。
【００３９】高電位電源レールVCCが浮動している場合
の出力バッファ回路のパワーダウンに際して、共通の外
部バス上にある過渡的な交流は依然として、電源レール
VCCに対する出力VOUTの寄生静電容量交流結合と、パワ
ーダウンされたバッファ回路の内部ノードを介して、内
部のVCC電源レールに対する電荷の蓄積を生ずる可能性
がある。例えば、プルアップ出力トランジスタPMOS1の
ドレーン／ソース寄生静電容量は、出力VOUTとVCC電源
レールとの間に望ましくない交流結合をもたらす。パワ
ーダウンされた出力バッファ回路についてのこの問題を
解決するために、本発明は図５の出力バッファ回路50に
示す如き、新規な遅延放電回路DDCを提供している。こ
の出力バッファ回路50は出力バッファ回路20及び40に類
似のものであり、同じ構成要素及び同様の機能を実行す
る構成要素は、同じ参照符号で示している。遅延放電回
路DDCを付加したことにより、図５の出力バッファ回路5
0はパワーダウン条件に対してだけ適用可能となり、3.3
Ｖ標準規格電源と５Ｖ標準規格電源が混在する多重出力
バッファ回路システムのような、混在電源システムにつ
いては適用できない。
の出力バッファ回路のパワーダウンに際して、共通の外
部バス上にある過渡的な交流は依然として、電源レール
VCCに対する出力VOUTの寄生静電容量交流結合と、パワ
ーダウンされたバッファ回路の内部ノードを介して、内
部のVCC電源レールに対する電荷の蓄積を生ずる可能性
がある。例えば、プルアップ出力トランジスタPMOS1の
ドレーン／ソース寄生静電容量は、出力VOUTとVCC電源
レールとの間に望ましくない交流結合をもたらす。パワ
ーダウンされた出力バッファ回路についてのこの問題を
解決するために、本発明は図５の出力バッファ回路50に
示す如き、新規な遅延放電回路DDCを提供している。こ
の出力バッファ回路50は出力バッファ回路20及び40に類
似のものであり、同じ構成要素及び同様の機能を実行す
る構成要素は、同じ参照符号で示している。遅延放電回
路DDCを付加したことにより、図５の出力バッファ回路5
0はパワーダウン条件に対してだけ適用可能となり、3.3
Ｖ標準規格電源と５Ｖ標準規格電源が混在する多重出力
バッファ回路システムのような、混在電源システムにつ
いては適用できない。
【００４０】図５に示されているように、放電遅延回路
DDCは、出力VOUTと低電位電源レールGNDの間、及び高電
位電源レールVCCと低電位電源レールGNDの間に結合され
た構成要素を含む。高電位電源レールVCCと低電位電源
レールGNDの間にはＲＣ遅延ネットワークが結合されて
おり、中間ノードnrcを有する。ＲＣ遅延ネットワーク
は、高電位電源レールVCCに結合された抵抗R1と、低電
位電源レールGNDに結合されたコンデンサC1によって提
供される。抵抗R1とコンデンサC1は、中間ノードnrcに
おいて結合されている。その抵抗値と静電容量値は、バ
ッファ回路50のパワーダウンに際して外部バス及び出力
VOUT上に高電位レベル信号が生成された場合に、ドライ
バ段PMOS2, NMOS7のターンオフを遅延させるように選択
される。
DDCは、出力VOUTと低電位電源レールGNDの間、及び高電
位電源レールVCCと低電位電源レールGNDの間に結合され
た構成要素を含む。高電位電源レールVCCと低電位電源
レールGNDの間にはＲＣ遅延ネットワークが結合されて
おり、中間ノードnrcを有する。ＲＣ遅延ネットワーク
は、高電位電源レールVCCに結合された抵抗R1と、低電
位電源レールGNDに結合されたコンデンサC1によって提
供される。抵抗R1とコンデンサC1は、中間ノードnrcに
おいて結合されている。その抵抗値と静電容量値は、バ
ッファ回路50のパワーダウンに際して外部バス及び出力
VOUT上に高電位レベル信号が生成された場合に、ドライ
バ段PMOS2, NMOS7のターンオフを遅延させるように選択
される。
【００４１】ドライバ段PMOS2, NMOS7はインバータ段で
あり、ＰＭＯＳトランジスタPMOS2は出力VOUTと出力ノ
ードnoの間に結合された一次電流経路を有し、ＮＭＯＳ
トランジスタNMOS7は出力ノードnoと低電位電源レールG
NDの間に結合された一次電流経路を有する。ドライバ段
PMOS2, NMOS7についての入力制御ノードは、ＲＣ遅延ネ
ットワークの中間ノードnrcに結合されている。このド
ライバ段は、高電位電源レールVCCが浮動している場合
のバッファ回路のパワーダウンに際し、外部バス上及び
出力VOUTにおける過渡的な高電位レベル信号に応答し
て、ＲＣ遅延ネットワークにより導入される遅延の後
に、電流を出力ノードnoに伝播するように構成されてい
る。
あり、ＰＭＯＳトランジスタPMOS2は出力VOUTと出力ノ
ードnoの間に結合された一次電流経路を有し、ＮＭＯＳ
トランジスタNMOS7は出力ノードnoと低電位電源レールG
NDの間に結合された一次電流経路を有する。ドライバ段
PMOS2, NMOS7についての入力制御ノードは、ＲＣ遅延ネ
ットワークの中間ノードnrcに結合されている。このド
ライバ段は、高電位電源レールVCCが浮動している場合
のバッファ回路のパワーダウンに際し、外部バス上及び
出力VOUTにおける過渡的な高電位レベル信号に応答し
て、ＲＣ遅延ネットワークにより導入される遅延の後
に、電流を出力ノードnoに伝播するように構成されてい
る。
【００４２】一次電流経路が高電位電源レールVCCと低
電位電源レールGNDの間にあるようにして、ＶＣＣ電源
レール放電トランジスタNMOS8が結合されている。この
ＶＣＣ電源レール放電トランジスタNMOS8の制御ノード
は、放電遅延回路DDCのドライバ段の出力ノードnoに結
合され、外部バス及び出力VOUT上に過渡的な高電位レベ
ル信号が生成された場合に、浮動している高電位電源レ
ールVCCから過渡電流を放電するようになっている。
電位電源レールGNDの間にあるようにして、ＶＣＣ電源
レール放電トランジスタNMOS8が結合されている。この
ＶＣＣ電源レール放電トランジスタNMOS8の制御ノード
は、放電遅延回路DDCのドライバ段の出力ノードnoに結
合され、外部バス及び出力VOUT上に過渡的な高電位レベ
ル信号が生成された場合に、浮動している高電位電源レ
ールVCCから過渡電流を放電するようになっている。
【００４３】遅延放電回路DDCはまた、プルダウン又は
放電ＮＭＯＳレールプルトランジスタNMOS6を含むこと
ができる。放電トランジスタNMOS6は、ショットキーダ
イオードSD1を介したプルダウン出力トランジスタNMOS1
の制御ノードと、低電位電源レールGNDとの間に一次電
流経路があるようにして結合されている。放電トランジ
スタNMOS6のコントロールゲートノードは、遅延放電回
路DDCのインバータ段PMOS2, NMOS7の出力ノードnoに結
合されており、バッファ回路50のパワーダウンに際し
て、プルダウン出力トランジスタNMOS1の制御ノードか
らの過渡電荷を、電源レールVCCの放電トランジスタNMO
S8と同期して放電するようになっている。
放電ＮＭＯＳレールプルトランジスタNMOS6を含むこと
ができる。放電トランジスタNMOS6は、ショットキーダ
イオードSD1を介したプルダウン出力トランジスタNMOS1
の制御ノードと、低電位電源レールGNDとの間に一次電
流経路があるようにして結合されている。放電トランジ
スタNMOS6のコントロールゲートノードは、遅延放電回
路DDCのインバータ段PMOS2, NMOS7の出力ノードnoに結
合されており、バッファ回路50のパワーダウンに際し
て、プルダウン出力トランジスタNMOS1の制御ノードか
らの過渡電荷を、電源レールVCCの放電トランジスタNMO
S8と同期して放電するようになっている。
【００４４】好ましい実施例においては、遅延放電回路
DDCのドライバ段のＰＭＯＳプルアップトランジスタPMO
S2は、プルアップ出力トランジスタPMOS1と同じＮウェ
ルに構成される。かくして出力バッファ回路の出力側に
関連する全てのＰチャネルトランジスタは、同じＮウェ
ルに作り込まれ、このＮウェルがＮウェルスイッチトラ
ンジスタPW1によって駆動される。
DDCのドライバ段のＰＭＯＳプルアップトランジスタPMO
S2は、プルアップ出力トランジスタPMOS1と同じＮウェ
ルに構成される。かくして出力バッファ回路の出力側に
関連する全てのＰチャネルトランジスタは、同じＮウェ
ルに作り込まれ、このＮウェルがＮウェルスイッチトラ
ンジスタPW1によって駆動される。
【００４５】出力バッファ回路の出力側におけるＰＭＯ
Ｓ又はＰチャネルトランジスタのそれぞれの製造を示す
例示的な集積回路構造60, 70が、図６及び図７に示され
ている。図６及び図７において、それぞれのＰＭＯＳ出
力トランジスタのP+ソース及びドレーン領域は、参照符
号Ｓ及びＤで示されている。それぞれのトランジスタに
ついてのP+ソース領域Ｓ及びドレーン領域Ｄを結合する
それぞれのコントロールゲート領域はＧで示されてお
り、トランジスタ間の分離領域はフィールド酸化膜FOX
で示されている。Ｐチャネル出力トランジスタの全て
は、Ｐ形半導体材料基板PSUBに形成されている共通のN-
半導体材料のNWELLに作り込まれている。
Ｓ又はＰチャネルトランジスタのそれぞれの製造を示す
例示的な集積回路構造60, 70が、図６及び図７に示され
ている。図６及び図７において、それぞれのＰＭＯＳ出
力トランジスタのP+ソース及びドレーン領域は、参照符
号Ｓ及びＤで示されている。それぞれのトランジスタに
ついてのP+ソース領域Ｓ及びドレーン領域Ｄを結合する
それぞれのコントロールゲート領域はＧで示されてお
り、トランジスタ間の分離領域はフィールド酸化膜FOX
で示されている。Ｐチャネル出力トランジスタの全て
は、Ｐ形半導体材料基板PSUBに形成されている共通のN-
半導体材料のNWELLに作り込まれている。
【００４６】図１の出力バッファ回路20についてのＰチ
ャネル出力トランジスタの典型的な構造60が、図６に示
されている。ＮウェルスイッチトランジスタPW1が、NWE
LL又はバックゲートを高電位電源レールVCCに結合して
いる。図３の出力バッファ回路30についてのＰチャネル
出力トランジスタの典型的な構造70は、図７に示されて
いる。この例では、１以上のトランジスタにおいてソー
ス及びドレーン領域として機能する、P+半導体材料のソ
ース及びドレーン領域が、Ｓ／Ｓ及びＤ／Ｄで示されて
いる。加えて、N-半導体材料のNWELLには、Ｐチャネル
レールプルトランジスタPP2も取り入れられている。
ャネル出力トランジスタの典型的な構造60が、図６に示
されている。ＮウェルスイッチトランジスタPW1が、NWE
LL又はバックゲートを高電位電源レールVCCに結合して
いる。図３の出力バッファ回路30についてのＰチャネル
出力トランジスタの典型的な構造70は、図７に示されて
いる。この例では、１以上のトランジスタにおいてソー
ス及びドレーン領域として機能する、P+半導体材料のソ
ース及びドレーン領域が、Ｓ／Ｓ及びＤ／Ｄで示されて
いる。加えて、N-半導体材料のNWELLには、Ｐチャネル
レールプルトランジスタPP2も取り入れられている。
【００４７】以上においては本発明を特定の例示的な実
施例に関して記述したが、特許請求の範囲内に含まれる
全ての設計変更例及び均等例を包含することが意図され
ている。
施例に関して記述したが、特許請求の範囲内に含まれる
全ての設計変更例及び均等例を包含することが意図され
ている。
【００４８】
【発明の効果】以上の如く本発明によれば、パワーダウ
ンされた出力バッファ回路が、他のアクティブな出力バ
ッファ回路によって駆動されている共通の外部出力バス
に対して高インピーダンスを示すことが可能である。こ
れによって、ＰＭＯＳプルアップトランジスタを介して
出力バスから高電位電源レールへの寄生漏れ電流経路が
防止され、共通バスに対する破壊的ローディング、バス
の競合の生成、共通バス上への信号の劣化又は疑似信号
の生成を回避することができる。
ンされた出力バッファ回路が、他のアクティブな出力バ
ッファ回路によって駆動されている共通の外部出力バス
に対して高インピーダンスを示すことが可能である。こ
れによって、ＰＭＯＳプルアップトランジスタを介して
出力バスから高電位電源レールへの寄生漏れ電流経路が
防止され、共通バスに対する破壊的ローディング、バス
の競合の生成、共通バス上への信号の劣化又は疑似信号
の生成を回避することができる。
【００４９】また本発明により、多重電源を用いた共通
バス出力バッファ回路システムにおいて、異なる非互換
電源の間における破壊的漏れ経路を防止することがで
き、例えば共通のバスに接続された５Ｖ標準規格回路と
3.3Ｖ標準規格回路を混在させ組み込んだシステム回路
に有用である。
バス出力バッファ回路システムにおいて、異なる非互換
電源の間における破壊的漏れ経路を防止することがで
き、例えば共通のバスに接続された５Ｖ標準規格回路と
3.3Ｖ標準規格回路を混在させ組み込んだシステム回路
に有用である。
【図１】新規な構成素子PW1, PP1, N1及びSD2を取り入
れた、本発明による新規な出力バッファ回路の概略回路
図である。
れた、本発明による新規な出力バッファ回路の概略回路
図である。
【図２】共通バスに対する多重バッファ回路の結合を示
す概略ブロック図である。
す概略ブロック図である。
【図３】新規な構成素子PW1, PP1, N1, PP2及びNMOS6を
取り入れた、本発明による別の出力バッファ回路の概略
回路図である。
取り入れた、本発明による別の出力バッファ回路の概略
回路図である。
【図４】新規な構成素子PW1, PP1, N1及びSD2に加えて
新規な回路的特徴NMOS6を付加した、図１の回路に対す
る代替的な出力バッファ回路の実施例の部分概略回路図
である。
新規な回路的特徴NMOS6を付加した、図１の回路に対す
る代替的な出力バッファ回路の実施例の部分概略回路図
である。
【図５】新規な回路的特徴PW1, PP1, N1, SD2及びNMOS6
に加えて新規な遅延放電回路DDCを取り入れた、本発明
による別の出力バッファ回路の概略回路図である。
に加えて新規な遅延放電回路DDCを取り入れた、本発明
による別の出力バッファ回路の概略回路図である。
【図６】ＰチャネルトランジスタPW1, PP1及びPMOS1に
ついての共通Ｎウェル製造を示す、図１のバッファ回路
についての集積回路の単純化した部分側面図である。
ついての共通Ｎウェル製造を示す、図１のバッファ回路
についての集積回路の単純化した部分側面図である。
【図７】ＰチャネルトランジスタPW1, PMOS1, PP1及びP
P2についての共通Ｎウェル製造を示す、図２の出力バッ
ファ回路についての集積回路の単純化した部分側面図で
ある。
P2についての共通Ｎウェル製造を示す、図２の出力バッ
ファ回路についての集積回路の単純化した部分側面図で
ある。
20, 22 出力バッファ回路 25 外部バス DDC 遅延放電回路 NMOS1, NMOS2 プルダウン出力トランジスタ NMOS6 レールプルトランジスタ NMOS8 ＶＣＣ放電トランジスタ P2 ＰＭＯＳトランジスタ PMOS1 プルアップ出力トランジスタ PMOS2, NMOS7 ドライバ段 PMOS5, NMOS4, PMOS6, NMOS3, I1, PMOS9, NMOS5 プレ
ドライバ回路 PP1 帰還ターンオフトランジスタ PP2 レールプルトランジスタ PW1 ウェル分離スイッチトランジスタ no 出力ノード nrc 中間ノード
ドライバ回路 PP1 帰還ターンオフトランジスタ PP2 レールプルトランジスタ PW1 ウェル分離スイッチトランジスタ no 出力ノード nrc 中間ノード
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175
Claims (27)
- 【請求項１】 高電位及び低電位レベルの出力信号を伝
播する出力（VOUT）と、高電位（VCC）及び低電位（GN
D）の相対する電源レールのうちの選択電源レール（VC
C）と前記出力（VOUT）との間に結合された一次電流経
路を有する選択出力トランジスタ（PMOS1）とを有し、
前記選択出力トランジスタ（PMOS1）が前記選択出力ト
ランジスタの一次電流経路の導通状態を制御すべくバッ
ファ回路に結合された制御ノードを有し、前記選択出力
トランジスタ（PMOS1）が第２のタイプのキャリヤ半導
体材料からなる基板（PSUB）に形成された第１のタイプ
のキャリヤ半導体材料からなるウェル（NWELL）に作り
込まれており、前記ウェルが前記選択電源レール（VC
C）に結合されており、前記基板（PSUB）が反対の電源
レール（GND）に結合されているバッファ回路（20, 30,
40, 50）であって、 出力トランジスタ（PMOS1）のウェル（NWELL）と選択電
源レール（VCC）の間に結合された一次電流経路を有す
るウェル分離スイッチトランジスタ（PW1）を含み、前
記ウェル分離スイッチトランジスタ（PW1）が前記ウェ
ル分離スイッチトランジスタ（PW1）の導通状態を前記
選択出力トランジスタ（PMOS1）と実質的に同期して制
御すべく前記選択出力トランジスタ（PMOS1）の制御ノ
ードに結合された制御ノードを有し、出力トランジスタ
（PMOS1）が非導通の場合に前記出力トランジスタ（PMO
S1）のウェル（NWELL）を前記選択電源レール（VCC）か
ら分離することからなるバッファ回路。 - 【請求項２】 前記バッファ回路が、前記出力（VOUT）
に結合されると共に前記バッファ回路に結合された制御
ノードを有するプルアップ及びプルダウン出力トランジ
スタ（PMOS1, NMOS1）と、データ入力信号を受け取る入
力（VIN）と、前記プルアップ及びプルダウン出力トラ
ンジスタ（PMOS1, NMOS1）を駆動すべく前記入力
（VIN）と前記出力トランジスタの前記制御ノードの間
に結合されたプレドライバ回路（PMOS5, NMOS4, PMOS6,
NMOS3, I1, PMOS9, NMOS5）を含み、さらに、 前記選択出力トランジスタ（PMOS1）の制御ノードとバ
ッファ回路の前記プレドライバ回路との間に結合された
制御ノード分離トランジスタ（N1）を含み、前記制御ノ
ード分離トランジスタ（N1）が、前記選択電源レール
（VCC）のパワーダウンに際して又は非互換電源電圧レ
ベルの発現に際して前記制御ノード分離トランジスタ
（N1）をターンオフし前記出力トランジスタの制御ノー
ドを分離すべく前記選択電源レール（VCC）に結合され
る制御ノードを有する、請求項１のバッファ回路。 - 【請求項３】 前記選択出力トランジスタがプルアップ
出力トランジスタ（PMOS1）であり、前記制御ノード分
離トランジスタがＮチャネルトランジスタ（N1）であ
り、前記Ｎチャネル制御ノード分離トランジスタ（N1）
の制御ゲートノードが高電位電源レール（VCC）に結合
されている、請求項２のバッファ回路。 - 【請求項４】 前記出力（VOUT）と前記選択出力トラン
ジスタ（PMOS1）の制御ノードの間に結合された一次電
流経路を有する帰還ターンオフトランジスタ（PP1）を
含み、前記帰還ターンオフトランジスタ（PP1）が、前
記出力（VOUT）におけるより高い電位レベルの信号に応
じて前記選択出力トランジスタ（PMOS1）をターンオフ
すべく選択電源レール（VCC）に結合された制御ノード
を有する、請求項２のバッファ回路（20, 30, 40, 5
0）。 - 【請求項５】 前記プルアップ出力トランジスタ（PMOS
1）の制御ノードと前記選択電源レール（VCC）との間に
結合された一次電流経路を有する、バッファ回路の通常
動作モード用レールプルトランジスタ（PP2）を含み、
前記レールプルトランジスタ（PP2）が前記出力
（VOUT）に結合された制御ノードを有し、前記出力（V
OUT）における低電位レベル信号の生成に際して前記選
択出力トランジスタ（PMOS1）の制御ノードの前記選択
電源レール（VCC）電位レベルへのプルアップを生ず
る、請求項４のバッファ回路（30）。 - 【請求項６】 前記選択出力プルアップトランジスタ
（PMOS1）と前記ウェル分離スイッチトランジスタ（PW
1）が同じウェル（NWELL）に作り込まれている、請求項
１のバッファ回路。 - 【請求項７】 前記選択出力プルアップトランジスタ
（PMOS1）、前記ウェル分離スイッチトランジスタ（PW
1）、及び前記帰還ターンオフトランジスタ（PP1）が同
じウェル（NWELL）に作り込まれている、請求項４のバ
ッファ回路。 - 【請求項８】 前記選択出力プルアップトランジスタ
（PMOS1）、前記ウェル分離スイッチトランジスタ（PW
1）、前記帰還ターンオフトランジスタ（PP1）、及び前
記レールプルトランジスタ（PP2）が同じウェル（NWEL
L）に作り込まれている、請求項５のバッファ回路。 - 【請求項９】 前記選択出力トランジスタが、Ｐ形キャ
リヤ半導体材料の基板（PSUB）に形成されたＮ形キャリ
ヤ半導体材料のウェル（NWELL）に作り込まれたＰＭＯ
Ｓプルアップ出力トランジスタ（PMOS1）であり、前記
ウェルが前記高電位電源レール（VCC）に結合され前記
基板（PSUB）が前記低電位電源レール（GND）に結合さ
れており、前記ウェル分離スイッチトランジスタ（PW
1）が前記プルアップ出力トランジスタ（PMOS1）と同じ
ウェル（NWELL）に作り込まれたＰチャネルＰＭＯＳト
ランジスタであって前記ウェル（NWELL）と前記高電位
電源レール（VCC）との間にウェル分離スイッチを形成
しており、前記Ｐチャネルウェル分離スイッチトランジ
スタ（PW1）が前記ＰＭＯＳ出力プルアップトランジス
タ（PMOS1）と同期して動作する、請求項１のバッファ
回路。 - 【請求項１０】 各々が請求項２に記載の如きでありＮ
形キャリヤ半導体材料からなる個別のウェルに構成され
た複数のバッファ回路を含み、前記ウェルの少なくとも
２つが異なる電源電位レベルを給電する異なる電源（VC
CA, VCCB）に結合されている、請求項２のバッファ回
路。 - 【請求項１１】 高電位及び低電位レベルの出力信号を
伝播する出力（VOUT）と、前記出力（VOUT）と高電位電
源レール（VCC）との間に結合された一次電流経路を有
するＰチャネルプルアップ出力トランジスタ（PMOS1）
とを有し、前記プルアップ出力トランジスタ（PMOS1）
が前記プルアップ出力トランジスタの一次電流経路の導
通状態を制御すべくバッファ回路に結合されたコントロ
ールゲートノードを有し、前記プルアップ出力トランジ
スタ（PMOS1）がＰ形キャリヤ半導体材料からなる基板
（PSUB）に形成されたＮ形キャリヤ半導体材料からなる
ウェル（NWELL）に作り込まれており、前記ウェルが前
記高電位電源レール（VCC）に結合されており、前記基
板（PSUB）が低電位電源レール（GND）に結合されてい
るバッファ回路（20, 30, 40, 50）であって、 前記プルアップ出力トランジスタ（PMOS1）のウェル（N
WELL）と高電位電源レール（VCC）の間に結合された一
次電流経路を有するＰチャネルＮウェル分離スイッチト
ランジスタ（PW1）を含み、前記Ｎウェル分離スイッチ
トランジスタ（PW1）が前記Ｎウェル分離スイッチトラ
ンジスタ（PW1）の導通状態を前記プルアップ出力トラ
ンジスタ（PMOS1）と実質的に同期して制御すべくバッ
ファ回路において前記プルアップ出力トランジスタ（PM
OS1）のコントロールゲートノードに結合されたコント
ロールゲートノードを有し、前記プルアップ出力トラン
ジスタ（PMOS1）が非導通の場合に前記プルアップ出力
トランジスタ（PMOS1）のウェル（NWELL）を前記高電位
電源レール（VCC）から分離することからなるバッファ
回路。 - 【請求項１２】 前記バッファ回路が、前記出力
（VOUT）に結合されると共に前記バッファ回路に結合さ
れたコントロールゲートノードを有するプルアップ及び
プルダウン出力トランジスタ（PMOS1, NMOS1）と、デー
タ入力信号を受け取る入力（VIN）と、前記プルアップ
及びプルダウン出力トランジスタ（PMOS1, NMOS1）を駆
動すべく前記入力（VIN）と前記出力トランジスタの前
記コントロールゲートノードの間に結合されたプレドラ
イバ回路（PMOS5, NMOS4, PMOS6, NMOS3,I1, PMOS9, NM
OS5）を含み、さらに、 前記プルアップ出力トランジスタ（PMOS1）のコントロ
ールゲートノードとバッファ回路の前記プレドライバ回
路との間に結合された一次電流経路を有するＮチャネル
制御ノード分離トランジスタ（N1）を含み、前記制御ノ
ード分離トランジスタ（N1）が、前記高電位電源レール
（VCC）のパワーダウンに際して又は非互換電源電圧レ
ベルの発現に際して前記制御ノード分離トランジスタ
（N1）をターンオフし前記出力トランジスタ（PMOS1, N
MOS1）のコントロールゲートノードを相互に分離すべく
前記高電位電源レール（VCC）に結合されるコントロー
ルゲートノードを有する、請求項11のバッファ回路（2
0, 30, 40, 50）。 - 【請求項１３】 前記出力（VOUT）と前記プルアップ出
力トランジスタ（PMOS1）のコントロールゲートノード
の間に結合された一次電流経路を有するＰチャネル帰還
ターンオフトランジスタ（PP1）を含み、前記帰還ター
ンオフトランジスタ（PP1）が、バッファ回路のパワー
ダウンに際して前記出力（VOUT）における高電位レベル
信号に応じて前記プルアップ出力トランジスタ（PMOS
1）をターンオフすべく前記高電位電源レール（VCC）に
結合されたコントロールゲートノードを有する、請求項
12のバッファ回路（20, 30, 40, 50）。 - 【請求項１４】 前記プルアップ出力トランジスタ（PM
OS1）のコントロールゲートノードと前記高電位電源レ
ール（VCC）との間に結合された一次電流経路を有す
る、バッファ回路の通常動作モード用のＰチャネルレー
ルプルトランジスタ（PP2）を含み、前記レールプルト
ランジスタ（PP2）が前記出力（VOUT）に結合されたコ
ントロールゲートノードを有し、前記出力（VOUT）にお
ける低電位レベル信号の生成に際して前記プルアップ出
力トランジスタ（PMOS1）のコントロールゲートノード
の前記高電位電源レール（VCC）電位レベルへのプルア
ップを生ずる、請求項13のバッファ回路（30）。 - 【請求項１５】 前記Ｐチャネルプルアップ出力トラン
ジスタ（PMOS1）と前記Ｐチャネル分離スイッチトラン
ジスタ（PW1）がＮ形キャリヤ半導体材料からなる同じ
ウェル（NWELL）に作り込まれている、請求項11のバッ
ファ回路（20, 30, 40, 50）。 - 【請求項１６】 前記Ｐチャネルプルアップ出力トラン
ジスタ（PMOS1）、前記ＰチャネルＮウェル分離スイッ
チトランジスタ（PW1）、及び前記Ｐチャネル帰還ター
ンオフトランジスタ（PP1）がＮ形キャリヤ半導体材料
からなる同じウェル（NWELL）に作り込まれている、請
求項13のバッファ回路（20, 30, 40, 50）。 - 【請求項１７】 前記Ｐチャネルプルアップ出力トラン
ジスタ（PMOS1）、前記ＰチャネルＮウェル分離スイッ
チトランジスタ（PW1）、前記Ｐチャネル帰還ターンオ
フトランジスタ（PP1）、及び前記Ｐチャネルレールプ
ルトランジスタ（PP2）がＮ形キャリヤ半導体材料から
なる同じウェル（NWELL）に作り込まれている、請求項1
4のバッファ回路（30）。 - 【請求項１８】 前記プルダウン出力トランジスタ（NM
OS1）がＮチャネル出力トランジスタであり、前記Ｎチ
ャネルプルダウン出力トランジスタ（NMOS1）のコント
ロールゲートノードと低電位電源レール（GND）の間に
結合された一次電流経路と、前記出力（VOUT）における
高電位レベル信号に応じて前記プルダウン出力トランジ
スタ（NMOS1）のコントロールゲートノードを低電位電
源レール（GND）の電位レベルへとプルダウンすべく前
記出力（VOUT）に結合されたコントロールゲートノード
とを有するＮチャネルレールプルトランジスタ（NMOS
6）を含む、請求項14のバッファ回路（30）。 - 【請求項１９】 前記出力（VOUT）が高論理及び低論理
電位レベルの出力信号を伝播すべくバスに結合され、プ
ルダウン出力トランジスタ（NMOS1）が前記出力
（VOUT）と低電位電源レール（GND）の間に結合されて
おり、バッファ回路のパワーダウンに際して高電位電源
レール（VCC）から低電位電源レール（GND）への過渡電
荷の放電に関して改善された請求項11のバッファ回路で
あって、 前記出力（VOUT）と前記低電位電源レール（GND）の
間、及び前記高電位電源レール（VCC）と前記低電位電
源レール（GND）の間に結合された遅延放電回路（DDC）
を含み、 前記遅延放電回路（DDC）が前記高電位電源レール（VC
C）と前記低電位電源レール（GND）との間に結合され、
中間ノード（nrc）を有するＲＣ遅延ネットワークを含
み、 前記遅延放電回路（DDC）が、前記出力（VOUT）と出力
ノード（no）の間、及び前記出力ノード（no）と前記低
電位電源レール（GND）の間に結合された一次電流経路
を有するドライバ段（PMOS2, NMOS7）と、前記ＲＣ遅延
ネットワークの前記中間ノード（nrc）に結合された入
力制御ノードとを含み、前記ドライバ段が、バッファ回
路のパワーダウンに際して前記バス及び前記出力
（VOUT）に現れる過渡的高電位レベル信号に応じて前記
出力ノード（no）に電流を伝播するよう構成されてお
り、 さらに前記高電位電源レール（VCC）と前記低電位電源
レール（GND）との間に結合された一次電流経路と、バ
ッファ回路のパワーダウンに際して前記バス及び前記出
力（VOUT）上に高電位レベル信号が生成された場合に前
記高電位電源レール（VCC）から過渡的電荷を放電すべ
く前記遅延放電回路（DDC）の前記ドライバ段（PMOS2,
NMOS7）の出力ノード（no）に結合された制御ノードを
有するＶＣＣ放電トランジスタ（NMOS8）を含む、バッ
ファ回路。 - 【請求項２０】 前記ドライバ段（PMOS2, NMOS7）が、
前記出力プルアップトランジスタ（PMOS1）と同じウェ
ル（NWELL）に構成されたＰＭＯＳプルアップトランジ
スタ（PMOS2）を有するインバータ段を含む、請求項19
のバッファ回路。 - 【請求項２１】 前記出力プルダウントランジスタ（NM
OS1）の制御ノードと前記低電位電源レール（GND）の間
に結合された一次電流経路を有するプルダウンＮＭＯＳ
レールプルトランジスタ（NMOS6）を含み、前記ＮＭＯ
Ｓレールプルトランジスタ（NMOS6）がバッファ回路（5
0）のパワーダウンに際して前記ＶＣＣ放電トランジス
タ（NMOS8）と同期して前記プルダウン出力トランジス
タ（NMOS1）の制御ノードから過渡的電荷を放電すべく
前記遅延放電回路（DDC）の前記ドライバ段（PMOS2, NM
OS7）の出力ノード（no）に結合されたコントロールゲ
ートノードを有する、請求項20のバッファ回路。 - 【請求項２２】 各々が請求項13に記載の如きでありＮ
形キャリヤ半導体材料からなる個別のウェルに構成され
た複数のバッファ回路を含み、前記ウェルの少なくとも
２つが異なる電源電位レベルを給電する異なる電源（VC
CA, VCCB）に結合されている、請求項13のバッファ回
路。 - 【請求項２３】 高電位及び低電位レベルの出力信号を
伝播すべくバスに結合された出力（VOUT）と、前記出力
（VOUT）と高電位電源レール（VCC）の間に結合された
一次電流経路を有するプルアップ出力トランジスタ（PM
OS1）と、前記出力（VOUT）と低電位電源レール（GND）
の間に結合されたプルダウン出力トランジスタ（NMOS
1）とを有し、バッファ回路のパワーダウンに際して高
電位電源レール（VCC）から低電位電源レール（GND）へ
の過渡電荷の放電に関して改善されたバッファ回路であ
って、 前記出力（VOUT）と前記低電位電源レール（GND）の
間、及び前記高電位電源レール（VCC）と前記低電位電
源レール（GND）の間に結合された遅延放電回路（DDC）
を含み、 前記遅延放電回路（DDC）が前記高電位電源レール（VC
C）と前記低電位電源レール（GND）との間に結合され、
中間ノード（nrc）を有するＲＣ遅延ネットワークを含
み、 前記遅延放電回路（DDC）が、前記出力（VOUT）と出力
ノード（no）の間、及び前記出力ノード（no）と前記低
電位電源レール（GND）の間に結合された一次電流経路
を有するドライバ段（PMOS2, NMOS7）と、前記ＲＣ遅延
ネットワークの前記中間ノード（nrc）に結合された入
力制御ノードとを含み、前記ドライバ段が、バッファ回
路のパワーダウンに際して前記バス及び前記出力
（VOUT）に現れる過渡的高電位レベル信号に応じて前記
出力ノード（no）に電流を伝播するよう構成されてお
り、 さらに前記高電位電源レール（VCC）と前記低電位電源
レール（GND）との間に結合された一次電流経路と、バ
ッファ回路のパワーダウンに際して前記バス及び前記出
力（VOUT）上に高電位レベル信号が生成された場合に前
記高電位電源レール（VCC）から過渡的電荷を放電すべ
く前記遅延放電回路（DDC）の前記ドライバ段（PMOS2,
NMOS7）の出力ノード（no）に結合された制御ノードを
有するＶＣＣ放電トランジスタ（NMOS8）を含む、バッ
ファ回路。 - 【請求項２４】 前記出力プルアップトランジスタ（PM
OS1）が、Ｐ形キャリヤ半導体材料の基板（PSUB）に形
成されたＮ形キャリヤ半導体材料のウェル（NWELL）に
作り込まれたＰＭＯＳトランジスタであり、前記ウェル
（NWELL）が前記高電位電源レール（VCC）に結合され前
記基板（PSUB）が前記低電位電源レール（GND）に結合
されている、請求項23のバッファ回路（50）。 - 【請求項２５】 前記ドライバ段（PMOS2, NMOS7）が、
出力プルアップトランジスタ（PMOS1）と同じウェル（N
WELL）に構成されたＰＭＯＳプルアップトランジスタか
らなる、請求項24のバッファ回路。 - 【請求項２６】 前記ＶＣＣ放電トランジスタがＮＭＯ
Ｓトランジスタ（NMOS8）を含み、さらに前記出力プル
ダウントランジスタ（NMOS1）の制御ノードと前記低電
位電源レール（GND）の間に結合された一次電流経路を
有するプルダウンＮＭＯＳレールプルトランジスタ（NM
OS6）を含み、前記ＮＭＯＳレールプルトランジスタ（N
MOS6）がバッファ回路（50）のパワーダウンに際して前
記ＶＣＣ放電トランジスタ（NMOS8）と同期して前記プ
ルダウン出力トランジスタ（NMOS1）の制御ノードから
過渡的電荷を放電すべく前記遅延放電回路（DDC）の前
記ドライバ段（PMOS2, NMOS7）の出力ノード（no）に結
合されたコントロールゲートノードを有する、請求項25
のバッファ回路。 - 【請求項２７】 前記ＲＣ遅延ネットワークが、前記高
電位電源レール（VCC）に結合された抵抗（R1）と、前
記低電位電源レール（GND）に結合されたコンデンサ（C
1）と、前記抵抗（R1）とコンデンサ（C1）の間の中間
ノード（nrc）を含み、抵抗値及び静電容量値がバッフ
ァ回路のパワーダウンに際して前記バス及び前記出力
（VOUT）上に高電位レベル信号が生成された場合に前記
ドライバ段（PMOS2, NMOS7）のターンオフを遅延させる
ように選択されている、請求項23のバッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/016,009 US5338978A (en) | 1993-02-10 | 1993-02-10 | Full swing power down buffer circuit with multiple power supply isolation |
| US016009 | 1993-02-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077410A JPH077410A (ja) | 1995-01-10 |
| JP3109641B2 true JP3109641B2 (ja) | 2000-11-20 |
Family
ID=21774859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06016257A Expired - Fee Related JP3109641B2 (ja) | 1993-02-10 | 1994-02-10 | 多重電源分離を備えたフルスイングパワーダウンバッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5338978A (ja) |
| JP (1) | JP3109641B2 (ja) |
| KR (1) | KR100298927B1 (ja) |
| DE (1) | DE4404132C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0588630U (ja) * | 1992-04-28 | 1993-12-03 | トリニティ工業株式会社 | オートクレーブ |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3160449B2 (ja) * | 1993-12-02 | 2001-04-25 | 株式会社東芝 | トランジスタ回路 |
| US5420533A (en) * | 1993-12-28 | 1995-05-30 | Goldstar Electron Co., Ltd. | Pull-down circuit for wide voltage operation |
| US5546021A (en) * | 1994-02-14 | 1996-08-13 | Motorola, Inc. | 3-state bicmos output buffer having power down capability |
| JP3311133B2 (ja) * | 1994-02-16 | 2002-08-05 | 株式会社東芝 | 出力回路 |
| US5498989A (en) * | 1994-04-19 | 1996-03-12 | Xilinx, Inc. | Integrated circuit one shot with extended length output pulse |
| US5748035A (en) * | 1994-05-27 | 1998-05-05 | Arithmos, Inc. | Channel coupled feedback circuits |
| JP2922424B2 (ja) * | 1994-07-13 | 1999-07-26 | 松下電器産業株式会社 | 出力回路 |
| US5467031A (en) * | 1994-09-22 | 1995-11-14 | Lsi Logic Corporation | 3.3 volt CMOS tri-state driver circuit capable of driving common 5 volt line |
| US5570043A (en) * | 1995-01-31 | 1996-10-29 | Cypress Semiconductor Corporation | Overvoltage tolerant intergrated circuit output buffer |
| US5576635A (en) * | 1995-02-14 | 1996-11-19 | Advanced Micro Devices, Inc. | Output buffer with improved tolerance to overvoltage |
| US5966026A (en) * | 1995-02-14 | 1999-10-12 | Advanced Micro Devices, Inc. | Output buffer with improved tolerance to overvoltage |
| US5517153A (en) * | 1995-06-07 | 1996-05-14 | Sgs-Thomson Microelectronics, Inc. | Power supply isolation and switching circuit |
| US5534789A (en) * | 1995-08-07 | 1996-07-09 | Etron Technology, Inc. | Mixed mode output buffer circuit for CMOSIC |
| JP2829264B2 (ja) * | 1995-11-27 | 1998-11-25 | 株式会社東芝 | 文書レイアウト方法 |
| DE69621576T2 (de) * | 1995-12-26 | 2002-12-19 | Toshiba Kawasaki Kk | Integrierte Halbleiterschaltung |
| DE19602456C1 (de) * | 1996-01-24 | 1997-04-10 | Texas Instruments Deutschland | BiCMOS/CMOS-Schaltung |
| US5646550A (en) * | 1996-02-22 | 1997-07-08 | Motorola, Inc. | High reliability output buffer for multiple voltage system |
| US5736869A (en) * | 1996-05-16 | 1998-04-07 | Lsi Logic Corporation | Output driver with level shifting and voltage protection |
| US5844425A (en) * | 1996-07-19 | 1998-12-01 | Quality Semiconductor, Inc. | CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations |
| KR100225954B1 (ko) * | 1996-12-31 | 1999-10-15 | 김영환 | 전력 절감용 반도체 메모리 소자 |
| US5933025A (en) * | 1997-01-15 | 1999-08-03 | Xilinx, Inc. | Low voltage interface circuit with a high voltage tolerance |
| DE19814675A1 (de) * | 1997-04-03 | 1998-10-08 | Fuji Electric Co Ltd | Ausgabeschaltung für einen Leistungs-IC mit hoher Durchbruchsspannung |
| DE19715455C2 (de) * | 1997-04-09 | 2002-11-14 | X Fab Semiconductor Foundries | Schaltungsanordnung für differentiellen Treiber |
| US5963057A (en) * | 1997-08-05 | 1999-10-05 | Lsi Logic Corporation | Chip level bias for buffers driving voltages greater than transistor tolerance |
| US6028449A (en) * | 1997-08-05 | 2000-02-22 | Lsi Logic Corporation | Integrated circuit I/O buffer having pull-up to voltages greater than transistor tolerance |
| US5966030A (en) * | 1997-08-05 | 1999-10-12 | Lsi Logic Corporation | Output buffer with regulated voltage biasing for driving voltages greater than transistor tolerance |
| US5900750A (en) * | 1997-08-15 | 1999-05-04 | Lsi Logic Corporation | 5V output driver on 2.5V technology |
| US6005413A (en) * | 1997-09-09 | 1999-12-21 | Lsi Logic Corporation | 5V tolerant PCI I/O buffer on 2.5V technology |
| US6087852A (en) * | 1997-12-19 | 2000-07-11 | Texas Instruments Incorporated | Multiplexing a single output node with multiple output circuits with varying output voltages |
| US6150843A (en) * | 1998-01-29 | 2000-11-21 | Vlsi Technology, Inc. | Five volt tolerant I/O buffer |
| US6094089A (en) * | 1998-03-06 | 2000-07-25 | Hewlett-Packard Company | Current limiting receiver with impedance/load matching for a powered down receiver chip |
| US6118303A (en) * | 1998-04-17 | 2000-09-12 | Lsi Logic Corporation | Integrated circuit I/O buffer having pass gate protection with RC delay |
| JP3123507B2 (ja) | 1998-05-06 | 2001-01-15 | 日本電気株式会社 | バス回路 |
| US6204721B1 (en) * | 1998-05-20 | 2001-03-20 | Programmable Microelectronics Corp. | Method and apparatus for switching a well potential in response to an output voltage |
| US6130556A (en) * | 1998-06-16 | 2000-10-10 | Lsi Logic Corporation | Integrated circuit I/O buffer with 5V well and passive gate voltage |
| DE19836361C1 (de) * | 1998-08-11 | 2000-03-30 | Siemens Ag | Verfahren zur Leckstromprüfung einer Kontaktierungsstelle einer integrierten Schaltung |
| US6040712A (en) * | 1998-11-30 | 2000-03-21 | Altera Corporation | Apparatus and method for protecting a circuit during a hot socket condition |
| CN1173405C (zh) * | 1999-05-06 | 2004-10-27 | 松下电器产业株式会社 | 互补型金属氧化物半导体的半导体集成电路 |
| US6150845A (en) * | 1999-06-01 | 2000-11-21 | Fairchild Semiconductor Corp. | Bus hold circuit with overvoltage tolerance |
| US6181193B1 (en) | 1999-10-08 | 2001-01-30 | International Business Machines Corporation | Using thick-oxide CMOS devices to interface high voltage integrated circuits |
| US6362665B1 (en) * | 1999-11-19 | 2002-03-26 | Intersil Americas Inc. | Backwards drivable MOS output driver |
| US6300800B1 (en) | 1999-11-24 | 2001-10-09 | Lsi Logic Corporation | Integrated circuit I/O buffer with series P-channel and floating well |
| DE10031837C1 (de) * | 2000-06-30 | 2001-06-13 | Texas Instruments Deutschland | CMOS-Bustreiberschaltung |
| US6480029B2 (en) * | 2000-07-12 | 2002-11-12 | Texas Instruments Incorporated | Three-volt TIA/EIA-485 driver circuit |
| US6580291B1 (en) | 2000-12-18 | 2003-06-17 | Cypress Semiconductor Corp. | High voltage output buffer using low voltage transistors |
| DE60009322T2 (de) * | 2000-12-21 | 2005-02-24 | Stmicroelectronics S.R.L., Agrate Brianza | Ausgangspuffer mit Konstantschaltstrom |
| US6909659B2 (en) * | 2001-08-30 | 2005-06-21 | Micron Technology, Inc. | Zero power chip standby mode |
| US6552597B1 (en) * | 2001-11-02 | 2003-04-22 | Power Integrations, Inc. | Integrated circuit with closely coupled high voltage output and offline transistor pair |
| KR100465599B1 (ko) | 2001-12-07 | 2005-01-13 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
| US8018268B1 (en) | 2004-11-19 | 2011-09-13 | Cypress Semiconductor Corporation | Over-voltage tolerant input circuit |
| JP4568096B2 (ja) * | 2004-11-25 | 2010-10-27 | Ｏｋｉセミコンダクタ株式会社 | 入出力回路 |
| KR100691349B1 (ko) * | 2005-07-20 | 2007-03-12 | 삼성전자주식회사 | 멀티 파워 시스템에 사용되는 차동 회로, 출력 버퍼 회로및 반도체 집적 회로 |
| US7088131B1 (en) | 2005-07-29 | 2006-08-08 | International Business Machines Corporation | System and method for power gating |
| JP4823024B2 (ja) * | 2006-11-09 | 2011-11-24 | 株式会社東芝 | レベル変換回路 |
| JP5290015B2 (ja) * | 2009-03-25 | 2013-09-18 | ルネサスエレクトロニクス株式会社 | バッファ回路 |
| CN111313878B (zh) * | 2019-10-28 | 2023-05-16 | 圣邦微电子（北京）股份有限公司 | 一种模拟开关电路 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59153331A (ja) * | 1983-02-21 | 1984-09-01 | Toshiba Corp | 半導体装置 |
| JPS61164249A (ja) * | 1985-01-16 | 1986-07-24 | Fujitsu Ltd | 半導体装置 |
| US4670668A (en) * | 1985-05-09 | 1987-06-02 | Advanced Micro Devices, Inc. | Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up |
| US4670861A (en) * | 1985-06-21 | 1987-06-02 | Advanced Micro Devices, Inc. | CMOS N-well bias generator and gating system |
| US4906056A (en) * | 1987-04-14 | 1990-03-06 | Mitsubishi Denki Kabushiki Kaisha | High speed booster circuit |
| US5060044A (en) * | 1987-05-28 | 1991-10-22 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| US4963766A (en) * | 1989-06-28 | 1990-10-16 | Digital Equipment Corporation | Low-voltage CMOS output buffer |
| JPH0338917A (ja) * | 1989-07-05 | 1991-02-20 | Nec Corp | インバータ回路 |
| US5036222A (en) * | 1990-02-22 | 1991-07-30 | National Semiconductor Corporation | Output buffer circuit with output voltage sensing for reducing switching induced noise |
| US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
| US5117129A (en) * | 1990-10-16 | 1992-05-26 | International Business Machines Corporation | Cmos off chip driver for fault tolerant cold sparing |
| KR940006998B1 (ko) * | 1991-05-28 | 1994-08-03 | 삼성전자 주식회사 | 높은 출력 이득을 얻는 데이타 출력 드라이버 |
| GB2258100B (en) * | 1991-06-28 | 1995-02-15 | Digital Equipment Corp | Floating-well CMOS output driver |
| US5160855A (en) * | 1991-06-28 | 1992-11-03 | Digital Equipment Corporation | Floating-well CMOS output driver |
| US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
-
1993
- 1993-02-10 US US08/016,009 patent/US5338978A/en not_active Expired - Lifetime
-
1994
- 1994-02-08 KR KR1019940002320A patent/KR100298927B1/ko not_active IP Right Cessation
- 1994-02-09 DE DE4404132A patent/DE4404132C2/de not_active Expired - Fee Related
- 1994-02-10 JP JP06016257A patent/JP3109641B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0588630U (ja) * | 1992-04-28 | 1993-12-03 | トリニティ工業株式会社 | オートクレーブ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4404132A1 (de) | 1994-08-11 |
| JPH077410A (ja) | 1995-01-10 |
| KR100298927B1 (ko) | 2001-10-22 |
| KR940020192A (ko) | 1994-09-15 |
| DE4404132C2 (de) | 2003-03-06 |
| US5338978A (en) | 1994-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3109641B2 (ja) | 多重電源分離を備えたフルスイングパワーダウンバッファ回路 | |
| US5534795A (en) | Voltage translation and overvoltage protection | |
| EP0614279B1 (en) | Overvoltage tolerant output buffer circuit | |
| US6329874B1 (en) | Method and apparatus for reducing standby leakage current using a leakage control transistor that receives boosted gate drive during an active mode | |
| EP0702860B1 (en) | Overvoltage protection | |
| US6060906A (en) | Bidirectional buffer with active pull-up/latch circuit for mixed-voltage applications | |
| US5469080A (en) | Low-power, logic signal level converter | |
| JPH08237102A (ja) | 入出力バッファ回路装置 | |
| US6249146B1 (en) | MOS output buffer with overvoltage protection circuitry | |
| US5828231A (en) | High voltage tolerant input/output circuit | |
| US5801569A (en) | Output driver for mixed supply voltage systems | |
| US6335637B1 (en) | Two-supply protection circuit | |
| US7355447B2 (en) | Level shifter circuit | |
| US5546021A (en) | 3-state bicmos output buffer having power down capability | |
| US6313672B1 (en) | Over-voltage tolerant integrated circuit I/O buffer | |
| US7830174B2 (en) | Input/output circuit | |
| US6049242A (en) | Voltage reference source for an overvoltage-tolerant bus interface | |
| US7239177B2 (en) | High voltage tolerant off chip driver circuit | |
| US6313671B1 (en) | Low-power integrated circuit I/O buffer | |
| US7180331B2 (en) | Voltage tolerant structure for I/O cells | |
| KR100241201B1 (ko) | 버스홀드회로 | |
| Chow | Bidirectional buffer for mixed voltage applications | |
| JPH06291638A (ja) | 半導体装置 | |
| JP2000339047A (ja) | 半導体集積回路装置 | |
| US6433594B1 (en) | Semiconductor integrated circuit and semiconductor integrated circuit system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |