JP3308564B2 - 励振回路 - Google Patents
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
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Description
【0001】
【産業上の利用分野】本発明は論理信号を母線を経て伝
送するための励振回路に関し、特にこのような励振回路
が同時に接続される母線に関する。
送するための励振回路に関し、特にこのような励振回路
が同時に接続される母線に関する。
【0002】
【従来の技術】従来形の励振回路は、母線に接続するた
めの出力端子と、第1電圧線に接続するための第1供給
端子と、励振回路の第1の状態で出力を導通させるため
に出力端子から第1供給端子まで電流経路を確立する第
1励振器と、第1励振装置に制御電流を供給するための
制御装置とを備えている。
めの出力端子と、第1電圧線に接続するための第1供給
端子と、励振回路の第1の状態で出力を導通させるため
に出力端子から第1供給端子まで電流経路を確立する第
1励振器と、第1励振装置に制御電流を供給するための
制御装置とを備えている。
【0003】このような回路は母線のキャパシタンス、
電圧変動の大きさ及び出力電流の大きさによって定めら
れる期間中に母線上で所望の電圧変動を生ずることがで
きる。通信速度を高めるために利用できる3つの手段と
は、i)励振器の電流容量を高め、ii)母線のキャパシ
タンスを縮減し、iii )必要な電圧変動を縮減すること
である。
電圧変動の大きさ及び出力電流の大きさによって定めら
れる期間中に母線上で所望の電圧変動を生ずることがで
きる。通信速度を高めるために利用できる3つの手段と
は、i)励振器の電流容量を高め、ii)母線のキャパシ
タンスを縮減し、iii )必要な電圧変動を縮減すること
である。
【0004】これらの3つの手段の組合せによってより
高い動作速度を追求する標準的な母線システムの例はI
EEE規格896.1に規定のフューチャー母線+システ
ムである。これらの手段の一つ又は組合せによって高速
度通信を行うために他の多くの標準形の適正な母線シス
テムが追求されており、将来にわたって追求され続ける
であろう。
高い動作速度を追求する標準的な母線システムの例はI
EEE規格896.1に規定のフューチャー母線+システ
ムである。これらの手段の一つ又は組合せによって高速
度通信を行うために他の多くの標準形の適正な母線シス
テムが追求されており、将来にわたって追求され続ける
であろう。
【0005】このようなシステムでは、一層高い出力電
流が指定される。このような高い電流によって不可避的
に生ずる電力(熱)散逸は単一の集積回路(チップ)内
に単数又は複数の励振回路を含めることを望む場合には
制約になる。制御回路によって電力散逸が付加され、前
記の制約が更に厳しくなることがある。例えば、双極ト
ランジスタによってコンパクトな、高電流励振器が可能
になるが、そのオン状態を維持するにはかなりの制御電
流が必要になる。このような制御電流を供給する際の電
力散逸はチップの全電力散逸の大部分に達する場合があ
る。
流が指定される。このような高い電流によって不可避的
に生ずる電力(熱)散逸は単一の集積回路(チップ)内
に単数又は複数の励振回路を含めることを望む場合には
制約になる。制御回路によって電力散逸が付加され、前
記の制約が更に厳しくなることがある。例えば、双極ト
ランジスタによってコンパクトな、高電流励振器が可能
になるが、そのオン状態を維持するにはかなりの制御電
流が必要になる。このような制御電流を供給する際の電
力散逸はチップの全電力散逸の大部分に達する場合があ
る。
【0006】個々の励振回路が起動していない場合は、
それは母線に接続された別の励振回路の付加の一部にな
る。残念なことに高電流励振装置と、双極トランジスタ
は特に大きい出力キャパシタンスを有する傾向がある。
これらのキャパシタンスを母線に結合すると高い出力電
流から利得される速度上の利点が消失する。正に、個々
の回路の出力キャパシタンスは母線の全キャパシタンス
に負の貢献しかもたらさないので、母線の性能は接続さ
れるモジュールの数には関わりない。
それは母線に接続された別の励振回路の付加の一部にな
る。残念なことに高電流励振装置と、双極トランジスタ
は特に大きい出力キャパシタンスを有する傾向がある。
これらのキャパシタンスを母線に結合すると高い出力電
流から利得される速度上の利点が消失する。正に、個々
の回路の出力キャパシタンスは母線の全キャパシタンス
に負の貢献しかもたらさないので、母線の性能は接続さ
れるモジュールの数には関わりない。
【0007】励振回路の出力キャパシタンスのその他の
結果として、励振回路を“起動時”母線(すなわち別の
励振器と受信器が通信している励振器)に接続する場合
に必ずある程度のノイズを誘発することがある。従って
起動時母線に急速に接続された新たな回路モジュールに
よって別のモジュール用のデータの損失、もしくはシス
テム全体の故障すら生ずることがある。多くのモジュラ
・データ処理システムは処理制御及び電話交換のような
精密な、実時間の用途で利用されるので、新たなモジュ
ールの帯電したままの挿入が望ましいが、一方、データ
損失又はシステムの故障の結果は極めて重大である。母
線上での論理レベル間の電圧変動を縮減すると、受信モ
ジュールの固有のノイズ耐性が縮減するという犠牲だけ
で速度が高まることに注目されたい。
結果として、励振回路を“起動時”母線(すなわち別の
励振器と受信器が通信している励振器)に接続する場合
に必ずある程度のノイズを誘発することがある。従って
起動時母線に急速に接続された新たな回路モジュールに
よって別のモジュール用のデータの損失、もしくはシス
テム全体の故障すら生ずることがある。多くのモジュラ
・データ処理システムは処理制御及び電話交換のような
精密な、実時間の用途で利用されるので、新たなモジュ
ールの帯電したままの挿入が望ましいが、一方、データ
損失又はシステムの故障の結果は極めて重大である。母
線上での論理レベル間の電圧変動を縮減すると、受信モ
ジュールの固有のノイズ耐性が縮減するという犠牲だけ
で速度が高まることに注目されたい。
【0008】米国特許明細書第4,415,817 号は双極励振
トランジスタと、双極制御トランジスタと複数個の出力
ダイオードを備えた論理回路を開示している。各々の出
力ダイオードが出力電流をそれぞれの別の論理回路へと
搬送する。出力ダイオードはこれらの別の回路を互いに
絶縁し、かつ、論理回路の高度の“論理出力”(論理回
路により励振可能である入力数)を提供するために備え
られる。
トランジスタと、双極制御トランジスタと複数個の出力
ダイオードを備えた論理回路を開示している。各々の出
力ダイオードが出力電流をそれぞれの別の論理回路へと
搬送する。出力ダイオードはこれらの別の回路を互いに
絶縁し、かつ、論理回路の高度の“論理出力”(論理回
路により励振可能である入力数)を提供するために備え
られる。
【0009】
【発明が解決しようとする課題】本発明の課題は前述の
問題点のひとつ又はそれ以上を解決し、母線用の改良さ
れた励振回路を提供することである。
問題点のひとつ又はそれ以上を解決し、母線用の改良さ
れた励振回路を提供することである。
【0010】
【課題を解決するための手段】本発明は第1の側面では
多重レベルのデータ信号を搬送する母線に接続するため
の出力端子と、該出力端子を母線に接続する前に出力端
子にて、励振回路の動作中に出力端子にある電圧レベル
範囲にほぼ等しい電圧レベルに電圧を設定するためのプ
レ・バイアス装置とを備えるものである。
多重レベルのデータ信号を搬送する母線に接続するため
の出力端子と、該出力端子を母線に接続する前に出力端
子にて、励振回路の動作中に出力端子にある電圧レベル
範囲にほぼ等しい電圧レベルに電圧を設定するためのプ
レ・バイアス装置とを備えるものである。
【0011】このような励振回路の起動状態での挿入中
に発生するノイズは中間電圧と母線に実際にある電圧と
の間での電圧振動の縮減により減小する。このような励
振回路が母線からの出力電流を回路を供給端子に導通す
るための励振器を備えている場合、回路の出力キャパシ
タンスは励振器と直列である第1部品と、励振器と並列
である第2部品とを備えた励振回路の出力キャパシタン
スとを備え、一方、バイアス装置は出力キャパシタンス
の第1と第2部品の間の電荷の分割によって出力端子が
中間レベルに充電されるように出力キャパシタンスの第
1及び第2部品を所定のレベルまで直列に充電する装置
を備えている。
に発生するノイズは中間電圧と母線に実際にある電圧と
の間での電圧振動の縮減により減小する。このような励
振回路が母線からの出力電流を回路を供給端子に導通す
るための励振器を備えている場合、回路の出力キャパシ
タンスは励振器と直列である第1部品と、励振器と並列
である第2部品とを備えた励振回路の出力キャパシタン
スとを備え、一方、バイアス装置は出力キャパシタンス
の第1と第2部品の間の電荷の分割によって出力端子が
中間レベルに充電されるように出力キャパシタンスの第
1及び第2部品を所定のレベルまで直列に充電する装置
を備えている。
【0012】出力キャパシタンスの第1部品は例えば励
振器と出力端子との間の出力電流の経路に接続された出
力ダイオードの逆バイアス・キャパシタコンスを含んで
いる。出力キャパシタンスの第2部品は例えば静電放電
防護素子のキャパシタンスを含んでいる。
振器と出力端子との間の出力電流の経路に接続された出
力ダイオードの逆バイアス・キャパシタコンスを含んで
いる。出力キャパシタンスの第2部品は例えば静電放電
防護素子のキャパシタンスを含んでいる。
【0013】本発明は第2の側面では、冒頭の第2節に
記載された素子を備え、かつ、励振回路の第2状態で出
力端子から第1励振器を絶縁するために出力電流の経路
に接続された出力ダイオードとを備え、制御装置は出力
端子から第1励振器用の制御電流を引き込むように出力
ダイオードを越えて出力端子に接続されている。出力ダ
イオードは第2状態で逆バイアス状態になり、それによ
って励振器の大キャパシタンスと直列の小キャパシタン
スとして機能し、回路の全体の出力キャパシタンスを縮
減する。同時に、制御電圧が出力ダイオードを越えて出
力端子から引き込まれることは、制御電流による電力散
逸の一部又は全部が励振回路の外部で生じ、集積回路に
おいて励振回路をパッケージする上での制約がある程度
弱まることを意味する。
記載された素子を備え、かつ、励振回路の第2状態で出
力端子から第1励振器を絶縁するために出力電流の経路
に接続された出力ダイオードとを備え、制御装置は出力
端子から第1励振器用の制御電流を引き込むように出力
ダイオードを越えて出力端子に接続されている。出力ダ
イオードは第2状態で逆バイアス状態になり、それによ
って励振器の大キャパシタンスと直列の小キャパシタン
スとして機能し、回路の全体の出力キャパシタンスを縮
減する。同時に、制御電圧が出力ダイオードを越えて出
力端子から引き込まれることは、制御電流による電力散
逸の一部又は全部が励振回路の外部で生じ、集積回路に
おいて励振回路をパッケージする上での制約がある程度
弱まることを意味する。
【0014】これに対して、米国特許明細書第4,415,81
7 号の論理回路内の制御トランジスタは励振トランジス
タ用の制御電流を抵抗を介して論理回路の出力端子から
ではなく、内部の電流供給端子から引き込む。従って、
前記の公知の論理回路内の制御電流は論理回路パッケー
ジ内での電力の散逸に完全に加担する。公知の論理回路
は単一の出力ダイオードを経て高速母線を励振するのに
適しているものとは記載されていない。出力ダイオード
の高周波(容量)特性は米国特許明細書第4,415,817 号
には記載されていない。
7 号の論理回路内の制御トランジスタは励振トランジス
タ用の制御電流を抵抗を介して論理回路の出力端子から
ではなく、内部の電流供給端子から引き込む。従って、
前記の公知の論理回路内の制御電流は論理回路パッケー
ジ内での電力の散逸に完全に加担する。公知の論理回路
は単一の出力ダイオードを経て高速母線を励振するのに
適しているものとは記載されていない。出力ダイオード
の高周波(容量)特性は米国特許明細書第4,415,817 号
には記載されていない。
【0015】出力ダイオードはショットキ・ダイオード
でよい。ショットキ・ダイオードのキャパシタンスはp
−nダイオードのそれよりも低いので、絶縁がより優れ
ている。ショットキ・ダイオードの順方向電圧低下が低
いことによってもある種の設計上の制約がなくなり、オ
ン・チップ電力散逸の縮減役立つ。制御装置は双極トラ
ンジスタが第1の状態で飽和することが防止され、むし
ろ第1電圧源に対する所定の電圧を出力端子で保持する
ような特性抵抗を有することができる。この電圧設定機
構は出力電圧の動揺を低くすることを補助することがで
きる。
でよい。ショットキ・ダイオードのキャパシタンスはp
−nダイオードのそれよりも低いので、絶縁がより優れ
ている。ショットキ・ダイオードの順方向電圧低下が低
いことによってもある種の設計上の制約がなくなり、オ
ン・チップ電力散逸の縮減役立つ。制御装置は双極トラ
ンジスタが第1の状態で飽和することが防止され、むし
ろ第1電圧源に対する所定の電圧を出力端子で保持する
ような特性抵抗を有することができる。この電圧設定機
構は出力電圧の動揺を低くすることを補助することがで
きる。
【0016】ドレン・ソース経路が出力端子と双極トラ
ンジスタのベースの間に接続されている絶縁ゲート電界
効果形トランジスタから制御装置が構成されている実施
例では、ドレン・ソースのオン抵抗は制御装置の特性イ
ンピーダンスを構成することができる。絶縁ゲート・ト
ランジスタを使用することによって、付加的な電力散逸
を縮減することができ、かつ、所定の電圧の温度補償を
行うように設計することができる。
ンジスタのベースの間に接続されている絶縁ゲート電界
効果形トランジスタから制御装置が構成されている実施
例では、ドレン・ソースのオン抵抗は制御装置の特性イ
ンピーダンスを構成することができる。絶縁ゲート・ト
ランジスタを使用することによって、付加的な電力散逸
を縮減することができ、かつ、所定の電圧の温度補償を
行うように設計することができる。
【0017】回路は更に第2の状態で双極トランジスタ
のベースをそのトランジスタのエミッタの電圧の方向に
引っ張るための能動オフ・切り換え装置を備えることが
できる。それによって、励振トランジスタの急速なオフ
切り換えが可能である。能動オフ切り換え装置はトラン
ジスタを再び急速にオンに切り換えることができるよう
に双極トランジスタのベースの所定電圧を維持するため
の装置を備えることができる。
のベースをそのトランジスタのエミッタの電圧の方向に
引っ張るための能動オフ・切り換え装置を備えることが
できる。それによって、励振トランジスタの急速なオフ
切り換えが可能である。能動オフ切り換え装置はトラン
ジスタを再び急速にオンに切り換えることができるよう
に双極トランジスタのベースの所定電圧を維持するため
の装置を備えることができる。
【0018】励振回路は更に第2電圧源に接続される第
2供給端子と、第2の状態で出力端子から離れている出
力ダイオードの電極での電圧を第2電圧源の方向に引っ
張り、出力ダイオードに逆バイアスをかけるための第2
励振器とを備えることができる。第2の能動励振器は例
えば単なる抵抗器よりも迅速に回路を第2の状態にする
ことができる。第2励振器は第2の状態での出力ダイオ
ードにかけられる逆バイアスを制限する装置を含むこと
ができる。
2供給端子と、第2の状態で出力端子から離れている出
力ダイオードの電極での電圧を第2電圧源の方向に引っ
張り、出力ダイオードに逆バイアスをかけるための第2
励振器とを備えることができる。第2の能動励振器は例
えば単なる抵抗器よりも迅速に回路を第2の状態にする
ことができる。第2励振器は第2の状態での出力ダイオ
ードにかけられる逆バイアスを制限する装置を含むこと
ができる。
【0019】本発明は第3の側面では、 −母線に接続するための出力端子と、 −第1電圧源に接続するための第1供給端子と、 −励振回路の第1状態で出力電流を導通させるために出
力端子から第1供給端子への電流経路を確立するための
第1励振器と、 −励振回路の第2状態で出力端子から第1励振器を絶縁
するために出力電流の経路に接続された出力ダイオード
と、 −出力端子を母線に接続する前に出力ダイオードに逆バ
イアスをくわえるプレバイアス装置とから成る励振回路
である。
力端子から第1供給端子への電流経路を確立するための
第1励振器と、 −励振回路の第2状態で出力端子から第1励振器を絶縁
するために出力電流の経路に接続された出力ダイオード
と、 −出力端子を母線に接続する前に出力ダイオードに逆バ
イアスをくわえるプレバイアス装置とから成る励振回路
である。
【0020】母線への接続の前に出力ダイオードに確実
に逆バイアスを加えることによって、プレバイアス装置
は起動状態での挿入中にダイオードが励振器の大きいキ
ャパシタンスを母線から絶縁できるようにする。プレバ
イアス装置はバイアス電圧源に接続するためのバイアス
供給端子を備えることができ、このバイアス電圧源は出
力端子を母線に接続する前に接続され、起動する。バイ
アス電圧源は例えばバッテリー、又は回路モジュールを
起動中の母線システムに接続中に別のコネクタ・ピンが
接触する前に接触するように設計されたコネクタ・ピン
から成ることができる。
に逆バイアスを加えることによって、プレバイアス装置
は起動状態での挿入中にダイオードが励振器の大きいキ
ャパシタンスを母線から絶縁できるようにする。プレバ
イアス装置はバイアス電圧源に接続するためのバイアス
供給端子を備えることができ、このバイアス電圧源は出
力端子を母線に接続する前に接続され、起動する。バイ
アス電圧源は例えばバッテリー、又は回路モジュールを
起動中の母線システムに接続中に別のコネクタ・ピンが
接触する前に接触するように設計されたコネクタ・ピン
から成ることができる。
【0021】このような励振回路は更に主供給電流の導
通が確立されるとバイアス供給端子を回路の別の部分か
ら絶縁するための装置及びプレバイアスに適するバイア
ス電圧源がバイアス供給端子に接続されていない場合、
バイアス供給端子を回路の残りの部分から絶縁する装置
の双方又は一方を備えることができる。本発明は更に母
線システムに接続するための回路モジュールを提供する
ものであり、この回路モジュールには本発明の前述の側
面に従った励振回路が含まれる。
通が確立されるとバイアス供給端子を回路の別の部分か
ら絶縁するための装置及びプレバイアスに適するバイア
ス電圧源がバイアス供給端子に接続されていない場合、
バイアス供給端子を回路の残りの部分から絶縁する装置
の双方又は一方を備えることができる。本発明は更に母
線システムに接続するための回路モジュールを提供する
ものであり、この回路モジュールには本発明の前述の側
面に従った励振回路が含まれる。
【0022】本発明の前述の第1、第2及び第3の側面
は別個に、又は本発明の励振回路と組み合わせて利用す
ることができる。
は別個に、又は本発明の励振回路と組み合わせて利用す
ることができる。
【0023】
【実施例】図1は入力端子10(V1 )と出力端子12
(V0 )の間に接続された励振回路を示している。出力
端子は図1ではそれぞれの抵抗18及び20で終端する
伝送線14及び16によってモデル化された母線13上
の中間点に接続されている。伝送線14及び16は特性
インピーダンスZ0 を有しており、一方、終端抵抗18
及び20は母線を各々抵抗Rt を有する終端電圧Vt に
接続する。出力電圧12(V0)は励振回路を含む集積
回路パッケージの出力ピン及び更に母線13への接続用
のコネクタであってもよい。
(V0 )の間に接続された励振回路を示している。出力
端子は図1ではそれぞれの抵抗18及び20で終端する
伝送線14及び16によってモデル化された母線13上
の中間点に接続されている。伝送線14及び16は特性
インピーダンスZ0 を有しており、一方、終端抵抗18
及び20は母線を各々抵抗Rt を有する終端電圧Vt に
接続する。出力電圧12(V0)は励振回路を含む集積
回路パッケージの出力ピン及び更に母線13への接続用
のコネクタであってもよい。
【0024】励振回路は2つの主供給端子22(VCC)
及び24(VGN D)と、バイアス端子26(VBI AS )
とを有している。供給端子22、24及び26は集積回
路パッケージの供給ピンであることができ、これには幾
つかの同一の励振回路が含まれる。供給端子22
(VCC)と供給端子24(VGN D)との間には第1抵抗
R1と、上部NPNトランジスタQ1と、2つのp−n
ダイオードD1及びD2と、下部NPNトランジスタQ
2とが直列に接続されている。NPNトランジスタQ1
及びQ2は端子24(VGN D)方向へのエミッタを有
し、ダイオードD1及びD2は端子24(VGN D)方向
への陰極を有している。下部NPNトランジスタQ2の
コレクタは第1ショットキ・ダイオードS1の陰極に接
続され、その陽極は出力端子12(V0 )に接続されて
いる。
及び24(VGN D)と、バイアス端子26(VBI AS )
とを有している。供給端子22、24及び26は集積回
路パッケージの供給ピンであることができ、これには幾
つかの同一の励振回路が含まれる。供給端子22
(VCC)と供給端子24(VGN D)との間には第1抵抗
R1と、上部NPNトランジスタQ1と、2つのp−n
ダイオードD1及びD2と、下部NPNトランジスタQ
2とが直列に接続されている。NPNトランジスタQ1
及びQ2は端子24(VGN D)方向へのエミッタを有
し、ダイオードD1及びD2は端子24(VGN D)方向
への陰極を有している。下部NPNトランジスタQ2の
コレクタは第1ショットキ・ダイオードS1の陰極に接
続され、その陽極は出力端子12(V0 )に接続されて
いる。
【0025】インバータ端子10(V1 )はCMOSイ
ンバータ28の入力に接続され、かつ、N−チャネル絶
縁ゲート電界効果形トランジスタN1のゲートにも接続
されている。“CMOS”という用語はここでは広義に
用いられ、特にトランジスタ・ゲートが金属ではなくポ
リシリコンから成っている絶縁ゲート・トランジスタ技
術を含んでいる。トランジスタN1のドレンは出力端子
12(V0 )に接続され、一方、トランジスタN1のソ
ースは下部NPNトランジスタQ2のベースに接続され
ている。素子N1,Q2及びS1は互いに励振回路の下
部励振機構30を形成している。
ンバータ28の入力に接続され、かつ、N−チャネル絶
縁ゲート電界効果形トランジスタN1のゲートにも接続
されている。“CMOS”という用語はここでは広義に
用いられ、特にトランジスタ・ゲートが金属ではなくポ
リシリコンから成っている絶縁ゲート・トランジスタ技
術を含んでいる。トランジスタN1のドレンは出力端子
12(V0 )に接続され、一方、トランジスタN1のソ
ースは下部NPNトランジスタQ2のベースに接続され
ている。素子N1,Q2及びS1は互いに励振回路の下
部励振機構30を形成している。
【0026】インバータ28の出力は上部NPNトラン
ジスタQ1のベースに接続され、かつ、別のN−チャネ
ル絶縁ゲート・トランジスタN2に接続されている。ト
ランジスタN2のドレンは第2抵抗R2と第2ショット
キ・ダイオードS2(R2への陰極)を経て下部NPN
トランジスタQ2のベースに接続されている。トランジ
スタN2のソースと供給端子24(VGN D)に接続され
ている。素子N2、R2及びS2は下部NPNトランジ
スタQ2用のベース・プルオフ機構32を形成する。P
−チャネル絶縁ゲート・トランジスタP1のソース及び
ゲートは上部NPNトランジスタQ1のエミッタ及びコ
レクタにそれぞれ接続されている。トランジスタQ2の
コレクタは第3ショットキ・ダイオードS3を経てバイ
アス供給端子26(VBI AS )に接続されている。
ジスタQ1のベースに接続され、かつ、別のN−チャネ
ル絶縁ゲート・トランジスタN2に接続されている。ト
ランジスタN2のドレンは第2抵抗R2と第2ショット
キ・ダイオードS2(R2への陰極)を経て下部NPN
トランジスタQ2のベースに接続されている。トランジ
スタN2のソースと供給端子24(VGN D)に接続され
ている。素子N2、R2及びS2は下部NPNトランジ
スタQ2用のベース・プルオフ機構32を形成する。P
−チャネル絶縁ゲート・トランジスタP1のソース及び
ゲートは上部NPNトランジスタQ1のエミッタ及びコ
レクタにそれぞれ接続されている。トランジスタQ2の
コレクタは第3ショットキ・ダイオードS3を経てバイ
アス供給端子26(VBI AS )に接続されている。
【0027】図2はフューチャー母線+システム内の背
板励振器として使用するのに適した図1の回路の通常動
作の電圧レベルVCC及びVGN D等を示している。この回
路のバージョンは例示してあるに過ぎない。本発明はフ
ューチャー母線+又はその他の標準型の母線システムへ
の使用に決して限定されるものではない。通常動作で
は、正の供給電圧VCC=5.0Vが端子22に印加され、
一方、アース供給電圧VGN Dが端子24に供給される。
VCCに等しい正のバイアス電圧VBI AS は端子26に印
加される。このように、定常動作ではP−チャネル・ト
ランジスタがオフ切り換え(非導通)されるので、素子
P1及びS3は無視することができる。素子P1及びS
3は図3を参照しつつ後述する励振回路の“起動時の挿
入”において役割を果たす。
板励振器として使用するのに適した図1の回路の通常動
作の電圧レベルVCC及びVGN D等を示している。この回
路のバージョンは例示してあるに過ぎない。本発明はフ
ューチャー母線+又はその他の標準型の母線システムへ
の使用に決して限定されるものではない。通常動作で
は、正の供給電圧VCC=5.0Vが端子22に印加され、
一方、アース供給電圧VGN Dが端子24に供給される。
VCCに等しい正のバイアス電圧VBI AS は端子26に印
加される。このように、定常動作ではP−チャネル・ト
ランジスタがオフ切り換え(非導通)されるので、素子
P1及びS3は無視することができる。素子P1及びS
3は図3を参照しつつ後述する励振回路の“起動時の挿
入”において役割を果たす。
【0028】励振回路はその入力10で従来のCMOS
レベルでの論理信号V1 を受け、その出力12でフュー
チャー母線+システムの論理レベルでの対応する反転出
力信号V0 を生成する。このシステムでは、低い論理レ
ベルはV1 が高い場合はV0 =VOL=1.0Vで表され、
一方、V1 が低い場合は、高いレベルはV0=VOH=2.
0Vで表される。論理レベルを区別するために、母線1
3に接続された受信器回路では臨界電圧VTH=1.55V
が用いれらる。この基準は事実上次の許容差範囲(最
小、最大)を特定する。VOL(0.75、1.1V);VOH
(1.9V、2.0V);VTH(1.47V、1.62V);V
CC(4.5V、5.5V)V1 が低い場合(VOH状態を表
す)、インバータ28の出力は高い(VCC)。次ぎにト
ランジスタN1がオフ切り換えられ、一方、トランジス
タN2と上部NPNトランジスタQ1は双方ともオンに
切り換えられる。(導通)従って、この状態では、プル
オフ機構32は下部NPNトランジスタQ2を能動的に
オフに切り換える。ショットキ・ダイオードS2はNP
NトランジスタQ2の特性ベース・エミッタ順方向電圧
VBEよりも僅かに少ない特性順方向電圧降下VS2を有す
る。それによってトランジスタQ2のベースに固有のキ
ャパシタンスはNPNトランジスタQ2がオンに切り換
わる前にVS2からVBE U変わるだけですむので、後続
のVOL状態への移行での切り換え速度が向上する。
レベルでの論理信号V1 を受け、その出力12でフュー
チャー母線+システムの論理レベルでの対応する反転出
力信号V0 を生成する。このシステムでは、低い論理レ
ベルはV1 が高い場合はV0 =VOL=1.0Vで表され、
一方、V1 が低い場合は、高いレベルはV0=VOH=2.
0Vで表される。論理レベルを区別するために、母線1
3に接続された受信器回路では臨界電圧VTH=1.55V
が用いれらる。この基準は事実上次の許容差範囲(最
小、最大)を特定する。VOL(0.75、1.1V);VOH
(1.9V、2.0V);VTH(1.47V、1.62V);V
CC(4.5V、5.5V)V1 が低い場合(VOH状態を表
す)、インバータ28の出力は高い(VCC)。次ぎにト
ランジスタN1がオフ切り換えられ、一方、トランジス
タN2と上部NPNトランジスタQ1は双方ともオンに
切り換えられる。(導通)従って、この状態では、プル
オフ機構32は下部NPNトランジスタQ2を能動的に
オフに切り換える。ショットキ・ダイオードS2はNP
NトランジスタQ2の特性ベース・エミッタ順方向電圧
VBEよりも僅かに少ない特性順方向電圧降下VS2を有す
る。それによってトランジスタQ2のベースに固有のキ
ャパシタンスはNPNトランジスタQ2がオンに切り換
わる前にVS2からVBE U変わるだけですむので、後続
のVOL状態への移行での切り換え速度が向上する。
【0029】同時に、トランジスタQ1は導通し、ダイ
オードD1及びD2は順方向バイアスがかけられる。ト
ランジスタQ1及びダイオードD1及びD2でのVCCか
らの電圧降下は出力ショットキ・ダイオードS1の陰極
が3V程度の電圧、すなわちVOHとVCCの間のいずれか
の電圧に引き上げられることを意味している。従って出
力ショットキ・ダイオードS1は逆にバイアスがかけら
れ、かつトランジスタQ2がオフに切り換わるので、V
OH状態の励振回路には静電流は流れない。VOH状態で
は、回路は必然的に受動回路であるので、母線13は終
端抵抗18と20を経て起動する終端電圧Vt によって
VOHに保持される。VOL状態からVOH状態への移行に際
しては、出力ピン12のキャパシタンスCS1は母線13
への急速な移行を補助する。
オードD1及びD2は順方向バイアスがかけられる。ト
ランジスタQ1及びダイオードD1及びD2でのVCCか
らの電圧降下は出力ショットキ・ダイオードS1の陰極
が3V程度の電圧、すなわちVOHとVCCの間のいずれか
の電圧に引き上げられることを意味している。従って出
力ショットキ・ダイオードS1は逆にバイアスがかけら
れ、かつトランジスタQ2がオフに切り換わるので、V
OH状態の励振回路には静電流は流れない。VOH状態で
は、回路は必然的に受動回路であるので、母線13は終
端抵抗18と20を経て起動する終端電圧Vt によって
VOHに保持される。VOL状態からVOH状態への移行に際
しては、出力ピン12のキャパシタンスCS1は母線13
への急速な移行を補助する。
【0030】図3はCS1及び図1の励振回路にあるその
他のキャパシタンスを示している。トランジスタQ2は
サイズが大きいので大きいコレクタ・エミッタ実効キャ
パシタンスCQ2を有し、実際のコレクタ・ベース・キャ
パシタンスをトランジスタの電流利得β(ベータ)で乗
算するミラー効果を有している。この大きいキャパシタ
ンスCQ2は逆バイアスをかけられた出力ショットキ・ダ
イオードS1のより小さいキャパシタンスCC1によって
VOH状態での出力ピン12から減結合される。出力ピン
12には更にベースとエミッタが双方ともVGN Dに接続
されたもう一つのNPNトランジスタとして表される静
電放電(ESD)防護素子E1が接続されている。ES
D素子E1はベース・エミッタの接続故にミラー効果に
よって増強されない寄生キャパシタンスCE1を有してい
る。出力ピン12及びそこから母線13への接続線に固
有のキャパシタンスCP もある。励振回路の全出力キャ
パシタンスC0 は約CS1+CE1+CP であり、特に下部
NPNトランジスタQ2の大きいキャパシタンスCQ2を
含んでいない。従って回路は低い出力キャパシタンスC
0 を有するように設計することができる。フューチャー
母線+システムには最大C0 =5ピコファラッド(5p
F)が指定されている。
他のキャパシタンスを示している。トランジスタQ2は
サイズが大きいので大きいコレクタ・エミッタ実効キャ
パシタンスCQ2を有し、実際のコレクタ・ベース・キャ
パシタンスをトランジスタの電流利得β(ベータ)で乗
算するミラー効果を有している。この大きいキャパシタ
ンスCQ2は逆バイアスをかけられた出力ショットキ・ダ
イオードS1のより小さいキャパシタンスCC1によって
VOH状態での出力ピン12から減結合される。出力ピン
12には更にベースとエミッタが双方ともVGN Dに接続
されたもう一つのNPNトランジスタとして表される静
電放電(ESD)防護素子E1が接続されている。ES
D素子E1はベース・エミッタの接続故にミラー効果に
よって増強されない寄生キャパシタンスCE1を有してい
る。出力ピン12及びそこから母線13への接続線に固
有のキャパシタンスCP もある。励振回路の全出力キャ
パシタンスC0 は約CS1+CE1+CP であり、特に下部
NPNトランジスタQ2の大きいキャパシタンスCQ2を
含んでいない。従って回路は低い出力キャパシタンスC
0 を有するように設計することができる。フューチャー
母線+システムには最大C0 =5ピコファラッド(5p
F)が指定されている。
【0031】引き続いてV1 が(VCCへと)高レベルに
なると、VOL状態への移行が開始される。インバータ2
8の出力は(VGN Dへと)低レベルになる。このように
してトランジスタQ1とN1はオフに切り換わり、一
方、N−チャネル・ベース制御トランジスタN1はオン
に切り換わる。この時点ではV0 は依然としてVOHと等
しいので、トランジスタN1はベース電流IQ2 Bを下部
NPNトランジスタQ2へと供給可能である。このベー
ス電流はトランジスタQ2をオンに切り換え、これは出
力電流I0 を目下順方向バイアスをかけられたショット
キ・ダイオードS1を経て引込み、出力ピン12と母線
13とをVGN Dの方向へと引っ張る。
なると、VOL状態への移行が開始される。インバータ2
8の出力は(VGN Dへと)低レベルになる。このように
してトランジスタQ1とN1はオフに切り換わり、一
方、N−チャネル・ベース制御トランジスタN1はオン
に切り換わる。この時点ではV0 は依然としてVOHと等
しいので、トランジスタN1はベース電流IQ2 Bを下部
NPNトランジスタQ2へと供給可能である。このベー
ス電流はトランジスタQ2をオンに切り換え、これは出
力電流I0 を目下順方向バイアスをかけられたショット
キ・ダイオードS1を経て引込み、出力ピン12と母線
13とをVGN Dの方向へと引っ張る。
【0032】しかし、出力電圧V0 はVGN Dには到達し
ない。トランジスタN1は一定のオン抵抗RDS N1 を有
するように設計され、それによってV0 は所望のレベル
VOL(フューチャー母線+用の1.0V)に制限され、一
方I0 は定態値IOLに定着する。VOLとIOLの所望の
組合せを付与するのに必要な値RDS N1 は次ぎの関係式
に従ってNPNトランジスタQ2用のVBE及びβを知
ることによって定めることができる。
ない。トランジスタN1は一定のオン抵抗RDS N1 を有
するように設計され、それによってV0 は所望のレベル
VOL(フューチャー母線+用の1.0V)に制限され、一
方I0 は定態値IOLに定着する。VOLとIOLの所望の
組合せを付与するのに必要な値RDS N1 は次ぎの関係式
に従ってNPNトランジスタQ2用のVBE及びβを知
ることによって定めることができる。
【0033】RDS N1 =β(VOL−VBE)/IOL NPNトランジスタQ2のVBEが温度上昇とともに減
少するとN−チャネル・トランジスタN1の利得が減少
すると、VOLの所望の設定は広い温度範囲に及ぶ。VOL
状態では、励振回路は母線13上のレベルの能動的制御
を行う。それによって、配線されたAND構造内で母線
13に接続された多くの励振回路の一つによる制御が可
能である。
少するとN−チャネル・トランジスタN1の利得が減少
すると、VOLの所望の設定は広い温度範囲に及ぶ。VOL
状態では、励振回路は母線13上のレベルの能動的制御
を行う。それによって、配線されたAND構造内で母線
13に接続された多くの励振回路の一つによる制御が可
能である。
【0034】フューチャー母線13+システムの場合
は、静出力電圧IOLは公称で80ミリアンペア(mA)
である。IOL=80mAによって、総キャパシタンスが
150pFである母線は丁度2ナノ秒(ns)未満で1
ボルトの振動(すなわちVOHからVOLへの振動)によっ
て励振可能である。2nsが母線システムの所望の切り
換え速度である場合は、高度の電流励振能力があるにも
係わらず5pFのような制限が母線に配設された各受動
励振器の出力キャパシタンスに加えられなければならな
い理由が明らかにある。150pFは母線自体のために
例えば100pFでもよく、又、同じ母線に接続されて
いる別の励振器のために50pFでもよい。
は、静出力電圧IOLは公称で80ミリアンペア(mA)
である。IOL=80mAによって、総キャパシタンスが
150pFである母線は丁度2ナノ秒(ns)未満で1
ボルトの振動(すなわちVOHからVOLへの振動)によっ
て励振可能である。2nsが母線システムの所望の切り
換え速度である場合は、高度の電流励振能力があるにも
係わらず5pFのような制限が母線に配設された各受動
励振器の出力キャパシタンスに加えられなければならな
い理由が明らかにある。150pFは母線自体のために
例えば100pFでもよく、又、同じ母線に接続されて
いる別の励振器のために50pFでもよい。
【0035】下部NPNトランジスタQ2はVOL状態の
継続期間中に大きい電流IOLを供給するのに充分な大き
さを有していなければならず、その結果、必然的にVOL
状態での励振器チップ内の大きい電力散逸(VOL×IOL
=1.0×0.08=0.08ワット)が生ずる。ピン12
(VO )及び24(VGN D)及び対応する内部の相互接
続は大きい電流を搬送するように構成されなければなら
ない。このような励振回路を9回路有する集積回路で
は、ピン24(VGN D)を経た静のアース供給電流は7
−8ワットのオン・チップ電力散逸を伴いつつ、700
−800mAに達するであろう。最悪の状態に対処する
ように設計された回路は100mAるも達するIOLを供
給することが予期されよう。
継続期間中に大きい電流IOLを供給するのに充分な大き
さを有していなければならず、その結果、必然的にVOL
状態での励振器チップ内の大きい電力散逸(VOL×IOL
=1.0×0.08=0.08ワット)が生ずる。ピン12
(VO )及び24(VGN D)及び対応する内部の相互接
続は大きい電流を搬送するように構成されなければなら
ない。このような励振回路を9回路有する集積回路で
は、ピン24(VGN D)を経た静のアース供給電流は7
−8ワットのオン・チップ電力散逸を伴いつつ、700
−800mAに達するであろう。最悪の状態に対処する
ように設計された回路は100mAるも達するIOLを供
給することが予期されよう。
【0036】この文脈では、回路用の付加的なオン・チ
ップ電力散逸又は電流供給の要求は全く不必要である。
図1の回路内の特定の下部励振機構30は低いオン・チ
ップ電力散逸に関与する。特に、N−チャネル・トラン
ジスタN1のドレンを出力ショットキ・ダイオードS1
を越えて出力ピン12に接続すると、ベース電流IQ2 B
(IOL/βに等しい)はチップ自体の正の供給端子22
(VCC)からではなく母線13から引き込まれる。βの
値を100とし、IOL=80mAとすると、少なくとも
3.4ミリワット(mW)のオン・チップ電力散逸(VCC
-VBE×IQ2 B)が励振回路毎に回避される。実際
に、従来の制御構造では、動作温度と供給電圧の最悪の
変動に対してVOLを補償する必要があるので、IQ2 Bの
定常値の数倍を生成しなければならないであろう。双極
トランジスタQ2の利得βは例えば代表的な動作温度範
囲を超えて60ないし200に変動するであろう。単一
のチップ上に9個の励振回路が集積されているものと再
度仮定すると、150−200mWの潜在的オン・チッ
プ電力散逸が回避されることになる。更に、IOLはそれ
が制御電流IQ2 Bを含んでいてもいなくても同一である
ので、背板又はその他のいずれかのオフ−チップでの対
応する電力散逸の増大はみられない。
ップ電力散逸又は電流供給の要求は全く不必要である。
図1の回路内の特定の下部励振機構30は低いオン・チ
ップ電力散逸に関与する。特に、N−チャネル・トラン
ジスタN1のドレンを出力ショットキ・ダイオードS1
を越えて出力ピン12に接続すると、ベース電流IQ2 B
(IOL/βに等しい)はチップ自体の正の供給端子22
(VCC)からではなく母線13から引き込まれる。βの
値を100とし、IOL=80mAとすると、少なくとも
3.4ミリワット(mW)のオン・チップ電力散逸(VCC
-VBE×IQ2 B)が励振回路毎に回避される。実際
に、従来の制御構造では、動作温度と供給電圧の最悪の
変動に対してVOLを補償する必要があるので、IQ2 Bの
定常値の数倍を生成しなければならないであろう。双極
トランジスタQ2の利得βは例えば代表的な動作温度範
囲を超えて60ないし200に変動するであろう。単一
のチップ上に9個の励振回路が集積されているものと再
度仮定すると、150−200mWの潜在的オン・チッ
プ電力散逸が回避されることになる。更に、IOLはそれ
が制御電流IQ2 Bを含んでいてもいなくても同一である
ので、背板又はその他のいずれかのオフ−チップでの対
応する電力散逸の増大はみられない。
【0037】トランジスタQ2について、出力端子から
ベース・電流を引き込むもう一つの利点は、正の供給端
子22(VCC)がいずれの状態でも相当の静電流を導通
させる必要がないことである。VOL状態からVOH状態へ
の移行中に過渡電流だけが引き込まれる。下部励振機構
30の他に励振回路の多くの変更例が可能であることが
当業者には明らかであろう。このような励振機構がフュ
ーチャー母線+背板以外の別の用途に利用される場合は
必然的に、このような変更例が生ずる。種々のトランジ
スタとダイオードの極性が反転し、異なる電圧レベルと
電流需要が生ずる等である。別の用途では相補的な一対
の前記励振機構が必要になる場合もある。回路はBiC
MOS技術で構成される必要はない。N−チャネル・ベ
ース制御トランジスタN1は双極トランジスタで代用す
ることができる。但し、これはVCC又は入力端子10か
ら極めて少ないベース電流が引き込まれることが必要で
ある。
ベース・電流を引き込むもう一つの利点は、正の供給端
子22(VCC)がいずれの状態でも相当の静電流を導通
させる必要がないことである。VOL状態からVOH状態へ
の移行中に過渡電流だけが引き込まれる。下部励振機構
30の他に励振回路の多くの変更例が可能であることが
当業者には明らかであろう。このような励振機構がフュ
ーチャー母線+背板以外の別の用途に利用される場合は
必然的に、このような変更例が生ずる。種々のトランジ
スタとダイオードの極性が反転し、異なる電圧レベルと
電流需要が生ずる等である。別の用途では相補的な一対
の前記励振機構が必要になる場合もある。回路はBiC
MOS技術で構成される必要はない。N−チャネル・ベ
ース制御トランジスタN1は双極トランジスタで代用す
ることができる。但し、これはVCC又は入力端子10か
ら極めて少ないベース電流が引き込まれることが必要で
ある。
【0038】図4はいわゆる起動時の挿入のための励振
回路の機構を利用したより大型の回路モジュール42の
一部として図1に示した励振回路(図4では参照番号4
0で表示)を示してある。励振回路40の端子及び信号
は図1と同一の参照番号で表示している。モジュール4
2は例えば単一の集積回路と、多重チップ・パッケージ
又は印刷配線板から成ることができる。モジュール42
は動作時には背板44の形態の母線システムを経て他の
モジュールと接続され、“a”及び“b”を付した適合
する一対の接点を有するコネクタ46によって背板44
と取り外し自在に接続されている。背板44は図1の母
線13と供給線48(VCC' )と50(VGN D’)とを
含んでいる。背板内の母線13の直列データだけを搬送
する単一の母線でもよく、又は並列データを搬送する何
十、何百の母線の一つでもよい。
回路の機構を利用したより大型の回路モジュール42の
一部として図1に示した励振回路(図4では参照番号4
0で表示)を示してある。励振回路40の端子及び信号
は図1と同一の参照番号で表示している。モジュール4
2は例えば単一の集積回路と、多重チップ・パッケージ
又は印刷配線板から成ることができる。モジュール42
は動作時には背板44の形態の母線システムを経て他の
モジュールと接続され、“a”及び“b”を付した適合
する一対の接点を有するコネクタ46によって背板44
と取り外し自在に接続されている。背板44は図1の母
線13と供給線48(VCC' )と50(VGN D’)とを
含んでいる。背板内の母線13の直列データだけを搬送
する単一の母線でもよく、又は並列データを搬送する何
十、何百の母線の一つでもよい。
【0039】コネクタ46内には、モジュール42を背
板のVCC' 供給線48に接続するための一群の適合する
一対の接点52a/52bが設けられている。モジュー
ル42をVGN D’供給線50に接続するための別の一群
の適合する一対の接点54a/54bが設けられてい
る。単一の一対の接点56a/56bはモジュール42
を母線13に接続する。群52a/52bとは別の付加
的な一対の接点58a/58bもモジュールをVCC' に
接続する。一対の接点58a/58bと接点群54a/
54b内の少なくとも一対の接点はコネクタ46の連結
中に一対の接点52a/52b及び56a/56bの前
に接触するように構成されている。コネクタ46は図4
では一対の接点58a/58bと接点群54a/54b
の少なくとも一対の接点が接触する挿入の中間状態で図
示されている。
板のVCC' 供給線48に接続するための一群の適合する
一対の接点52a/52bが設けられている。モジュー
ル42をVGN D’供給線50に接続するための別の一群
の適合する一対の接点54a/54bが設けられてい
る。単一の一対の接点56a/56bはモジュール42
を母線13に接続する。群52a/52bとは別の付加
的な一対の接点58a/58bもモジュールをVCC' に
接続する。一対の接点58a/58bと接点群54a/
54b内の少なくとも一対の接点はコネクタ46の連結
中に一対の接点52a/52b及び56a/56bの前
に接触するように構成されている。コネクタ46は図4
では一対の接点58a/58bと接点群54a/54b
の少なくとも一対の接点が接触する挿入の中間状態で図
示されている。
【0040】回路モジュール42内で励振回路40と、
受信器回路60とデータ処理(DP)回路62は全て動
作用にモジュール供給線64(VCC)及び66
(VGN D)と接続されている。VGN D供給線66はコネ
クタ46の接点54aに直接接続され、一方、VCC供給
線64はスイッチ68を経て接点52aに接続されてい
る。励振回路40のバイアス供給端子26(VBI AS )
は接点58aに接続されている。DP回路62は受信器
回路60を経て接点56a(母線13)からのデータを
受信するように接続されている。DP回路はデータを励
振回路40の入力端子10に伝送するために接続されて
おり、その出力12(V0 )も接点56aに接続されて
いる。
受信器回路60とデータ処理(DP)回路62は全て動
作用にモジュール供給線64(VCC)及び66
(VGN D)と接続されている。VGN D供給線66はコネ
クタ46の接点54aに直接接続され、一方、VCC供給
線64はスイッチ68を経て接点52aに接続されてい
る。励振回路40のバイアス供給端子26(VBI AS )
は接点58aに接続されている。DP回路62は受信器
回路60を経て接点56a(母線13)からのデータを
受信するように接続されている。DP回路はデータを励
振回路40の入力端子10に伝送するために接続されて
おり、その出力12(V0 )も接点56aに接続されて
いる。
【0041】起動時の挿入とは背板が起動中に回路モジ
ュール42を背板44に接続する動作である。モジュー
ル42用の主電圧供給線64及び66は一対の接点の群
を経て接続されるが、それはモジュール用の供給電流は
単一の接点の対偶には大き過ぎるからである。スイッチ
68と起動時の挿入中に主供給電流を阻止するために使
用されるが、それは、各群の接点の対偶が先ず不可避的
に結合しないと、大きい電流によって損傷又は破壊され
てしまうからである。全ての接点の対偶が完全に結合す
ると、スイッチは手動又は自動的に綴じて回路モジュー
ル42を起動させる。
ュール42を背板44に接続する動作である。モジュー
ル42用の主電圧供給線64及び66は一対の接点の群
を経て接続されるが、それはモジュール用の供給電流は
単一の接点の対偶には大き過ぎるからである。スイッチ
68と起動時の挿入中に主供給電流を阻止するために使
用されるが、それは、各群の接点の対偶が先ず不可避的
に結合しないと、大きい電流によって損傷又は破壊され
てしまうからである。全ての接点の対偶が完全に結合す
ると、スイッチは手動又は自動的に綴じて回路モジュー
ル42を起動させる。
【0042】起動時の挿入中、休止中の励振回路出力1
2が母線13と急激に接続すると母線13に過渡負荷が
加わり、一方、励振回路の出力キャパシタンスは母線1
3上で未知のレベルに充電する。この出力キャパシタン
スが双極トランジスタQ2(図1及び図3)の大きいミ
ラー・キャパシタンスCQ2を含むとすると、母線上に生
ずるノイズは容易にデータ損失又は恐らくはシステム全
体の故障の原因になり易い。スイッチ68は未だ閉じて
いないので、正の主供給線VCCは出力ショットキ・ダイ
オードS1に逆バイアスをかけて出力端子からCQ2を絶
縁するのに利用できない。
2が母線13と急激に接続すると母線13に過渡負荷が
加わり、一方、励振回路の出力キャパシタンスは母線1
3上で未知のレベルに充電する。この出力キャパシタン
スが双極トランジスタQ2(図1及び図3)の大きいミ
ラー・キャパシタンスCQ2を含むとすると、母線上に生
ずるノイズは容易にデータ損失又は恐らくはシステム全
体の故障の原因になり易い。スイッチ68は未だ閉じて
いないので、正の主供給線VCCは出力ショットキ・ダイ
オードS1に逆バイアスをかけて出力端子からCQ2を絶
縁するのに利用できない。
【0043】しかし、回路モジュール42内では、励振
回路40のバイアス供給端子26(VBI AS )は主電圧
供給線VCCとは独立して、かつ母線13との接触がなさ
れる前にバイアス電圧VBI AS を受けるように構成され
ている。このバイアス電圧供給は励振回路40内で励振
回路の出力12に次のようにプレバイアスをかけるため
に利用される。
回路40のバイアス供給端子26(VBI AS )は主電圧
供給線VCCとは独立して、かつ母線13との接触がなさ
れる前にバイアス電圧VBI AS を受けるように構成され
ている。このバイアス電圧供給は励振回路40内で励振
回路の出力12に次のようにプレバイアスをかけるため
に利用される。
【0044】回路に電力が供給される前に、全てのポイ
ントは共通のレベルVGN Dまで放電されるものと想定す
ることができる。特にVCC供給ピン22はVGN Dのレベ
ルにあるものと想定される。絶縁又は大気による漏れに
より一般に確実にこの状態になる。必要ならば、図1の
破線で示すように付加的なショットキ・ダイオードS4
とS5を加えることができ、その場合はこれらのダイオ
ードは定常動作に影響を及ぼすことなく回路内のそれぞ
れの節点をほぼVGN Dまで放電する。
ントは共通のレベルVGN Dまで放電されるものと想定す
ることができる。特にVCC供給ピン22はVGN Dのレベ
ルにあるものと想定される。絶縁又は大気による漏れに
より一般に確実にこの状態になる。必要ならば、図1の
破線で示すように付加的なショットキ・ダイオードS4
とS5を加えることができ、その場合はこれらのダイオ
ードは定常動作に影響を及ぼすことなく回路内のそれぞ
れの節点をほぼVGN Dまで放電する。
【0045】図4に示すようにVBI AS がVCCの前に供
給されると、P−チャネル・トランジスタP1はそのゲ
ートが抵抗R1を経てVCCピンに接続されることによっ
てオンに切り換わる。それによってVBI AS ピン26か
ら下部NPNトランジスタQ2のコレクタとショットキ
・ダイオードS1の陰極の接合点への電流経路が確立さ
れる。この電流経路は図3に示され、ダイオードD1、
D2及びS3を含んでいる。従ってこの経路を流れる電
流はトランジスタQ2のコレクタを前記ダイオードでの
順方向電圧降下の総計に等しい量だけVBI AS 以下に定
められた電圧V C へと引き込む。VBI AS =5.0Vであ
るとすると、VC は3ボルトを僅かに超える。
給されると、P−チャネル・トランジスタP1はそのゲ
ートが抵抗R1を経てVCCピンに接続されることによっ
てオンに切り換わる。それによってVBI AS ピン26か
ら下部NPNトランジスタQ2のコレクタとショットキ
・ダイオードS1の陰極の接合点への電流経路が確立さ
れる。この電流経路は図3に示され、ダイオードD1、
D2及びS3を含んでいる。従ってこの経路を流れる電
流はトランジスタQ2のコレクタを前記ダイオードでの
順方向電圧降下の総計に等しい量だけVBI AS 以下に定
められた電圧V C へと引き込む。VBI AS =5.0Vであ
るとすると、VC は3ボルトを僅かに超える。
【0046】このようにトランジスタQ2のコレクタが
VOH以上であると、出力ピン12(V0 )と母線との接
触がなされる場合にトランジスタQ2のミラー・キャパ
シタンスCQ2を充電するために母線13から過渡電流が
引き込まれる必要がない。更に、ショットキ・ダイオー
ドS1は逆バイアスをかけられる。(VC はVOH及びV
t よりも大きい。)従って励振回路の低い動作出力キャ
パシタンスC0 (約C S1+CE1+CP )は出力端子12
が母線13に接続される前に大きい過渡電流の障壁の役
割を果たす。
VOH以上であると、出力ピン12(V0 )と母線との接
触がなされる場合にトランジスタQ2のミラー・キャパ
シタンスCQ2を充電するために母線13から過渡電流が
引き込まれる必要がない。更に、ショットキ・ダイオー
ドS1は逆バイアスをかけられる。(VC はVOH及びV
t よりも大きい。)従って励振回路の低い動作出力キャ
パシタンスC0 (約C S1+CE1+CP )は出力端子12
が母線13に接続される前に大きい過渡電流の障壁の役
割を果たす。
【0047】総出力キャパシタンスは第2成分と直列の
第1成分(主としてCS1)から成るものとみなされる。
トランジスタQ2を充電し、出力ピン12からキャパシ
タンスCQ2を絶縁することに加えて、VBI AS ピン26
からの電流は更に出力キャパシタンスC0 の前記の二つ
の成分に形成された容量性の分圧器を充電する。CS1が
およそCE1+CP と等しくなるように設計されている場
合は、出力ピン12(V0 )はVGN DとVC の中間の電
圧まで充電される。VC は本実施例では3ボルトの僅か
に上の値であるので、出力ピン12は臨界電圧VTH=1.
55Vに近いフューチャー母線+の論理レベルVOH及び
VOLの間に電圧まで充電されることになる。その結果、
母線13からの過渡電流は接触がなされた時にVTHから
母線13にあるレベルVOH又はVOLへのC0 を充電する
だけでよい。このようにして、接点の対偶56a/56
bの結合の起因するノイズは母線13に接続された別の
モジュールのデータ損失を生ずる恐れが極めて少ないレ
ベルまで更に縮減される。
第1成分(主としてCS1)から成るものとみなされる。
トランジスタQ2を充電し、出力ピン12からキャパシ
タンスCQ2を絶縁することに加えて、VBI AS ピン26
からの電流は更に出力キャパシタンスC0 の前記の二つ
の成分に形成された容量性の分圧器を充電する。CS1が
およそCE1+CP と等しくなるように設計されている場
合は、出力ピン12(V0 )はVGN DとVC の中間の電
圧まで充電される。VC は本実施例では3ボルトの僅か
に上の値であるので、出力ピン12は臨界電圧VTH=1.
55Vに近いフューチャー母線+の論理レベルVOH及び
VOLの間に電圧まで充電されることになる。その結果、
母線13からの過渡電流は接触がなされた時にVTHから
母線13にあるレベルVOH又はVOLへのC0 を充電する
だけでよい。このようにして、接点の対偶56a/56
bの結合の起因するノイズは母線13に接続された別の
モジュールのデータ損失を生ずる恐れが極めて少ないレ
ベルまで更に縮減される。
【0048】スイッチ68が最終的に閉じられ、励振回
路40の端子22が背板供給線48に接続されると、P
−チャネル・トランジスタP1はオフに取り換わり、励
振回路の定常動作を開始できる。下部トランジスタQ2
のコレクタはVOH以上の電圧VO に予充電されているの
で、回路は必然的に既に受動的なVOHのレベルにある。
このようにしてモジュール42はシステムにそれ以上の
ノイズを誘導することなく母線13からのデータの受信
を開始することができる。
路40の端子22が背板供給線48に接続されると、P
−チャネル・トランジスタP1はオフに取り換わり、励
振回路の定常動作を開始できる。下部トランジスタQ2
のコレクタはVOH以上の電圧VO に予充電されているの
で、回路は必然的に既に受動的なVOHのレベルにある。
このようにしてモジュール42はシステムにそれ以上の
ノイズを誘導することなく母線13からのデータの受信
を開始することができる。
【0049】ショットキ・ダイオードS3はV0 を設定
するという役割に加えて更に別の目的をも果たす。起動
時挿入の機能が利用中ではなく、又はVB1 AS 供給がな
されない場合は、ショットキ・ダイオードS3又はトラ
ンジスタP1のいずれかがV BI AS 端子26を回路の残
りの部分から絶縁し、その際にその端子はVCCに結合さ
れ、VGN Dに結合され、又は浮動端子に留まる。
するという役割に加えて更に別の目的をも果たす。起動
時挿入の機能が利用中ではなく、又はVB1 AS 供給がな
されない場合は、ショットキ・ダイオードS3又はトラ
ンジスタP1のいずれかがV BI AS 端子26を回路の残
りの部分から絶縁し、その際にその端子はVCCに結合さ
れ、VGN Dに結合され、又は浮動端子に留まる。
【0050】説明してきたプレバイアス機構には多くの
変更が可能であることが当業者には明らかであろう。例
えば、バイアス供給電圧VBI AS は背板コネクタ46内
の接点の特別の構成によってではなく、回路モジュール
42内のバッテリーによって供給されることも可能であ
ろう。当業者は更に所与の用途での低ノイズの起動時挿
入を可能にするための種々のキャパシタンスの予充電の
調整方法も理解するであろう。予充電電流経路の電圧降
下は必要に応じて変更でき、必要ならば勿論他の制約な
しでキャパシタンスをも変更可能である。特に、ショッ
トキ・ダイオードS1のようなダイオードのキャパシタ
ンスはダイオード自体のサイズ又は性質を変化させ、か
つ(又は)予充電中にダイオードに供給される逆バイア
ス電圧の大きさを変化させることによって変更可能であ
る。
変更が可能であることが当業者には明らかであろう。例
えば、バイアス供給電圧VBI AS は背板コネクタ46内
の接点の特別の構成によってではなく、回路モジュール
42内のバッテリーによって供給されることも可能であ
ろう。当業者は更に所与の用途での低ノイズの起動時挿
入を可能にするための種々のキャパシタンスの予充電の
調整方法も理解するであろう。予充電電流経路の電圧降
下は必要に応じて変更でき、必要ならば勿論他の制約な
しでキャパシタンスをも変更可能である。特に、ショッ
トキ・ダイオードS1のようなダイオードのキャパシタ
ンスはダイオード自体のサイズ又は性質を変化させ、か
つ(又は)予充電中にダイオードに供給される逆バイア
ス電圧の大きさを変化させることによって変更可能であ
る。
【0051】特定の下部励振機構30を備えることとそ
の効用は起動時挿入用のプレバイアス機構とは別個であ
り、又、その逆も当てはまることが理解されよう。
の効用は起動時挿入用のプレバイアス機構とは別個であ
り、又、その逆も当てはまることが理解されよう。
【0052】
【発明の効果】励振回路が回路を起動時の母線に接続中
に出力にバイアスをかけ、母線に接続された別の回路の
ノイズを縮減する装置を備えることによって、制御電流
に起因する励振回路内の電力(熱)散逸が縮減される。
に出力にバイアスをかけ、母線に接続された別の回路の
ノイズを縮減する装置を備えることによって、制御電流
に起因する励振回路内の電力(熱)散逸が縮減される。
【図1】本発明に従った励振回路の構成図である。
【図2】図1の励振回路の特定の実施例の種々の電圧レ
ベルを示す図面である。
ベルを示す図面である。
【図3】図1の励振回路の寄生キャパシタンスを示す図
面である。
面である。
【図4】図1の励振回路を含む回路モジュールの構成図
である。
である。
【符号の説明】 10 入力端子(V1 ) 12 出力端子(V0 ) 13 母線 14 伝送線 16 伝送線 18 抵抗 20 抵抗 22 主供給端子(VCC) 24 主供給端子(VGN D) 26 バイアス供給端子(VBI AS ) 28 インバータ 30 下部励振機構 32 ベース・プルオフ機構 40 励振回路 42 回路モジュール 44 背板 46 コネクタ 48 供給線VCC’ 50 供給線VGN D’ 52a、52b 接点対偶群 54a、54b 接点対偶群 56a、56b 単一の接点対偶 58a、58b 単一の接点対偶 60 受信器回路 62 データ処理回路 64 モジュール供給線(VCC) 66 モジュール供給線(VGN D) 68 スイッチ Q1 上部NPNトランジスタ Q2 下部NPNトランジスタ D1 p−nダイオード D2 p−nダイオード N1 絶縁ゲート電界効果形トランジスタ N2 N−チャネル絶縁ゲート・トランジスタ R1 第1抵抗 R2 第2抵抗 S1 第1ショットキ・ダイオード S2 第2ショットキ・ダイオード S3 第3ショットキ・ダイオード E1 静電放電防護素子
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Groenewoudseweg 1, 5621 BA Eindhoven, T he Netherlands (72)発明者 エミール ノーマン ハーン アメリカ合衆国 ユタ州 84042 リン ドン サウス 300 イースト 182 (56)参考文献 特開 平2−273818(JP,A) 特開 平2−60341(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03K 17/00 - 17/70
Claims (13)
- 【請求項1】 多重レベルのデータ信号を搬送する母線
に接続するための出力端子を備え、 該出力端子を母線に接続する前に出力端子にて、励振回
路の動作中に出力端子にある電圧レベル範囲にほぼ等し
い電圧レベルに電圧を設定するためのプレ・バイアス装
置を備え、 該プレ・バイアス装置がバイアス電圧源に接続するため
のバイアス電圧供給端子を備え、該バイアス電圧源は出
力端子が母線に接続される前に接続され、起動し、 励振回路の第1の状態で励振回路が完全に接続されると
出力を導通させるために出力端子から第1供給端子まで
電流経路を確立する第1励振器を備え、 励振器と直列である第1部品と励振器と並列である第2
部品とを備えた励振回路の出力キャパシタンスを備え、 上記プレ・バイアス装置は、出力キャパシタンスの第1
と第2部品の間の電荷の分割によって出力端子が中間レ
ベルに充電されるように出力キャパシタンスの第1及び
第2部品を所定のレベルまで充電する装置 を備えたこと
を特徴とする励振回路。 - 【請求項2】 励振回路の第2状態で第1励振器を出力
端子から絶縁するために出力ダイオードが出力電流の経
路に接続されており、該出力ダイオードの逆バイアス・
キャパシタンスは出力キャパシタンスの該第1部品に含
まれることを特徴とする請求項1に記載の励振回路。 - 【請求項3】 出力キャパシタンスの第2部品は静電放
電防護装置のキャパシタンスを含むことを特徴とする請
求項1又は2に記載の励振回路。 - 【請求項4】 電圧供給線と少なくとも一つのデータ母
線を含む母線システムに取り外し自在に接続された端子
を有する励振回路モジュールにおいて、 出力端子がデータ母線に接続されるように配置された請
求項1、2又は3に記載の励振回路と、 励振回路モジュールを励動時母線システムに接続中に出
力端子を母線に接続する前にバイアス電圧が励振回路の
バイアス供給端子に確実に印加されるようにする装置と
を備えたことを特徴とする励振回路モジュール。 - 【請求項5】 バイアス電圧が確実に印加されるように
する装置は母線システムへの接続とは独立した電圧源を
備えたことを特徴とする請求項4に記載の回路モジュー
ル。 - 【請求項6】 バイアス電圧が確実に印加されるように
する装置は母線コネクタが全体として連結中に励振回路
のバイアス供給端子のバイアス供給端子と母線システム
の供給線との間に結合された第1対の接点が励振回路の
出力端子とデータ母線との間に結合された第2対の接点
の前で連結するように構成された母線コネクタを備えた
ことを特徴とする請求項4に記載の回路モジュール。 - 【請求項7】 第1電圧源に接続するための第1供給端
子と、 励振回路の第1状態で出力電流を導通させるために出力
端子から第1供給端子への電流経路を確立するための第
1励振器と、 第1励振器に制御電流を供給するための制御装置と、 励振回路の第2状態で出力端子から第1励振器を絶縁す
るために出力電流の経路に接続された出力ダイオードと
を備え、 制御装置は出力端子から第1励振器用の制御電流を引き
込むように出力ダイオードを越えて出力端子に接続され
たことを特徴とする請求項1に記載の励振回路。 - 【請求項8】 第1励振器はベース電流が制御電流であ
る双極トランジスタを備えたことを特徴とする請求項7
に記載の励振回路。 - 【請求項9】 制御装置は双極トランジスタが第1状態
で飽和することが防止され、その代わりに出力端子で第
1電圧源に対する所定の電圧を保持するような特性抵抗
を有することを特徴とする請求項8に記載の励振回路。 - 【請求項10】 制御装置はそのドレン・ソース経路が
出力端子と双極トランジスタのベースとの間に接続さ
れ、そのドレン・ソースの負荷時抵抗が制御装置の特性
インピーダンスを形成する絶縁されたゲートを有する電
界効果形トランジスタを備えたことを特徴とする請求項
9に記載の励振回路。 - 【請求項11】 双極トランジスタのベースに結合さ
れ、第2状態で双極トランジスタを該双極トランジスタ
のエミッタ電圧の方向に引き込むための能動オフ切り換
え装置を更に備え、該能動オフ切り換え装置はエミッタ
に対する双極トランジスタのベース上の所定の電圧を保
持するための能動オフ切り換え装置を備え、該電圧はゼ
ロと、双極トランジスタの特性ベース・エミッタ電圧と
の中間であることを特徴とする請求項8、9又は10に
記載の励振回路。 - 【請求項12】 第2電圧源に接続するための第2供給
端子と、 第2供給端子と出力端子から離れた出力ダイオードの電
極との間に結合され、第2状態で該電極を第2電圧源の
方向に引き込んで、出力ダイオードに逆バイアスをかけ
るようにされた第2励振器とを更に備えたことを特徴と
する請求項2、7、8、9、10又は11のいずれか一
つに記載の励振回路。 - 【請求項13】 出力ダイオードがショットキ・ダイオ
ードであることを特徴とする請求項2、7又は8に記載
の励振回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US558935 | 1990-07-27 | ||
US07/558,935 US5132564A (en) | 1990-07-27 | 1990-07-27 | Bus driver circuit with low on-chip dissipation and/or pre-biasing of output terminal during live insertion |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04298117A JPH04298117A (ja) | 1992-10-21 |
JP3308564B2 true JP3308564B2 (ja) | 2002-07-29 |
Family
ID=24231604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18847491A Expired - Fee Related JP3308564B2 (ja) | 1990-07-27 | 1991-07-29 | 励振回路 |
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Country | Link |
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US (1) | US5132564A (ja) |
EP (1) | EP0468583B1 (ja) |
JP (1) | JP3308564B2 (ja) |
KR (1) | KR100264497B1 (ja) |
DE (1) | DE69132642T2 (ja) |
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DE4133764C1 (ja) * | 1991-10-11 | 1993-02-18 | Texas Instruments Deutschland Gmbh, 8050 Freising, De | |
JP3025118B2 (ja) * | 1992-10-26 | 2000-03-27 | 株式会社日立製作所 | 半導体集積回路装置と情報処理システム |
DE69434906T2 (de) * | 1993-11-29 | 2007-08-30 | Fujitsu Ltd., Kawasaki | Integrierte Halbleiterschaltung und Abschlussvorrichtung |
JP3102253B2 (ja) * | 1994-03-18 | 2000-10-23 | 株式会社日立製作所 | メモリシステム |
JP3598530B2 (ja) * | 1994-04-21 | 2004-12-08 | 株式会社日立製作所 | 活栓挿抜装置 |
US5574865A (en) * | 1994-12-01 | 1996-11-12 | Unisys Corporation | System for data transfer protection during module connection/disconnection onto live bus |
US5485107A (en) * | 1995-01-09 | 1996-01-16 | Unisys Corporation | Backplane driver circuit |
US5696773A (en) * | 1996-04-25 | 1997-12-09 | Credence Systems Corporation | Apparatus for performing logic and leakage current tests on a digital logic circuit |
US5959481A (en) * | 1997-02-18 | 1999-09-28 | Rambus Inc. | Bus driver circuit including a slew rate indicator circuit having a one shot circuit |
JPH10326131A (ja) * | 1997-05-26 | 1998-12-08 | Nec Corp | バスドライバ |
US6163202A (en) * | 1998-10-05 | 2000-12-19 | Lucent Technologies Inc. | Temperature compensation circuit for semiconductor switch and method of operation thereof |
US6600356B1 (en) * | 1999-04-30 | 2003-07-29 | Analog Devices, Inc. | ESD protection circuit with controlled breakdown voltage |
US6380772B1 (en) | 2000-05-17 | 2002-04-30 | Marvell International, Ltd. | Self-limiting pad driver |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3614467A (en) * | 1970-06-22 | 1971-10-19 | Cogar Corp | Nonsaturated logic circuits compatible with ttl and dtl circuits |
US4263645A (en) * | 1979-04-30 | 1981-04-21 | Gte Automatic Electric Laboratories, Inc. | Self-starting carrier subscriber power supply |
US4415817A (en) * | 1981-10-08 | 1983-11-15 | Signetics Corporation | Bipolar logic gate including circuitry to prevent turn-off and deep saturation of pull-down transistor |
JPS60177723A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 出力回路 |
US4746818A (en) * | 1985-03-12 | 1988-05-24 | Pitney Bowes Inc. | Circuit for maintaining the state of an output despite changes in the state of input |
GB2185648A (en) * | 1985-12-04 | 1987-07-22 | Plessey Co Plc | Electronic interface circuit |
JPS62154917A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | デジタル回路 |
US4682050A (en) * | 1986-01-08 | 1987-07-21 | International Business Machines Corporation | Small signal swing driver circuit |
FR2598871B1 (fr) * | 1986-05-14 | 1988-09-30 | Bendix Electronics Sa | Circuit d'interface bidirectionnel presentant un acces unipolaire et un acces bipolaire pour des signaux logiques |
JPS63112893A (ja) * | 1986-10-28 | 1988-05-17 | Mitsubishi Electric Corp | 半導体集積回路 |
KR960009249B1 (ko) * | 1987-04-24 | 1996-07-16 | 미다 가쓰시게 | 반도체 메모리 |
JPH01251655A (ja) * | 1988-03-30 | 1989-10-06 | Matsushita Electron Corp | 半導体集積回路 |
US4918329B1 (en) * | 1988-07-25 | 1993-06-01 | Data transmission system | |
US5028809A (en) * | 1989-03-07 | 1991-07-02 | Hewlett-Packard Company | Computer bus structure permitting replacement of modules during operation |
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1990
- 1990-07-27 US US07/558,935 patent/US5132564A/en not_active Expired - Fee Related
-
1991
- 1991-07-18 EP EP91201893A patent/EP0468583B1/en not_active Expired - Lifetime
- 1991-07-18 DE DE69132642T patent/DE69132642T2/de not_active Expired - Fee Related
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- 1991-07-29 JP JP18847491A patent/JP3308564B2/ja not_active Expired - Fee Related
Also Published As
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DE69132642T2 (de) | 2002-04-18 |
KR100264497B1 (ko) | 2000-09-01 |
KR920003660A (ko) | 1992-02-29 |
EP0468583B1 (en) | 2001-06-20 |
EP0468583A1 (en) | 1992-01-29 |
DE69132642D1 (de) | 2001-07-26 |
JPH04298117A (ja) | 1992-10-21 |
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