JP3025118B2 - 半導体集積回路装置と情報処理システム - Google Patents
半導体集積回路装置と情報処理システムInfo
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Description
【0001】
【産業上の利用分野】この発明は、半導体集積回路装置
と情報処理システムに関し、特に抵抗等により終端され
たバス配線に接続されて、低振幅で高速にデータを出力
できる出力バッファを含むものに利用して有効な技術に
関するものである。
と情報処理システムに関し、特に抵抗等により終端され
たバス配線に接続されて、低振幅で高速にデータを出力
できる出力バッファを含むものに利用して有効な技術に
関するものである。
【0002】
【従来の技術】高集積化・低消費電力等の特徴を持つM
OSFET(絶縁ゲート型電界効果トランジスタ、以下
同じ)により構成される半導体集積回路装置において
も、プロセス技術の進歩により高速化が進められてい
る。従来の一般的なMOS集積回路間のインターフェイ
スは、0V−3Vのような信号振幅を持つTTL(トラ
ンジスタ・トランジスタ・ロジック)レベル又は、0V
−5Vのような信号振幅を持つCMOS(相補型MO
S)レベルで行われ、無終端とされていた。このため、
このようなインターフェイス方式においては、プリント
基板の特性インピーダンスにより信号波形の乱反射が起
こり、等価的に半導体集積回路間の信号のやりとりの遅
延時間が大きくなる結果、データの転送レートは約10
0MHzが限界とされている。
OSFET(絶縁ゲート型電界効果トランジスタ、以下
同じ)により構成される半導体集積回路装置において
も、プロセス技術の進歩により高速化が進められてい
る。従来の一般的なMOS集積回路間のインターフェイ
スは、0V−3Vのような信号振幅を持つTTL(トラ
ンジスタ・トランジスタ・ロジック)レベル又は、0V
−5Vのような信号振幅を持つCMOS(相補型MO
S)レベルで行われ、無終端とされていた。このため、
このようなインターフェイス方式においては、プリント
基板の特性インピーダンスにより信号波形の乱反射が起
こり、等価的に半導体集積回路間の信号のやりとりの遅
延時間が大きくなる結果、データの転送レートは約10
0MHzが限界とされている。
【0003】そこで、図10に示すように終端抵抗RB
を用いて、プリント基板の特性インピーダンスとの整合
をとって、転送信号の反射を抑えて低振幅で高速にデー
タを送るインターフェイス方式が、例えば米国特許5,
023,488号において提案されている。
を用いて、プリント基板の特性インピーダンスとの整合
をとって、転送信号の反射を抑えて低振幅で高速にデー
タを送るインターフェイス方式が、例えば米国特許5,
023,488号において提案されている。
【0004】
【発明が解決しようとする課題】上記のインターフェイ
ス方式では、半導体集積回路側の寄生容量に配慮がなさ
れておらず、半導体集積回路の外部端子近傍でプリント
基板上のバス配線の特性インピーダンスが乱され、信号
波形に図9に点線で示すように乱反射が生じて信号レベ
ルが安定するまでの時間だけ等価的に信号遅延が生じて
しまう。
ス方式では、半導体集積回路側の寄生容量に配慮がなさ
れておらず、半導体集積回路の外部端子近傍でプリント
基板上のバス配線の特性インピーダンスが乱され、信号
波形に図9に点線で示すように乱反射が生じて信号レベ
ルが安定するまでの時間だけ等価的に信号遅延が生じて
しまう。
【0005】上記寄生容量のうち、オープンドレイン構
成の出力MOSFETのドレイン拡散容量CSDが大き
い。なぜなら、静電耐圧を大きく採るためには、ドレイ
ン拡散層の面積が必然的に大きくならざるを得ないから
である。言い換えるならば、上記ドレイン拡散層の面積
を小さくして、上記寄生容量を減らそうとするとその分
静電耐圧が小さくなってしまうからである。
成の出力MOSFETのドレイン拡散容量CSDが大き
い。なぜなら、静電耐圧を大きく採るためには、ドレイ
ン拡散層の面積が必然的に大きくならざるを得ないから
である。言い換えるならば、上記ドレイン拡散層の面積
を小さくして、上記寄生容量を減らそうとするとその分
静電耐圧が小さくなってしまうからである。
【0006】この発明の目的は、静電耐圧を維持しつ
つ、高速データ転送を実現した半導体集積回路装置と情
報処理システムを提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。
つ、高速データ転送を実現した半導体集積回路装置と情
報処理システムを提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、オープンドレイン構成の出
力MOSFETとインピーダンス素子により終端された
バス配線が接続される出力端子との間にショットキーバ
リアダイオード(以下、単にショットキーダイオードと
いう)のような寄生容量値が小さくされた一方向性素子
を挿入して、情報処理のためのデータ転送を行う。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、オープンドレイン構成の出
力MOSFETとインピーダンス素子により終端された
バス配線が接続される出力端子との間にショットキーバ
リアダイオード(以下、単にショットキーダイオードと
いう)のような寄生容量値が小さくされた一方向性素子
を挿入して、情報処理のためのデータ転送を行う。
【0008】
【作用】上記した手段によれば、出力MOSFETのド
レイン拡散層を大きくしたままでも、外部端子からみた
寄生容量がショットキーダイオードのオフ状態によりド
レイン寄生容量が見えなくでき、外部端子近傍でのバス
配線の特性インピーダンスの乱れを防止でき、等価的な
信号遅延を大幅に低減できる。
レイン拡散層を大きくしたままでも、外部端子からみた
寄生容量がショットキーダイオードのオフ状態によりド
レイン寄生容量が見えなくでき、外部端子近傍でのバス
配線の特性インピーダンスの乱れを防止でき、等価的な
信号遅延を大幅に低減できる。
【0009】
【実施例】図1には、本発明に係る半導体集積回路装置
とそれを用いた情報処理システムにおけるバス構成のブ
ロック図が示されている。同図において、点線で示され
た半導体集積回路装置LSI1〜LSI3は、公知の半
導体集積回路の製造技術により、単結晶シリコンのよう
な1個の半導体基板上において形成される。
とそれを用いた情報処理システムにおけるバス構成のブ
ロック図が示されている。同図において、点線で示され
た半導体集積回路装置LSI1〜LSI3は、公知の半
導体集積回路の製造技術により、単結晶シリコンのよう
な1個の半導体基板上において形成される。
【0010】半導体集積回路装置LS1〜LSI3は、
代表として示された1個の入出力バッファと内部論回路
から構成されている。半導体集積回路装置LSI1を例
にして説明すると、出力バッファは駆動回路PG1と、
オープンドレイン構成の出力MOSFETQ1、この出
力MOSFETQ1のドレインと外部端子との間に挿入
されたダイオードSBD1から構成される。特に制限さ
れないが、上記ダイオードは、後述するように動作の高
速化のために寄生容量が小さいことと、ドレインコンタ
クト穴に一体的に形成できて高集積化の点で有利なショ
ットキーダイオードとされる。
代表として示された1個の入出力バッファと内部論回路
から構成されている。半導体集積回路装置LSI1を例
にして説明すると、出力バッファは駆動回路PG1と、
オープンドレイン構成の出力MOSFETQ1、この出
力MOSFETQ1のドレインと外部端子との間に挿入
されたダイオードSBD1から構成される。特に制限さ
れないが、上記ダイオードは、後述するように動作の高
速化のために寄生容量が小さいことと、ドレインコンタ
クト穴に一体的に形成できて高集積化の点で有利なショ
ットキーダイオードとされる。
【0011】入力バッァは、基準電圧VRFにより、入
力された信号を判定する差動形態の入力バッファIB1
から構成される。内部論理回路1は、入力バッファIB
1から入力された入力データを受け取り、データ処理を
行って必要に応じて上記出力バッファを通して他の半導
体集積回路装置LS12〜LSI3に対して信号を送出
させるものである。他の半導体集積回路装置LSI2〜
LSI3も、上記同様な回路により構成される。ただ
し、全ての回路が同じという意味ではない。個々の半導
体集積回路装置LSI1〜LSI3の機能や役割分担に
応じて、入力バッファの数や出力バッファの数が区々と
してもよいし、内部論理回路はそれぞれの機能に応じて
構成されるものである。
力された信号を判定する差動形態の入力バッファIB1
から構成される。内部論理回路1は、入力バッファIB
1から入力された入力データを受け取り、データ処理を
行って必要に応じて上記出力バッファを通して他の半導
体集積回路装置LS12〜LSI3に対して信号を送出
させるものである。他の半導体集積回路装置LSI2〜
LSI3も、上記同様な回路により構成される。ただ
し、全ての回路が同じという意味ではない。個々の半導
体集積回路装置LSI1〜LSI3の機能や役割分担に
応じて、入力バッファの数や出力バッファの数が区々と
してもよいし、内部論理回路はそれぞれの機能に応じて
構成されるものである。
【0012】上記半導体集積回路装置LSI1〜LSI
3の間でのデータの転送を行うバスは、特に制限されな
いが、プリント基板等の実装基板上に形成される配線に
より構成され、50Ωバスとされる。このバスの終端
は、バス配線の特性インピーダンスに整合された抵抗R
Bが接続されており、例えば1.2Vのような電圧VT
Tに引かれている。
3の間でのデータの転送を行うバスは、特に制限されな
いが、プリント基板等の実装基板上に形成される配線に
より構成され、50Ωバスとされる。このバスの終端
は、バス配線の特性インピーダンスに整合された抵抗R
Bが接続されており、例えば1.2Vのような電圧VT
Tに引かれている。
【0013】半導体集積回路装置LSI1において、出
力MOSFETQ1は静電破壊耐圧を大きくするために
大きな面積の拡散層を持つようにされる。そのため、M
OSFETQ1のドレインには、大きな容量値を持つよ
うな寄生容量CSD1が形成されることになる。従来の
ように、出力MOSFETQ1のドレインを直接に外部
端子に接続したのでは、その外部端子が接続されるバス
配線の特性インピーダンスを乱して信号波形に乱反射が
生じて等価的に遅延時間を長くしてしまう。
力MOSFETQ1は静電破壊耐圧を大きくするために
大きな面積の拡散層を持つようにされる。そのため、M
OSFETQ1のドレインには、大きな容量値を持つよ
うな寄生容量CSD1が形成されることになる。従来の
ように、出力MOSFETQ1のドレインを直接に外部
端子に接続したのでは、その外部端子が接続されるバス
配線の特性インピーダンスを乱して信号波形に乱反射が
生じて等価的に遅延時間を長くしてしまう。
【0014】例えば、50Ωのバス配線に8pFのピン
容量を持つ半導体集積回路装置が8cm間隔で接続され
ているケースでは、20%以上も不整合が生じる。この
結果、バス抵抗RBで終端していても、半導体集積回路
装置の外部ピンが接続されている付近では図9に点線で
示したように大きな乱反射が生じる。
容量を持つ半導体集積回路装置が8cm間隔で接続され
ているケースでは、20%以上も不整合が生じる。この
結果、バス抵抗RBで終端していても、半導体集積回路
装置の外部ピンが接続されている付近では図9に点線で
示したように大きな乱反射が生じる。
【0015】この実施例では、出力MOSFETQ1と
ドレインと外部端子との間にショットキーダイオードS
BD1を挿入することより、このショットキーダイオー
ドSBD1の寄生容量と出力MOSFETQ1のドレイ
ンにおける寄生容量CSD1とが直列形態にされる。こ
の結果、外部端子からみた寄生容量は、ショットキーダ
イオードSBD1がオフ状態のときにはその寄生容量に
依存してほぼ零にできる。
ドレインと外部端子との間にショットキーダイオードS
BD1を挿入することより、このショットキーダイオー
ドSBD1の寄生容量と出力MOSFETQ1のドレイ
ンにおける寄生容量CSD1とが直列形態にされる。こ
の結果、外部端子からみた寄生容量は、ショットキーダ
イオードSBD1がオフ状態のときにはその寄生容量に
依存してほぼ零にできる。
【0016】図1において、半導体集積回路装置LSI
1〜LSI3の出力MOSFETQ1〜Q3がオフ状態
にあるときには、バスの電位は1.2VのVTTレベル
にされている。半導体集積回路装置LSI1〜LSI3
のうちのどれか1つ、又は複数の出力MOSFETがオ
ン状態になると、0.4Vのような接地電位VSSに近
いレベルになる。したがって、半導体集積回路装置LS
I1から半導体集積回路装置LSI3にデータを転送す
るときには、半導体集積回路装置LSI2とLSI3の
出力MOSFETQ2とQ3をオフ状態にし、半導体集
積回路装置LSI1の出力MOSFETQ1を、出力す
べき内部信号に応じてオン状態/オフ状態にし、上記の
ようなハイレベル又はロウレベルのデータを送出させ
る。
1〜LSI3の出力MOSFETQ1〜Q3がオフ状態
にあるときには、バスの電位は1.2VのVTTレベル
にされている。半導体集積回路装置LSI1〜LSI3
のうちのどれか1つ、又は複数の出力MOSFETがオ
ン状態になると、0.4Vのような接地電位VSSに近
いレベルになる。したがって、半導体集積回路装置LS
I1から半導体集積回路装置LSI3にデータを転送す
るときには、半導体集積回路装置LSI2とLSI3の
出力MOSFETQ2とQ3をオフ状態にし、半導体集
積回路装置LSI1の出力MOSFETQ1を、出力す
べき内部信号に応じてオン状態/オフ状態にし、上記の
ようなハイレベル又はロウレベルのデータを送出させ
る。
【0017】出力バッファの出力MOSFETQ2とQ
3がオフ状態にされている半導体集積回路装置LSI2
とLSI3では、バスがハイレベルになったときのはね
上がりでドレインの寄生容量CSD2とCSD3がVT
Tに近いレベルまで充電されるため、その後のバスのレ
ベルがハイレベルでもロウレベルでもショットキーダイ
オードSBD2,SBD3がオフ状態にされている。し
たがって、これらの寄生容量CSD2とCSD3は、バ
ス配線側から見えなくなる。
3がオフ状態にされている半導体集積回路装置LSI2
とLSI3では、バスがハイレベルになったときのはね
上がりでドレインの寄生容量CSD2とCSD3がVT
Tに近いレベルまで充電されるため、その後のバスのレ
ベルがハイレベルでもロウレベルでもショットキーダイ
オードSBD2,SBD3がオフ状態にされている。し
たがって、これらの寄生容量CSD2とCSD3は、バ
ス配線側から見えなくなる。
【0018】また、オン状態/オフ状態を繰り返してい
る半導体集積回路装置LSI1では、図9において出力
MOSFETQ1がオン状態になっているタイミングA
では、ショットキーダイオードSBD1もオン状態にな
っているため寄生容量CSD1がバス配線につながる
が、出力MOSFETQ1がオフ状態となっているタイ
ミングBでは、オフ状態にされた瞬間から最初の立ち上
がりで寄生容量CSD1がVTTに充電されるため、シ
ョッキーダイオードSBD1がオフ状態になって寄生容
量CSD1をバス配線側から見えなくする。
る半導体集積回路装置LSI1では、図9において出力
MOSFETQ1がオン状態になっているタイミングA
では、ショットキーダイオードSBD1もオン状態にな
っているため寄生容量CSD1がバス配線につながる
が、出力MOSFETQ1がオフ状態となっているタイ
ミングBでは、オフ状態にされた瞬間から最初の立ち上
がりで寄生容量CSD1がVTTに充電されるため、シ
ョッキーダイオードSBD1がオフ状態になって寄生容
量CSD1をバス配線側から見えなくする。
【0019】すなわち、図10のような従来回路では、
バス配線に対して常に大きな容量値を持つ寄生容量CS
D1〜CSD3が接続されているのに対して、図1のよ
うな本願発明では上述のように寄生容量CSDは、動作
状態にある1つの出力バッファに対応した1個若しくは
全くバス配線から見えなくなる。この結果、配線バスを
伝達される信号波形は、図9に実線で示すように乱反射
による振動が大幅に低減できるから等価的な信号遅延が
小さなり信号転送を高速にできる。
バス配線に対して常に大きな容量値を持つ寄生容量CS
D1〜CSD3が接続されているのに対して、図1のよ
うな本願発明では上述のように寄生容量CSDは、動作
状態にある1つの出力バッファに対応した1個若しくは
全くバス配線から見えなくなる。この結果、配線バスを
伝達される信号波形は、図9に実線で示すように乱反射
による振動が大幅に低減できるから等価的な信号遅延が
小さなり信号転送を高速にできる。
【0020】半導体集積回路装置LSI1を単体で扱う
とき等の静電耐圧は、外部端子に乗った電荷Qがショッ
キーダイオードSBD1を通してドレインの寄生容量C
SD1に伝えられ、ここでVSD1=Q/CSD1の電
圧となる。これにより、静電耐圧は大きく設定すること
ができる。
とき等の静電耐圧は、外部端子に乗った電荷Qがショッ
キーダイオードSBD1を通してドレインの寄生容量C
SD1に伝えられ、ここでVSD1=Q/CSD1の電
圧となる。これにより、静電耐圧は大きく設定すること
ができる。
【0021】図2には、上記出力バッファの一実施例の
レイアウト図が示されている。一般に外部端子(ボンデ
ィングパッド)に直接ドレインが接続される出力MOS
FETは、ラッチアップや静電耐圧確保及び大電流駆動
のために、その駆動回路や入力バッファを含むプリバッ
ファと独立に形成され、特別に工夫されてレイアウトさ
れる。
レイアウト図が示されている。一般に外部端子(ボンデ
ィングパッド)に直接ドレインが接続される出力MOS
FETは、ラッチアップや静電耐圧確保及び大電流駆動
のために、その駆動回路や入力バッファを含むプリバッ
ファと独立に形成され、特別に工夫されてレイアウトさ
れる。
【0022】静電耐圧を確保するためには、ドレインの
拡散層面積を大きくし、かつゲートとドレインのコンタ
クトの距離を大きくして、拡散層の寄生抵抗と寄生容量
でサージ電圧からMOSFETを防御し、サージ電流を
基板に流してしまうようにする。入力バッファでは、入
力バッファのゲートもこの出力MOSFETのドレイン
拡散層でカバーされるため、静電耐圧は確保できる。し
かし、この結果、ドレイン拡散層が非常に大きくなるた
め高速動作に障害が生じる。
拡散層面積を大きくし、かつゲートとドレインのコンタ
クトの距離を大きくして、拡散層の寄生抵抗と寄生容量
でサージ電圧からMOSFETを防御し、サージ電流を
基板に流してしまうようにする。入力バッファでは、入
力バッファのゲートもこの出力MOSFETのドレイン
拡散層でカバーされるため、静電耐圧は確保できる。し
かし、この結果、ドレイン拡散層が非常に大きくなるた
め高速動作に障害が生じる。
【0023】図2において、2つのボンディングパッド
に対応した2つの出力MOSFETが示され、そのうち
右側の出力MOSFETは、MOSFETのパターンの
理解を容易にするため、ボンディングパッドと接続れる
アルミニュウム層が省略されて描かれている。AL1は
1層目のアルミニュウム層であり、CONTはコンタク
トホールであり、TH1はスルーホールである。MOS
FETのゲート電極は1層目ポリシリコン層により構成
される。
に対応した2つの出力MOSFETが示され、そのうち
右側の出力MOSFETは、MOSFETのパターンの
理解を容易にするため、ボンディングパッドと接続れる
アルミニュウム層が省略されて描かれている。AL1は
1層目のアルミニュウム層であり、CONTはコンタク
トホールであり、TH1はスルーホールである。MOS
FETのゲート電極は1層目ポリシリコン層により構成
される。
【0024】上記アルミニュウム層AL1と出力MOS
FETのドレインとを接続するコンタクトホールCON
Tにおいて、後述するようなショットキーダイオードが
形成される。これにより、半導体基板上において特別な
素子形成領域を設けることなく、ショットキーダイオー
ドSBDを形成することができる。このようにショット
キーダイオードSBDを用いる利点は、上記のようなレ
イアウト上の他に、ショットキーダイオードSBDがオ
フ状態のときの寄生容量が小さい点にもある。このよう
にショットキーダイオードSBDの寄生容量が小さいこ
とにより、ボンディングパッド側(バス配線側)からみ
たとき、ショットキーダイオードSBDの寄生容量と出
力MOSFETのドレイン寄生容量とが直列形態にされ
て、実質的にドレイン寄生容量CSDを見えなくするこ
とができる。
FETのドレインとを接続するコンタクトホールCON
Tにおいて、後述するようなショットキーダイオードが
形成される。これにより、半導体基板上において特別な
素子形成領域を設けることなく、ショットキーダイオー
ドSBDを形成することができる。このようにショット
キーダイオードSBDを用いる利点は、上記のようなレ
イアウト上の他に、ショットキーダイオードSBDがオ
フ状態のときの寄生容量が小さい点にもある。このよう
にショットキーダイオードSBDの寄生容量が小さいこ
とにより、ボンディングパッド側(バス配線側)からみ
たとき、ショットキーダイオードSBDの寄生容量と出
力MOSFETのドレイン寄生容量とが直列形態にされ
て、実質的にドレイン寄生容量CSDを見えなくするこ
とができる。
【0025】同図において左側の出力MOSFETを例
にして説明すると、ボンディングパッドを構成するアル
ミニュウム層AL1は、そのまま延びて出力MOSFE
Tの出力点であるドレインを構成する拡散層にコンコク
トCONTにより接続される。このアルミニュウム層A
L1を中心として左右に設けられるゲート電極を挟んで
ソースを構成する拡散層が設けられる。この拡散層に
は、スルーホールTH1を介して基板給電用の配線に接
続される。
にして説明すると、ボンディングパッドを構成するアル
ミニュウム層AL1は、そのまま延びて出力MOSFE
Tの出力点であるドレインを構成する拡散層にコンコク
トCONTにより接続される。このアルミニュウム層A
L1を中心として左右に設けられるゲート電極を挟んで
ソースを構成する拡散層が設けられる。この拡散層に
は、スルーホールTH1を介して基板給電用の配線に接
続される。
【0026】この実施例では、1つの出力MOSFET
は、右側の出力MOSFETに示したように、長い長さ
の3本のゲートと、その半分の長さにされた6本のゲー
トとの合計9本のゲートから構成される。出力MOSF
ETの電流駆動能力に応じて、上記ゲート電極を選択的
に接続することにより、多様な電流駆動能力を持つ出力
MOSFETを形成することができる。この場合、ボン
ディングパッドに接続されるアルミニュウムAL1のパ
ターンの変更により、使用しないゲートに対応したドレ
イン拡散層をダミーの拡散層として用い、静電耐圧を大
きくしたり、ラッチアップを起きにくくするように使用
してもよい。
は、右側の出力MOSFETに示したように、長い長さ
の3本のゲートと、その半分の長さにされた6本のゲー
トとの合計9本のゲートから構成される。出力MOSF
ETの電流駆動能力に応じて、上記ゲート電極を選択的
に接続することにより、多様な電流駆動能力を持つ出力
MOSFETを形成することができる。この場合、ボン
ディングパッドに接続されるアルミニュウムAL1のパ
ターンの変更により、使用しないゲートに対応したドレ
イン拡散層をダミーの拡散層として用い、静電耐圧を大
きくしたり、ラッチアップを起きにくくするように使用
してもよい。
【0027】同図において、上側にプリパッファが設け
られる。プリバッファは入力バッファIBと駆動回路P
Gが構成される。SOG1〜SOG3は、駆動回路によ
り形成された出力信号を伝える配線であり、駆動MOS
FETのゲートに供給される。SINは、上記アルミニ
ュウム層AL1に接続されており、入力バッファIBの
入力端子に接続される。
られる。プリバッファは入力バッファIBと駆動回路P
Gが構成される。SOG1〜SOG3は、駆動回路によ
り形成された出力信号を伝える配線であり、駆動MOS
FETのゲートに供給される。SINは、上記アルミニ
ュウム層AL1に接続されており、入力バッファIBの
入力端子に接続される。
【0028】図3と図4には、図2のA−B部分に対応
した素子構造の一実施例を説明するための製造工程断面
図が示されている。図3(A)において、通常のMOS
FETの製造工程により、ウェル領域pWELL上に出
力MOSFETのドレインを構成する大きな面積のn+
拡散層、及び比較的小さくされたソースを構成するn+
拡散層が形成される。上記ドレインとソースの拡散層n
+ 上に形成された層間絶縁膜(層間SiO2 )にコンタ
クト穴を形成し、ソース用のコンタクト穴にはレジスト
膜を選択的に形成する。上記レジスト膜と層間絶縁膜を
マスクとしてリン(P+ )をイオン注入してコンタクト
部分に対応したドレイン(n+ )領域を深くする。
した素子構造の一実施例を説明するための製造工程断面
図が示されている。図3(A)において、通常のMOS
FETの製造工程により、ウェル領域pWELL上に出
力MOSFETのドレインを構成する大きな面積のn+
拡散層、及び比較的小さくされたソースを構成するn+
拡散層が形成される。上記ドレインとソースの拡散層n
+ 上に形成された層間絶縁膜(層間SiO2 )にコンタ
クト穴を形成し、ソース用のコンタクト穴にはレジスト
膜を選択的に形成する。上記レジスト膜と層間絶縁膜を
マスクとしてリン(P+ )をイオン注入してコンタクト
部分に対応したドレイン(n+ )領域を深くする。
【0029】図3(B)において、上記同じレジスト膜
と層間絶縁膜をマスクとしてボロン(B+ )をイオン注
入して、コンタクト部分のドレイン領域表面の不純物濃
度をn- に戻す。
と層間絶縁膜をマスクとしてボロン(B+ )をイオン注
入して、コンタクト部分のドレイン領域表面の不純物濃
度をn- に戻す。
【0030】図4(A)において、レジスト膜を除去し
て白金(Pt)を薄くスパッタリングにより蒸着させ
る。この後に熱処理を行い、シリコン(半導体基板)と
反応させて白金シリサイドPtSiを形成する。
て白金(Pt)を薄くスパッタリングにより蒸着させ
る。この後に熱処理を行い、シリコン(半導体基板)と
反応させて白金シリサイドPtSiを形成する。
【0031】図4(B)において、白金Ptをエッチン
グすると、コンタクト部分の白金シリサイドPtSiの
みが残る。この結果、イオン注入によりn- に戻したコ
ンタクト部ではショットキーダイオードが形成される。
グすると、コンタクト部分の白金シリサイドPtSiの
みが残る。この結果、イオン注入によりn- に戻したコ
ンタクト部ではショットキーダイオードが形成される。
【0032】図4(C)において、金属配線層としての
アルミニュウム層AL1のスパッタリング蒸着とパター
ニングにより、ドレイン領域にはショットキーダイオー
ドが外部端子と出力MOSFETのドレインとの間に、
かつMOSFETのドレインコンタクト穴を利用して一
体的に形成される。なお、ソース領域では、ソース領域
の表面がn+ 層であるため、安定なオーミックコンタク
トが形成され、アルミニュウムとシリコンとの不所望な
反応もカバーできる。
アルミニュウム層AL1のスパッタリング蒸着とパター
ニングにより、ドレイン領域にはショットキーダイオー
ドが外部端子と出力MOSFETのドレインとの間に、
かつMOSFETのドレインコンタクト穴を利用して一
体的に形成される。なお、ソース領域では、ソース領域
の表面がn+ 層であるため、安定なオーミックコンタク
トが形成され、アルミニュウムとシリコンとの不所望な
反応もカバーできる。
【0033】上記のようにショットキーダイードを出力
MOSFETのドレイン領域に設けられるコンタクト穴
に自己整合して小さい面積により形成した場合には、寄
生容量CSBDも小さくすることができる。また、直下
に従来と同様に大きな面積のドレイン拡散層があるため
静電耐圧も十分大きく確保できる。
MOSFETのドレイン領域に設けられるコンタクト穴
に自己整合して小さい面積により形成した場合には、寄
生容量CSBDも小さくすることができる。また、直下
に従来と同様に大きな面積のドレイン拡散層があるため
静電耐圧も十分大きく確保できる。
【0034】図5には、この発明に係る入出力バッファ
の一実施例の回路図が示されている。内部論理回路によ
り形成された出力すべき信号Doは、駆動回路G1を通
して出力MOSFETQ1のゲートに供給される。この
駆動回路G1は、インバータ回路で表しているが、論理
ゲート回路を用いて論理機能を持たせるものであっても
よい。
の一実施例の回路図が示されている。内部論理回路によ
り形成された出力すべき信号Doは、駆動回路G1を通
して出力MOSFETQ1のゲートに供給される。この
駆動回路G1は、インバータ回路で表しているが、論理
ゲート回路を用いて論理機能を持たせるものであっても
よい。
【0035】上記出力MOSFETQ1のドレインに
は、その大きなドレイン面積に対応した大きな抵抗値を
持つようなドレイン寄生容量CSDが存在する。上記M
OSFETQ1のドレインは、ショットキーダイオード
SBDを介して外部端子Pに接続される。ショットキー
ダイオードSBDのアノード側と回路の接地電位点に設
けられた容量CSBDは、ショットキーダイオードSB
Dの寄生容量である。
は、その大きなドレイン面積に対応した大きな抵抗値を
持つようなドレイン寄生容量CSDが存在する。上記M
OSFETQ1のドレインは、ショットキーダイオード
SBDを介して外部端子Pに接続される。ショットキー
ダイオードSBDのアノード側と回路の接地電位点に設
けられた容量CSBDは、ショットキーダイオードSB
Dの寄生容量である。
【0036】外部端子(ボンディングパッド)Pに接続
される容量CPKは、ボンディングパッド等の外部ピン
に付随する寄生容量である。外部端子Pは、入力バッフ
ァの入力端子に接続される。
される容量CPKは、ボンディングパッド等の外部ピン
に付随する寄生容量である。外部端子Pは、入力バッフ
ァの入力端子に接続される。
【0037】入力バッファは、差動形態のPチャンネル
型MOSFETQ3,Q4と、そのソースと電源電圧と
の間に設けられたバイアス電流を流すMOSFETQ2
と、上記差動MOSFETQ3とQ4のドレインと回路
の接地電位点との間に設けられた電流ミラー形態にされ
たNチャンネル型の負荷MOSFETQ5,Q6から構
成される。差動MOSFETQ3のゲートには、基準電
圧VRFが供給される。差動MOSFETQ4のゲート
は、抵抗RDを通して外部端子PKに接続されている。
MOSFETQ2のゲートには、特に制限されないが、
入力バッファを活性化させる制御信号IBEが供給され
る。
型MOSFETQ3,Q4と、そのソースと電源電圧と
の間に設けられたバイアス電流を流すMOSFETQ2
と、上記差動MOSFETQ3とQ4のドレインと回路
の接地電位点との間に設けられた電流ミラー形態にされ
たNチャンネル型の負荷MOSFETQ5,Q6から構
成される。差動MOSFETQ3のゲートには、基準電
圧VRFが供給される。差動MOSFETQ4のゲート
は、抵抗RDを通して外部端子PKに接続されている。
MOSFETQ2のゲートには、特に制限されないが、
入力バッファを活性化させる制御信号IBEが供給され
る。
【0038】制御信号IBEが回路の接地電位のような
ロウレベルにされると、Pチャンネル型MOSFETQ
2がオン状態となり、差動増幅MOSFETQ3とQ4
の動作に必要なバイアス電流を流す。外部端子Pを通し
て入力された入力信号が、基準電圧VRFより高いレベ
ルであるときには、MOSFETQ4がオフ状態にさ
れ、MOSFETQ3がオン状態にされる。したがっ
て、MOSFETQ2により形成されたバイアス電流
は、MOSFETQ3を通してMOSFETQ5に流れ
るので、出力側のMOSFETQ6のドレイン電圧は、
ほぼ回路の接地電位のようなロウレベルに引き抜かれ、
インバータ回路G2を通して内部論理回路に取り込まれ
る。
ロウレベルにされると、Pチャンネル型MOSFETQ
2がオン状態となり、差動増幅MOSFETQ3とQ4
の動作に必要なバイアス電流を流す。外部端子Pを通し
て入力された入力信号が、基準電圧VRFより高いレベ
ルであるときには、MOSFETQ4がオフ状態にさ
れ、MOSFETQ3がオン状態にされる。したがっ
て、MOSFETQ2により形成されたバイアス電流
は、MOSFETQ3を通してMOSFETQ5に流れ
るので、出力側のMOSFETQ6のドレイン電圧は、
ほぼ回路の接地電位のようなロウレベルに引き抜かれ、
インバータ回路G2を通して内部論理回路に取り込まれ
る。
【0039】外部端子Pを通して入力された入力信号
が、基準電圧VRFより低いレベルであるときには、M
OSFETQ4がオン状態にされ、MOSFETQ3が
オフ状態にされる。したがって、MOSFETQ2によ
り形成されたバイアス電流は、MOSFETQ4を通し
て流れる。このとき、MOSFETQ3のオフ状態によ
りMOSFETQ5もオフ状態にされるので、出力側の
MOSFETQ6もオフ状態にされている。それ故、M
OSFETQ4のオン状態により電源電圧のようなハイ
レベルが形成され、インバータ回路G2を通して内部論
理回路に取り込まれる。上記のようにPチャンネル型の
差動回路を用いた場合には、他の半導体集積回路装置の
出力バッファにより形成される1.2Vをハイレベルと
して、0.4Vをロウレベルとするような低レベルで小
振幅を取り込むことができる。
が、基準電圧VRFより低いレベルであるときには、M
OSFETQ4がオン状態にされ、MOSFETQ3が
オフ状態にされる。したがって、MOSFETQ2によ
り形成されたバイアス電流は、MOSFETQ4を通し
て流れる。このとき、MOSFETQ3のオフ状態によ
りMOSFETQ5もオフ状態にされるので、出力側の
MOSFETQ6もオフ状態にされている。それ故、M
OSFETQ4のオン状態により電源電圧のようなハイ
レベルが形成され、インバータ回路G2を通して内部論
理回路に取り込まれる。上記のようにPチャンネル型の
差動回路を用いた場合には、他の半導体集積回路装置の
出力バッファにより形成される1.2Vをハイレベルと
して、0.4Vをロウレベルとするような低レベルで小
振幅を取り込むことができる。
【0040】前述のように出力バッファの動作により、
出力MOSFETのドレイン寄生容量CSDは、複数の
半導体集積回路装置のうちの1個又は全部が外部端子P
K側から見えなくされる。また、上記ショットキーダイ
オードSBDの寄生容量CSBDの容量値は、その構造
上極く小さいから無視できる。それ故、半導体集積回路
装置のパッケージの容量CPKは、プラスチック化や小
型化で小さくすれば総合のピン容量CPKは等価的に小
さくできる。これにより、バス配線の特性インピーダン
スに対する影響が軽微となり、上記のような高速にデー
タの転送を行うようにすることができる。
出力MOSFETのドレイン寄生容量CSDは、複数の
半導体集積回路装置のうちの1個又は全部が外部端子P
K側から見えなくされる。また、上記ショットキーダイ
オードSBDの寄生容量CSBDの容量値は、その構造
上極く小さいから無視できる。それ故、半導体集積回路
装置のパッケージの容量CPKは、プラスチック化や小
型化で小さくすれば総合のピン容量CPKは等価的に小
さくできる。これにより、バス配線の特性インピーダン
スに対する影響が軽微となり、上記のような高速にデー
タの転送を行うようにすることができる。
【0041】図6には、この発明に係る入出力バッファ
の他の一実施例の回路図が示されている。この実施例で
は、出力バッファで発生するノイズの低減に向けられて
いる。すなわち、出力MOSFETのオン状態により、
大きな電流を流すときには回路の接地電位線における寄
生抵抗やインダクタンス成分によって接地電位に比較的
大きなノイズを発生させてしまう。
の他の一実施例の回路図が示されている。この実施例で
は、出力バッファで発生するノイズの低減に向けられて
いる。すなわち、出力MOSFETのオン状態により、
大きな電流を流すときには回路の接地電位線における寄
生抵抗やインダクタンス成分によって接地電位に比較的
大きなノイズを発生させてしまう。
【0042】この実施例では、出力MOSFETが3つ
のMOSFETQ11,Q12及びQ13から構成され
る。出力MOSFETQ1とQ2は、高速にバス配線の
レベルをロウレベル側に引き抜くために比較的大きなサ
イズにされる。これに対して、出力MOSFETQ3は
後述するようなレベル補償のためのものであり、小さな
サイズのものが用いられる。それ故、出力MOSFET
Q1とQ2に対応したドレインの寄生容量CSD1,C
SD2は比較的大きいが、出力MOSFETQ3に対応
したドレインの寄生容量CSD3は小さくされる。
のMOSFETQ11,Q12及びQ13から構成され
る。出力MOSFETQ1とQ2は、高速にバス配線の
レベルをロウレベル側に引き抜くために比較的大きなサ
イズにされる。これに対して、出力MOSFETQ3は
後述するようなレベル補償のためのものであり、小さな
サイズのものが用いられる。それ故、出力MOSFET
Q1とQ2に対応したドレインの寄生容量CSD1,C
SD2は比較的大きいが、出力MOSFETQ3に対応
したドレインの寄生容量CSD3は小さくされる。
【0043】駆動回路G1ないしG3としてのCMOS
インバータ回路は、出力すべき信号Doを共通に受ける
が、遅いタイミングで出力信号を形成する駆動回路G2
にあっては、Pチャンネル型MOSFETQ72とNチ
ャンネル型MOSFETQ82との間に抵抗R1が設け
られる。そして、最も遅くタイミングで出力信号を形成
する駆動回路G3にあっては、Pチャンネル型MOSF
ETQ73とNチャンネル型MOSFETQ83との間
に、より大きい抵抗値を持つようにR1とR2が直列形
態に挿入される。
インバータ回路は、出力すべき信号Doを共通に受ける
が、遅いタイミングで出力信号を形成する駆動回路G2
にあっては、Pチャンネル型MOSFETQ72とNチ
ャンネル型MOSFETQ82との間に抵抗R1が設け
られる。そして、最も遅くタイミングで出力信号を形成
する駆動回路G3にあっては、Pチャンネル型MOSF
ETQ73とNチャンネル型MOSFETQ83との間
に、より大きい抵抗値を持つようにR1とR2が直列形
態に挿入される。
【0044】上記抵抗R1,R2は、出力MOSFET
Q2とQ3をオフ状態からオン状態に変化させるときの
タイミングを調整するものである。それ故、駆動回路の
出力ノードとハイレベルの出力信号を形成するPチャン
ネル型MOSFETとの間に挿入される。これに対し
て、出力MOSFETQ1〜Q3をオン状態からオフ状
態にさせる駆動回路G1〜G3のNチャンネル型MOS
FETQ81〜83のドレインは、出力ノードに接続さ
れる。
Q2とQ3をオフ状態からオン状態に変化させるときの
タイミングを調整するものである。それ故、駆動回路の
出力ノードとハイレベルの出力信号を形成するPチャン
ネル型MOSFETとの間に挿入される。これに対し
て、出力MOSFETQ1〜Q3をオン状態からオフ状
態にさせる駆動回路G1〜G3のNチャンネル型MOS
FETQ81〜83のドレインは、出力ノードに接続さ
れる。
【0045】信号Doがハイレベルからロウレベルに変
化すると、Nチャンネル型MOSFETQ81〜83が
一斉にオフ状態にされ、代わってPチャンネル型MOS
FETQ71〜Q73が一斉にオン状態にされる。上記
Pチャンネル型MOSFETQ71のオン状態により、
出力MOSFETQ11のゲート電圧は直ちにハイレベ
ルにされる。これにより、出力MOSFETQ11がオ
ン状態となって外部端子Pをハイレベルからロウレベル
に引き抜く。MOSFETQ11は、比較的小さく形成
されるものであるので、その引抜き電流が比較的小さく
なり、それに伴い回路の接地線に発生するノイズを抑え
ることができる。
化すると、Nチャンネル型MOSFETQ81〜83が
一斉にオフ状態にされ、代わってPチャンネル型MOS
FETQ71〜Q73が一斉にオン状態にされる。上記
Pチャンネル型MOSFETQ71のオン状態により、
出力MOSFETQ11のゲート電圧は直ちにハイレベ
ルにされる。これにより、出力MOSFETQ11がオ
ン状態となって外部端子Pをハイレベルからロウレベル
に引き抜く。MOSFETQ11は、比較的小さく形成
されるものであるので、その引抜き電流が比較的小さく
なり、それに伴い回路の接地線に発生するノイズを抑え
ることができる。
【0046】上記信号Doのロウレベルにより、Pチャ
ンネル型MOSFETQ72もオン状態にされるが、出
力MOSFETQ12のゲート電圧は、MOSFETQ
72のオン抵抗及び抵抗R1と出力MOSFETQ12
のゲート容量からなる時定数により立ち上がりが遅くさ
れる。それ故、出力MOSFETQ12がオン状態にさ
れるタイミングがその分遅くされる。MOSFETQ1
2がオン状態にされると、MOSFETQ11とQ12
の合成電流によって外部端子Pの引抜きが行われて出力
信号が高速にハイレベルからロウレベルに変化する。
ンネル型MOSFETQ72もオン状態にされるが、出
力MOSFETQ12のゲート電圧は、MOSFETQ
72のオン抵抗及び抵抗R1と出力MOSFETQ12
のゲート容量からなる時定数により立ち上がりが遅くさ
れる。それ故、出力MOSFETQ12がオン状態にさ
れるタイミングがその分遅くされる。MOSFETQ1
2がオン状態にされると、MOSFETQ11とQ12
の合成電流によって外部端子Pの引抜きが行われて出力
信号が高速にハイレベルからロウレベルに変化する。
【0047】そして、上記信号Doのロウレベルによ
り、同様にPチャンネル型MOSFETQ73もオン状
態にされるが、出力MOSFETQ13のゲート電圧
は、MOSFETQ73のオン抵抗及び抵抗R1及びR
2と出力MOSFETQ13のゲート容量からなる時定
数により立ち上がりがいっそう遅くされる。それ故、出
力MOSFETQ13がオン状態にされるタイミングは
いっそう遅くされる。MOSFETQ13がオン状態に
されるタイミングでは、出力MOSFETのソース,ド
レイン間電圧とショットキーダイオードSBDの順方向
電圧を加えた残り電圧となっている。言い換えるなら
ば、上記のように寄生容量を減らすためには設けられた
ショットキーダイオードSBDにより、ロウレベルの出
力信号がハイレベル側にシフトしてレベルマージンを悪
化させる。これに対して、MOSFETQ13がオン状
態にされると、上記ショッキーダイオードSBDにおけ
る順方向電圧分をディスチャージさせてロウレベルのマ
ージンを確保する。
り、同様にPチャンネル型MOSFETQ73もオン状
態にされるが、出力MOSFETQ13のゲート電圧
は、MOSFETQ73のオン抵抗及び抵抗R1及びR
2と出力MOSFETQ13のゲート容量からなる時定
数により立ち上がりがいっそう遅くされる。それ故、出
力MOSFETQ13がオン状態にされるタイミングは
いっそう遅くされる。MOSFETQ13がオン状態に
されるタイミングでは、出力MOSFETのソース,ド
レイン間電圧とショットキーダイオードSBDの順方向
電圧を加えた残り電圧となっている。言い換えるなら
ば、上記のように寄生容量を減らすためには設けられた
ショットキーダイオードSBDにより、ロウレベルの出
力信号がハイレベル側にシフトしてレベルマージンを悪
化させる。これに対して、MOSFETQ13がオン状
態にされると、上記ショッキーダイオードSBDにおけ
る順方向電圧分をディスチャージさせてロウレベルのマ
ージンを確保する。
【0048】以上のように出力MOSFETを分割し、
時系列的に動作させることにより回路の接地電位のよう
な電源線に発生するノイズを抑えることができるととも
に、最後にオン状態にされる出力MOSFETは、その
ドレインのサイズを小さくしてショットキーダイードを
省略することにより、ロウレベルマージンを確保する。
なお、図6における入力バッファIBは、前記図5と同
様な回路により構成されるものであり、その説明を省略
する。
時系列的に動作させることにより回路の接地電位のよう
な電源線に発生するノイズを抑えることができるととも
に、最後にオン状態にされる出力MOSFETは、その
ドレインのサイズを小さくしてショットキーダイードを
省略することにより、ロウレベルマージンを確保する。
なお、図6における入力バッファIBは、前記図5と同
様な回路により構成されるものであり、その説明を省略
する。
【0049】図7には、CMOS回路とECL回路との
バス接続を行う場合の一実施例の回路図が示されてい
る。CMOS回路では、ECL回路と同じ負極性の−5
Vのような電源電圧VMOSが用いられる。CMOS回
路側の出力バッファは、Pチャンネル型MOSFETQ
1によりオープンドレイン構成にされる。この場合にお
いても、ドレインに設けられる大きな寄生容量CSDを
バス側から見えないようにするために、ショットキーダ
イオードSBDが挿入される。出力MOSFETQ1が
オン状態のときは、そのソース,ドレイン間電圧及びシ
ョットキーダイオードSBDの順方向電圧により、−
0.7V程度のECLハイレベルを形成することができ
る。出力MOSFETQ1がオフ状態のときには、VT
Tにより形成された−2Vにされる。
バス接続を行う場合の一実施例の回路図が示されてい
る。CMOS回路では、ECL回路と同じ負極性の−5
Vのような電源電圧VMOSが用いられる。CMOS回
路側の出力バッファは、Pチャンネル型MOSFETQ
1によりオープンドレイン構成にされる。この場合にお
いても、ドレインに設けられる大きな寄生容量CSDを
バス側から見えないようにするために、ショットキーダ
イオードSBDが挿入される。出力MOSFETQ1が
オン状態のときは、そのソース,ドレイン間電圧及びシ
ョットキーダイオードSBDの順方向電圧により、−
0.7V程度のECLハイレベルを形成することができ
る。出力MOSFETQ1がオフ状態のときには、VT
Tにより形成された−2Vにされる。
【0050】ECL回路では、接地電位側にシフトしさ
れた小振幅レベルであることに対応して、CMOS回路
側の入力バッファは、Nチャンネル型MOSFETQ3
とQ4を用いた差動回路により構成される。この差動回
路は、前記図5及び図6の入力バッファを構成するMO
SFETの導電型を逆にしたものであり、それに応じて
動作電圧の負電圧のように逆極性のものが用いられる。
この差動回路の出力信号は、インバータ回路G2によ
り、CMOSレベルの入力信号Diとされて内部回路に
取り込まれる。
れた小振幅レベルであることに対応して、CMOS回路
側の入力バッファは、Nチャンネル型MOSFETQ3
とQ4を用いた差動回路により構成される。この差動回
路は、前記図5及び図6の入力バッファを構成するMO
SFETの導電型を逆にしたものであり、それに応じて
動作電圧の負電圧のように逆極性のものが用いられる。
この差動回路の出力信号は、インバータ回路G2によ
り、CMOSレベルの入力信号Diとされて内部回路に
取り込まれる。
【0051】バス配線の両端は、終端抵抗を介して−2
Vのような電圧VTTに引かれている。ECL回路側の
出力バッファは、ECL回路を構成する差動トランジス
タ回路と、エミッタフォロワ出力トランジスタから構成
される。ECL回路側の入力バッファは、差動トランジ
スタ回路により構成される。入力バッファを構成する差
動トランジスタ回路では、上記のように−0.7Vよう
なハイレベルと、−2Vのようなロウレベルをその中間
電位にされた基準電圧VREFにより識別して取り込
む。これにより、ECL差動トランジスタでの飽和を防
止でき、高速な入力信号の取り込みが可能になる。
Vのような電圧VTTに引かれている。ECL回路側の
出力バッファは、ECL回路を構成する差動トランジス
タ回路と、エミッタフォロワ出力トランジスタから構成
される。ECL回路側の入力バッファは、差動トランジ
スタ回路により構成される。入力バッファを構成する差
動トランジスタ回路では、上記のように−0.7Vよう
なハイレベルと、−2Vのようなロウレベルをその中間
電位にされた基準電圧VREFにより識別して取り込
む。これにより、ECL差動トランジスタでの飽和を防
止でき、高速な入力信号の取り込みが可能になる。
【0052】図8には、上記出力MOSFETQ1とシ
ョットキーダイオードSBDの一実施例の素子構造断面
図が示されている。この実施例のショットキーダイオー
ドは、ドレイン領域を構成するp+ 層に前記同様に白金
シリサイドPtSiを形成しドレイン領域との良好なオ
ーミックコンタクトを得るとともに、ポリシリコン層側
にn- とn+ を形成してショットキーダイオードを構成
するものである。
ョットキーダイオードSBDの一実施例の素子構造断面
図が示されている。この実施例のショットキーダイオー
ドは、ドレイン領域を構成するp+ 層に前記同様に白金
シリサイドPtSiを形成しドレイン領域との良好なオ
ーミックコンタクトを得るとともに、ポリシリコン層側
にn- とn+ を形成してショットキーダイオードを構成
するものである。
【0053】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) オープンドレイン構成の出力MOSFETとイ
ンピーダンス素子により終端されたバス配線が接続され
る出力端子との間にショットキーダイオードのような寄
生容量値が小さくされた一方向性素子を挿入することよ
り、出力MOSFETのドレイン拡散層を大きくしたま
までも、外部端子からみた寄生容量がショットキーダイ
オードのオフ状態によりドレイン寄生容量が見えなくで
きる。これにより、外部端子近傍でのバス配線の特性イ
ンピーダンスの乱れを防止でき、等価的な信号遅延を大
幅に低減できるという効果が得られる。
記の通りである。すなわち、 (1) オープンドレイン構成の出力MOSFETとイ
ンピーダンス素子により終端されたバス配線が接続され
る出力端子との間にショットキーダイオードのような寄
生容量値が小さくされた一方向性素子を挿入することよ
り、出力MOSFETのドレイン拡散層を大きくしたま
までも、外部端子からみた寄生容量がショットキーダイ
オードのオフ状態によりドレイン寄生容量が見えなくで
きる。これにより、外部端子近傍でのバス配線の特性イ
ンピーダンスの乱れを防止でき、等価的な信号遅延を大
幅に低減できるという効果が得られる。
【0054】(2) 上記一方向性素子はショットキー
ダイオードを用いて、上記出力トランジスタの出力ノー
ドのコンタクト穴に整合して、一体化されて形成するこ
とにより高集積化を維持することができるという効果が
得られる。
ダイオードを用いて、上記出力トランジスタの出力ノー
ドのコンタクト穴に整合して、一体化されて形成するこ
とにより高集積化を維持することができるという効果が
得られる。
【0055】(3) 上記出力MOSFETを時間差を
以て順次にオン状態にされる複数からなる並列形態のM
OSFETにより構成することにより、電源線に発生す
るノイズを抑えることができるという効果が得られる。
以て順次にオン状態にされる複数からなる並列形態のM
OSFETにより構成することにより、電源線に発生す
るノイズを抑えることができるという効果が得られる。
【0056】(4) 上記複数からなる出力MOSFE
Tのうち、最後に動作するMOSFETは、その素子サ
イズが小さく形成されるととも上記一方向性素子が省略
されてドレインが外部端子に直接接続することにより、
上記信号遅延を低減と電源線に発生するノイズ低減がで
きるとともに出力信号のロウレベルマージンを確保する
ことができるという効果が得られる。
Tのうち、最後に動作するMOSFETは、その素子サ
イズが小さく形成されるととも上記一方向性素子が省略
されてドレインが外部端子に直接接続することにより、
上記信号遅延を低減と電源線に発生するノイズ低減がで
きるとともに出力信号のロウレベルマージンを確保する
ことができるという効果が得られる。
【0057】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、信号
レベルは、前記のような低振幅のものの他、低電源電圧
で動作する約3V程度のCMOSレベルに対応したもの
であってもよい。外部端子は、出力専用端子であれば出
力バッファのみが接続される。入力バッファの構成は、
差動回路を用いいるもの他に種々の実施例形態を採るこ
とができる。この発明は、半導体集積回路装置及びそれ
を用いた情報処理システムに広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、信号
レベルは、前記のような低振幅のものの他、低電源電圧
で動作する約3V程度のCMOSレベルに対応したもの
であってもよい。外部端子は、出力専用端子であれば出
力バッファのみが接続される。入力バッファの構成は、
差動回路を用いいるもの他に種々の実施例形態を採るこ
とができる。この発明は、半導体集積回路装置及びそれ
を用いた情報処理システムに広く利用できる。
【0058】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、オープンドレイン構成の出
力MOSFETとインピーダンス素子により終端された
バス配線が接続される出力端子との間にショットキーダ
イオードのような寄生容量値が小さくされた一方向性素
子を挿入することより、出力MOSFETのドレイン拡
散層を大きくしたままでも、外部端子からみた寄生容量
がショットキーダイオードのオフ状態によりドレイン寄
生容量が見えなくできる。これにより、外部端子近傍で
のバス配線の特性インピーダンスの乱れを防止でき、等
価的な信号遅延を大幅に低減できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、オープンドレイン構成の出
力MOSFETとインピーダンス素子により終端された
バス配線が接続される出力端子との間にショットキーダ
イオードのような寄生容量値が小さくされた一方向性素
子を挿入することより、出力MOSFETのドレイン拡
散層を大きくしたままでも、外部端子からみた寄生容量
がショットキーダイオードのオフ状態によりドレイン寄
生容量が見えなくできる。これにより、外部端子近傍で
のバス配線の特性インピーダンスの乱れを防止でき、等
価的な信号遅延を大幅に低減できる。
【図1】本発明に係る半導体集積回路装置とそれを用い
た情報処理システムにおけるバス構成を示すブロック図
である。
た情報処理システムにおけるバス構成を示すブロック図
である。
【図2】この発明に係る出力バッファの一実施例を示す
レイアウト図である。
レイアウト図である。
【図3】図2のA−B部分に対応した素子構造の一実施
例を説明するための一部の製造工程断面図である。
例を説明するための一部の製造工程断面図である。
【図4】図2のA−B部分に対応した素子構造の一実施
例を説明するための残りの製造工程断面図である。
例を説明するための残りの製造工程断面図である。
【図5】この発明に係る入出力バッファの一実施例を示
す回路図である。
す回路図である。
【図6】この発明に係る入出力バッファの他の一実施例
を示す回路図である。
を示す回路図である。
【図7】CMOS回路とECL回路とのバス接続を行う
場合の一実施例を示す回路図である。
場合の一実施例を示す回路図である。
【図8】図7の出力MOSFETQ1とショットキーダ
イオードSBDの一実施例を示す素子構造断面図であ
る。
イオードSBDの一実施例を示す素子構造断面図であ
る。
【図9】この発明を説明するための信号波形図である。
【図10】従来技術の一例を示すブロック図である。
LSI1〜LSI3…半導体集積回路装置、PG,PG
1〜PG3…駆動回路、IB,IB1〜IB3…入力バ
ッファ、RB…終端抵抗、CONT…コンタクトホー
ル、TH1…スルーホール、pWELL…p型ウェル領
域、PtSi…白金シリサイド、P…外部端子。
1〜PG3…駆動回路、IB,IB1〜IB3…入力バ
ッファ、RB…終端抵抗、CONT…コンタクトホー
ル、TH1…スルーホール、pWELL…p型ウェル領
域、PtSi…白金シリサイド、P…外部端子。
Claims (6)
- 【請求項1】 出力MOSFETと、インピーダンス素
子により終端されたバス配線が接続される出力端子と、
この出力端子側からみた寄生容量値が小さくされ、上記
出力MOSFETにより形成された出力信号を上記外部
端子に伝える一方向性素子とを備えてなることを特徴と
する半導体集積回路装置。 - 【請求項2】 上記一方向性素子はショットキーダイオ
ードであり、上記出力トランジスタの出力ノードのコン
タクト穴に整合して、一体化されて形成されるものであ
ることを特徴とする請求項1の半導体集積回路装置。 - 【請求項3】 上記出力MOSFETは、低振幅の信号
を形成するオープンドレイン構成とされるものであるこ
とを特徴とする請求項1又は請求項2の半導体集積回路
装置。 - 【請求項4】 上記出力MOSFETは、時間差を以て
順次にオン状態にされる複数からなる並列形態のMOS
FETにより構成されるものであることを特徴とする請
求項1又は請求項2の半導体集積回路装置。 - 【請求項5】 上記複数からなる出力MOSFETのう
ち、最後に動作するMOSFETは、その素子サイズが
小さく形成されるととも上記一方向性素子が省略されて
ドレインが外部端子に直接接続されるものであることを
特徴とする請求項4の半導体集積回路装置。 - 【請求項6】 出力MOSFETと、出力端子側からみ
た寄生容量値が小さくされ、上記出力MOSFETによ
り形成された出力信号を上記外部端子に伝える一方向性
素子とを含む出力バッファを備えた複数からなる半導体
集積回路装置と、上記複数の半導体集積回路装置が実装
される配線基板上に形成されて上記複数の半導体集積回
路装置の外部端子が接続されるバス配線と、このバス配
線の両端に設けられた終端抵抗とを備えてなることを特
徴とする情報処理システム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4310902A JP3025118B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路装置と情報処理システム |
KR1019930021139A KR940010319A (ko) | 1992-10-26 | 1993-10-12 | 반도체 집적회로장치와 정보처리 시스템 |
US08/136,946 US5438281A (en) | 1992-10-26 | 1993-10-18 | Semiconductor integrated circuit device and data processing system having an interface with reduced parasitic capacitance |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4310902A JP3025118B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路装置と情報処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06140913A JPH06140913A (ja) | 1994-05-20 |
JP3025118B2 true JP3025118B2 (ja) | 2000-03-27 |
Family
ID=18010762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4310902A Expired - Fee Related JP3025118B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路装置と情報処理システム |
Country Status (3)
Country | Link |
---|---|
US (1) | US5438281A (ja) |
JP (1) | JP3025118B2 (ja) |
KR (1) | KR940010319A (ja) |
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JPH0667772A (ja) * | 1992-08-14 | 1994-03-11 | Ricoh Co Ltd | データ伝送装置 |
IT1274537B (it) * | 1994-05-20 | 1997-07-17 | Fujitsu Ltd | Apparato a circuito elettronico per trasmettere segnali attraverso un bus e dispositivo a semiconduttore per generare una predeterminata tensione stabile |
FR2730367A1 (fr) * | 1995-02-08 | 1996-08-09 | Bull Sa | Coupleur d'entree sortie de circuit integre |
US5604450A (en) * | 1995-07-27 | 1997-02-18 | Intel Corporation | High speed bidirectional signaling scheme |
US5635853A (en) * | 1995-11-13 | 1997-06-03 | Elonex I. P. Holdings, Ltd. | Inherently balanced voltage regulation and current supply for bus termination |
AUPN704795A0 (en) * | 1995-12-11 | 1996-01-11 | Philips Electronics Australia Limited | Bi-directional signal transmission system |
US5723358A (en) * | 1996-04-29 | 1998-03-03 | Vlsi Technology, Inc. | Method of manufacturing amorphous silicon antifuse structures |
JPH09297642A (ja) * | 1996-05-02 | 1997-11-18 | Fujitsu Ltd | インターフェイス回路 |
US6178543B1 (en) * | 1996-05-16 | 2001-01-23 | United Microelectronics Corp. | Method of designing active region pattern with shift dummy pattern |
US5903167A (en) * | 1997-03-05 | 1999-05-11 | Sony Corporation | High speed CMOS bus transmitter and receiver |
US6064226A (en) * | 1998-03-17 | 2000-05-16 | Vanguard International Semiconductor Corporation | Multiple input/output level interface input receiver |
US6127849A (en) * | 1998-08-11 | 2000-10-03 | Texas Instruments Incorporated | Simultaneous bi-directional input/output (I/O) circuit |
US6496032B1 (en) * | 1999-07-02 | 2002-12-17 | C-Link Technology | Method and structure for efficiently placing and interconnecting circuit blocks in an integrated circuit |
KR100322546B1 (ko) * | 2000-05-08 | 2002-03-18 | 윤종용 | 독립적인 전원 전압을 사용하는 메모리와 메모리 컨트롤러간의 인터페이스 시스템 |
JP3808026B2 (ja) * | 2002-10-23 | 2006-08-09 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4643408B2 (ja) * | 2005-09-30 | 2011-03-02 | 川崎マイクロエレクトロニクス株式会社 | 双方向バッファ回路 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3723759A (en) * | 1971-04-26 | 1973-03-27 | I Giguere | Interface circuit |
US4675551A (en) * | 1986-03-04 | 1987-06-23 | Prime Computer, Inc. | Digital logic bus termination using the input clamping Schottky diodes of a logic circuit |
JP2748400B2 (ja) * | 1988-04-27 | 1998-05-06 | 株式会社日立製作所 | 半導体集積回路 |
US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
US5132564A (en) * | 1990-07-27 | 1992-07-21 | North American Philips Corp. | Bus driver circuit with low on-chip dissipation and/or pre-biasing of output terminal during live insertion |
US5019728A (en) * | 1990-09-10 | 1991-05-28 | Ncr Corporation | High speed CMOS backpanel transceiver |
US5136187A (en) * | 1991-04-26 | 1992-08-04 | International Business Machines Corporation | Temperature compensated communications bus terminator |
US5276364A (en) * | 1991-12-13 | 1994-01-04 | Texas Instruments Incorporated | BiCMOS bus interface output driver compatible with a mixed voltage system environment |
-
1992
- 1992-10-26 JP JP4310902A patent/JP3025118B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-12 KR KR1019930021139A patent/KR940010319A/ko not_active Application Discontinuation
- 1993-10-18 US US08/136,946 patent/US5438281A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5438281A (en) | 1995-08-01 |
JPH06140913A (ja) | 1994-05-20 |
KR940010319A (ko) | 1994-05-26 |
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