JPH02222216A - ＢｉＣＭＯＳドライバ回路 - Google Patents

ＢｉＣＭＯＳドライバ回路

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JPH02222216A
JPH02222216A JP1328616A JP32861689A JPH02222216A JP H02222216 A JPH02222216 A JP H02222216A JP 1328616 A JP1328616 A JP 1328616A JP 32861689 A JP32861689 A JP 32861689A JP H02222216 A JPH02222216 A JP H02222216A
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logic
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は高密度金属酸化物回路技術に関する。
具体的には、高雑音不感性ならびに高負荷ドライブ能力
をもつ高速バイポーラＣＭＯＳドライバ回路が提供され
る。
Ｂ、従来の技術 ＣＭＯＳ回路デバイスは、ディジタル装置において広範
に使用されている。０Ｍ０８回路を採用しているシステ
ムは、所与の基板面積で数千の回路機能を実現している
。システムが大きくなるほど、大きな基板面積が必要に
なる。
そのようなシステムのコストを最小に抑えるには、基板
表面積を最小にする必要がある。したがって回路密度を
、すなわち基板上の回路デバイスの数を増すことが望ま
しい。
ＣＭＯＳ技術においては、論理デバイスの速度を、その
デバイスの雑音不感性（イミユニティ）と同様に保存し
なければならない。ＣＭＯＳトランジスタのチャネル長
を短くするには、動作電圧を下げ、同時に各電界効果ト
ランジスタの電圧閾値Ｖｔを下げる必要がある。電圧閾
値を下げると、０Ｍ０８回路用のドライブ回路として一
般的に使用される回路に関してインターフェース上の問
題が生ずる。このようなインターフェース回路は、米国
特許第３８７９８１９号に開示されている。
このデバイスは、ＣＭＯＳ負荷をドライブするのに使用
されるバイポーラ出力トランジスタを実現するものであ
る。
具体的には、電圧閾値Ｖｔを下げると、低論理レベルＶ
ｂｅ　にあるバイポーラ・ドライブ回路出力電圧とほぼ
同じ大きさになるので、ＣＭＯＳトランジスタをオフに
しにくくなる。０Ｍ０８回路は、電圧閾値Ｖｔがドライ
ブ電圧論理レベルに近づくと、その雑音不感性が低下す
る。
従来のＢｉＣＭＯＳ回路を使ってＣＭＯＳ動作電圧を下
げようとすると、回路のオーバドライブがさらに下がる
。通常、ＢｉＣＭＯＳ回路は、動作電圧よりＶｂｅボル
ト低い高論理レベル（ただしＶｂｅは、ベース対エミッ
タ電位）と、接地電位よりＶｂｅ　ポルト高い低論理レ
ベルを発生させる。低下したオーバドライブ電位Ｖｏｄ
ｎ　は、Ｖｓｕｐｐｌｙ　−２Ｖｂｅに等しいが、理想
的オーバドライブはＶｓｕｐｐｌｙ　　Ｖｔであり、ｖ
ｔはＶｂｅに近づくことができる。
Ｃ１発明が解決しようとする課題 本発明の目的は、高密度ＣＭＯＳ論理回路をドライブで
きるＢｉＣＭＯＳドライバ回路を提供することである。
本発明のより具体的な目的は、論理速度及び雑音不感性
を低下させない、電圧スイングが可能な、ＣＭＯＳ／バ
イポーラ・ドライブ回路を提供することである。
００課題を解決するための手段 本発明の上記その他の目的は、以下のＣＭＯＳ論理回路
動作電位に対してレベル・シフトさせたＢｉＣＭＯＳド
ライバ回路によって実現される。
ＢｉＣＭＯＳドライバ回路は、ＣＭＯＳ論理回路の電圧
閾値Ｖｔよりかなり低い低論理レベル、及びＣＭＯＳ論
理オーバドライブ・パラメータに匹敵するレベルでＣＭ
ＯＳ論理回路をオーバドライブする高論理レベルを生成
する。
本発明を実施するに当っては、１対の相補型バイポーラ
・トランジスタを１つのＣＭＯＳ論理ネットワークに接
続する。これらのトランジスタは、出力ノードを形成す
る直列に接続されたコレクタ、及びバイポーラ電圧源の
両側の端子に接続されたエミッタを有する。２つのＦＥ
Ｔゲート・トランジスタが、各トランジスタのベースを
ＣＭＯＳ論理回路電源の両側端子に接続する。ゲート・
トランジスタのゲート接続は、これらのトランジスタの
直列接続コレクタに接続されている。
ＣＭＯＳ論理ネットワークは、１つまたは他の複数のト
ランジスタをオンにして、論理レベルに匹敵する出力ノ
ード電位、及びＣＭＯＳ論理回路から８導されるフル電
圧スイングを発生させる。
Ｅ、実施例 第１図には、ＣＭＯＳ論理回路１９をドライブするため
に使用されるＢｉＣＭＯＳドライバ回路１１が示されて
いる。ＢｉＣＭＯＳドライバ回路１１は、ＢｉＣＭＯＳ
技術で、ディジタルＣＭＯＳ論理回路１９によって提示
されるより大きな容量性負荷をドライブするために使用
される。バイポーラ・トランジスタを出力ドライブ回路
として使用することによって、ＢｉＣＭＯＳドライバ回
路１１は、負荷取扱い容量を増加できることが知られて
いる。
ＢｉＣＭＯＳドライバ回路１１は、ＣＭＯＳのレベル・
シフトさせた構成で示されている。端子２３及び２４で
供給されるＣＭＯＳ論理回路１２及び１９の動作電圧Ｖ
ｈ、　Ｖｌは、端子２０及び２１（７）Ｂ　ｉｃＭＯ８
Ｆライｔ＜１１（７１）動作電圧Ｖｄｄ及びグラウンド
より低い電位にある。ＢｉＣＭＯＳ１導イバ回路電位Ｖ
ｄｄ及びグラウンドを用いると、ＢｉＣＭＯＳドライバ
の出力２７は、ＣＭＯＳ論理回路のフル電圧スイシグを
達成することができる。ＣＭＯＳドライバ１１から供給
される低論理レベルは、適切な雑音不感性を実現するの
に充分な程度にＣＭＯＳ論理閾値電圧レベルＶｔより低
い。
２つのトランジスタ１３及び１４から供給されるＣＭＯ
３供給電圧Ｖｈ、Ｖｌは、ベースとコレクタを互いに接
続したダイオード接続モードのＮＰＮトランジスタとし
て示されている。これらのトランジスタは、端子２０及
び２１に現れる、供給電圧Ｖｄｄより約０．８ボルト降
下した電圧と、接地電位より０．８ボルト高い電圧を与
える。トランジスタ１３及び１４は、ＣＭＯＳ動作電圧
に対する電圧調節機構として効果的に働く。
ＣＭＯＳ回路１２及び１９は、図では接地シフトされて
い石。電位Ｖｌ　は接地電位より０．８ボルト高く、電
位ｖｈはＶｄｄより０．８ボルト低い。したがって前述
のように、より高密度のＣＭＯＳ回路１２及び１９をよ
り低い動作電位差を使って動作させ、信頼性を維持する
ことができる。
第２図に示した特定のＢｉＣＭＯＳドライバ回路１１は
、より高密度のＣＭＯＳ論理回路によって得られる雑音
不感性を維持するのに充分なフル出力電圧スイング及び
低論理レベルを実現する。
第２図には、相補型バイポーラ・トランジスタである２
つのトランジスタ３５及び３６が示されている。両方の
コレクタは、互いに接続されて出力ノード２７を形成し
ている。各エミッタは、バイポーラ電圧源の両側の端子
２０．２１に接続されている。ＰＮＰ　トランジスタ３
５及びＮＰＮトランジスタ３６は、ノード２７上で、高
論理レベルまたは低論理レベルのいずれかを与える。
バイポーラ・トランジスタ３５及び３６のそれぞれは、
−度に１つだけがオンになるように動作する。ＣＭＯＳ
論理ネットワーク３０は、端子２６上で論理入力を受は
取る。この端子はＮＡＮＤ。
ＡＮＤまたはその他の論理機能を実行するため複数の入
力を有することができる。ＰＦＥＴネットワーク３２及
びＮＦＥＴネットワーク３３は、トランジスタ３５と３
６の一方または他方をオンにして、一方または他方のバ
イポーラ出力論理レベルを確立する。
トランジスタ１３及び１４は、ＣＭＯＳ回路動作電圧レ
ベルを確立するような状態で示されている。トランジス
タ３５を導通モードにするため、ＰＦＥＴネットワーク
は、トランジスタ３５のベースをトランジスタ３５のコ
レクタに接続する゛。このモードでは、バイポーラ電圧
ソースＶｄｄから電流が供給されて、出力ノード２７上
の電位を上げる。
第２Ａ図を参照すると、ＰＮＰトランジスタ３５がゲー
トされたダイオード・モードで導通状態にされるという
、このプル・アップ・モードでは、ただちに負荷キャパ
シタンス３８が充電される。
負荷３８は、後続のＣＭＯ３回路入力ノードを表し、ト
ランジスタ３５及び電圧源Ｖｄｄの両端間の電圧降下に
比例する電位に対して高度に容量性である。トランジス
タ３５が導通状態の間、ＣＭＯＳ回路１９によって出力
ノード２７に提示される通常負荷が、トランジスタ３５
の両端間で約０゜８ボルトの電圧降下を発生させる。
第２Ｂ図は、相補型プル・ダウン・モードを示す。この
条件のとき、出力ノード２７は、入力端子２８に加えら
れた適当な論理信号によって、低論理レベルに戻る。こ
の条件の間、ＮＦＥＴネットワーク３３は、トランジス
タ３６のコレクタをそのベースに接続する。このトラン
ジスタは、負荷３８から電流をプルして、出力ノード２
７の電位をＮ　Ｖｓｓより約０．８ボルト高い電位に戻
そうとする。
図示した回路は、重い負荷条件下では、ｖｈより高い出
力論理レベルと、Ｖｌ　より低い出力論理レベルを生成
する。しかし、通常の動作では、トランジスタ３５及び
３８の両端間の電圧降下は、実質上ｖｈ及びＶｌのＣＭ
ＯＳ論理レベルに出力論理レベルを維持する。
ゲートされたダイオード回路として動作するトランジス
タ３５及び３６は、ＣＭＯＳ論理スイブチング時間より
ずっと速い高速スイッチング時間をもたらす点で独特で
ある。トランジスタ３５及び３６のそれぞれのベース上
での電圧スイングは、完全にスイッチされた状態とスイ
ッチされない状態の間で、わずか約Ｉ　Ｖｂｅ　（ベー
ス・エミッタ間電圧降下）である。ＦＥＴトランジスタ
４０及び４１は、他方のトランジスタがゲート・オンさ
れたとき、接続されたトランジスタのベース回路を絶縁
状態に維持する。ベース・エミッタ電位は、トランジス
タ１３及び１４によって行なわれるレベル・シフトの結
果として、実質上Ｖｂｅボルトに維持される。このバイ
アス条件は、ＢｉＣＭＯＳデバイスのスイッチング速度
を大幅に向上させる。
第３図は、バイポーラ・ドライバ回路ノード電圧２７の
出力と通常の０ＭＯ３入力論理レベルとの間の比較を示
している。ＢｔＣＭＯＳ論理回路をＣＭＯＳ論理回路の
動作電位より約２Ｖｂｅ高いより高い動作電位で動作さ
せることによって、バイポーラ電圧スイングは、ＣＭＯ
Ｓ論理レベルの電圧スイングと実質上同じになる。前述
のように、バイポーラ・ドライバ出力の電圧スイングが
、ＣＭＯＳ論理レベルの電圧スイングを超えることさえ
あり得る。
前述の回路構成は、より高密度のＣＭＯＳ論理回路構成
で有利になる。この回路では、酸化物層の損傷を軽減し
、回路の信頼性を維持するために電圧レベルを下げなけ
ればならない。高密度構成のとき、ＣＭＯＳ論理回路は
、より低い電圧閾値Ｖｔ１及びより低い全体的電圧オー
バドライブＶｏｄｎを有する。ＣＭＯＳ回路の雑音不感
性マージンを保持するには、ＢｉＣＭＯＳ回路ドライバ
は、少なくともＣＭＯＳ低論理レベルはど低い論理レベ
ル、及び少なくともＣＭＯＳ論理回路がもたらすのと同
じほど高いオーバドライブＶ　ｏｄｎを有さなければな
らない。したがって、従来のＢｆＣＭＯＳ論理回路を使
用したのでは、低論理レベル電圧がＶｂｅ電位に接近す
ると、ＶｂｅがＶｔに接近するとき、雑音不感性が低下
することになる。
第３図で見たように、ＢｉＣＭＯＳ出力ノードのより低
い論理レベルは、ＣＭＯＳ論理レベルで与えられるより
低い論理レベルと同じほど低く、またはそれよりも低く
なりうる。これによって、回路の雑音不感性が維持され
る。さらに、電圧オーバドライブも、ＣＭＯＳ基準内に
維持できる。
第４図は、出力電圧クランプを有するＢｉＣＭＯＳ論理
回路を示す。出力ノード２７上の過剰０ＭＯ３負荷がト
ランジスタ３５及び３６の全飽和をもたらすことができ
るので、対応する出力論理レベルは、ＣＭＯＳ論理レベ
ル仕様よりも高くなることができる。ノード２７の論理
レベル電圧をｖｈ及びＶｌ　に制限するため、トランジ
スタ４４及び４５が設けられている。これらのトランジ
スタはそれぞれ、ダイオード４６．４７．４８を含む基
準電圧回路を含む。基準電圧Ｖ　Ｒｓ及びＶＨ２は、こ
れらのトランジスタのそれぞれのエミッタ電位をｖｈ及
びＶｌ　にクランプするように、各トランジスタ４４及
び４５に対してセットされる。
したがって、ノードＣでの出力電圧がｖｈより上に上昇
しようとする場合、トランジスタ４４は導通状態になっ
て、出力電圧ノード２７をｖｈにクランプする。ノード
Ｃ出力電圧がＶｌ　より低くなろうとする場合、トラン
ジスタ４５は、出力ノード電圧をＶｌ　にクランプする
。クランピング・トランジスタ４４及び４５を設けると
いうこれらの追加的段階は、過剰なＣＭＯＳ負荷が予想
される場合にだけ必要である。通常、Ｑｌ及びＱ２は、
ノード電圧２７がＣＭＯＳ論理レベルを超えるほどには
飽和されない。
以上、高密度ＣＭＯＳ論理回路に特に適したＢｉＣＭＯ
Ｓ論理回路を含む２つの実施例について述べてきた。高
密度ＣＭＯＳ論理回路の低（なった動作電圧及び論理レ
ベルが、レベル・シフトされたＢｉＣＭＯＳ論理回路に
よって提供され、ＣＭＯＳ論理速度及び雑音不感性が維
持される。当業者なら、頭記の特許請求の範囲によって
より詳しく記述される他の実施例も理解できるはずであ
る。
【図面の簡単な説明】
第１図は、ＣＭＯＳ負荷１９をドライブするためのレベ
ル・シフトされたＢｉＣＭＯＳドライバ回路を示す図で
ある。 第２図は、第１図のＢｉＣＭＯＳドライバ１１の好まし
い実施例を示す図である。 第２Ａ図は、プルアップ瞭モードにおけるＢｉＣＭＯＳ
ドライバ１１の動作を示す図である。 第２Ｂ図は、プルダウン・モードにおけるＢｉＣＭＯＳ
ドライバ１１の動作を示す図である。 第３図は、バイポーラ出力レベル及びＣＭＯＳ出力レベ
ルを示す図である。 第４図は、出力レベルをＣＭＯＳ論理レベルにクランプ
するための回路を備えた、レベル・シフトされた８７０
Ｍ０８回路を示す。 １１・・・・ＢｉＣＭＯＳドライバ回路、１２．１θ・
・・・ＣＭＯＳ論理回路、１３．１４．１６．１８・・
・・ＮＰＮトランジスタ、２７・・・・出力ノード、３
０・・・・ＣＭＯＳ論理ネットワーク、３２・・・・Ｐ
ＦＥＴネットワーク、３３・・・・ＮＦＥＴネットワー
ク、３５．３６・・・・相補型バイポーラ・トランジス
タ、３８・・・・負荷、４０．４１・・・・ＦＥＴｌ−
ランジスタ。

Claims (2)

    【特許請求の範囲】
  1. （１）バイポーラ論理信号をＣＭＯＳ論理デバイスに供
    給するためのＢｉＣＭＯＳドライバ回路において、 そのコレクタ回路が互いに直列に接続されて出力ノード
    を形成し、エミッタ回路が直流電圧源のそれぞれの端子
    に接続されている、相補型の１対のバイポーラ・トラン
    ジスタと、 それぞれ前記直流電圧源の第１及び第２の端子に接続さ
    れた、第１及び第２の電圧調節器と、それぞれ前記第１
    及び第２の電圧調節器の残りの端子を、対応する１つの
    前記トランジスタのベース接続部に接続し、かつそれぞ
    れ前記コレクタ回路に接続されたゲート接続を有する、
    第１及び第２のＦＥＴトランジスタと、 一方の前記トランジスタのベースを、前記コレクタ回路
    に接続するＰＦＥＴ論理ネットワークと、他方の前記ト
    ランジスタのベースを前記コレクタ回路に接続する、Ｎ
    ＦＥＴ論理ネットワークとを含み、 前記論理ネットワークが前記相補型トランジスタを、そ
    のいずれか一方が前記論理ネットワークの状態に応じて
    導通するように制御し、前記接続されたコレクタ回路が
    、前記電圧調節器の残りの端子によって与えられる電圧
    差に等しい電圧スイングをもたらす、 ＢｉＣＭＯＳドライバ回路。
  2. （２）バイポーラ論理信号をＣＭＯＳデバイスに供給す
    るためのＢｉＣＭＯＳデバイスにおいて、出力ノードを
    形成する共通接続されたコレクタ回路と、バイポーラ・
    トランジスタ電圧源に接続されたエミッタとを有する、
    相補型バイポーラ・トランジスタと、 前記相補型バイポーラ・トランジスタのそれぞれのベー
    スをＣＭＯＳ動作電圧源の第１及び第２端子に接続し、
    かつ前記直列接続コレクタ回路に接続されたゲート接続
    を有する、第１及び第２のＦＥＴトランジスタと、 前記相補型バイポーラ・トランジスタの各ベース及び前
    記直列接続コレクタに接続されたＣＭＯＳ論理ネットワ
    ークとを含み、 前記直列接続コレクタがＣＭＯＳ電圧源の電位に等しい
    電圧スイングを発生する、 ＢｉＣＭＯＳデバイス。
JP1328616A 1988-12-27 1989-12-20 ＢｉＣＭＯＳドライバ回路 Expired - Lifetime JP2533209B2 (ja)

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