JP3270187B2 - 半導体集積回路装置における素子分離膜の形成方法 - Google Patents
半導体集積回路装置における素子分離膜の形成方法Info
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Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置にお
ける素子分離膜の形成方法に関し、とくにメモリトラン
ジスタを有する半導体集積回路装置における選択酸化処
理により形成する素子分離膜の形成方法に関する。
ける素子分離膜の形成方法に関し、とくにメモリトラン
ジスタを有する半導体集積回路装置における選択酸化処
理により形成する素子分離膜の形成方法に関する。
【0002】
【従来の技術】従来技術におけるメモリトランジスタを
有する半導体集積回路装置における素子分離膜の形成方
法を、図7と図8との断面図を用いて説明する。
有する半導体集積回路装置における素子分離膜の形成方
法を、図7と図8との断面図を用いて説明する。
【0003】まず図7に示すように、半導体基板11に
パッド酸化膜13と耐酸化膜15とを形成し、フォトエ
ッチング技術により素子領域上に耐酸化膜15とパッド
酸化膜13とを形成するように、パターニングする。
パッド酸化膜13と耐酸化膜15とを形成し、フォトエ
ッチング技術により素子領域上に耐酸化膜15とパッド
酸化膜13とを形成するように、パターニングする。
【0004】その後、耐酸化膜15とパッド酸化膜13
との整合した領域の半導体基板11に、この半導体基板
11と同じ導電型の不純物を導入して、チャネルストッ
プ領域23を形成する。
との整合した領域の半導体基板11に、この半導体基板
11と同じ導電型の不純物を導入して、チャネルストッ
プ領域23を形成する。
【0005】つぎに図8に示すように、耐酸化膜15を
酸化防止膜として用いて酸化処理を行う選択酸化処理に
より、素子分離領域に素子分離膜25を形成する。
酸化防止膜として用いて酸化処理を行う選択酸化処理に
より、素子分離領域に素子分離膜25を形成する。
【0006】その後、耐酸化膜15とパッド酸化膜13
とを除去し、酸化シリコン膜と窒化シリコン膜と酸化シ
リコン膜とからなるメモリ絶縁膜27を形成する。
とを除去し、酸化シリコン膜と窒化シリコン膜と酸化シ
リコン膜とからなるメモリ絶縁膜27を形成する。
【0007】その後さらに、メモリ絶縁膜27上にメモ
リゲート電極29を形成し、メモリトランジスタを得
る。
リゲート電極29を形成し、メモリトランジスタを得
る。
【0008】しかしながら、図7と図8とを用いて説明
した素子分離膜の形成方法においては、素子領域と素子
分離領域との境界領域の素子分離膜25に形成されるバ
ーズビーク領域45には、チャネルストップ領域23の
不純物は形成されない。
した素子分離膜の形成方法においては、素子領域と素子
分離領域との境界領域の素子分離膜25に形成されるバ
ーズビーク領域45には、チャネルストップ領域23の
不純物は形成されない。
【0009】このため、このバーズビーク領域45に
は、しきい値電圧が低い寄生トランジスタが形成される
ことになる。
は、しきい値電圧が低い寄生トランジスタが形成される
ことになる。
【0010】この寄生トランジスタが形成されると、メ
モリトランジスタの電流−電圧特性において、本来は図
17のグラフに示すような特性になるはずが、図18の
グラフに示すような特性になってしまう。
モリトランジスタの電流−電圧特性において、本来は図
17のグラフに示すような特性になるはずが、図18の
グラフに示すような特性になってしまう。
【0011】すなわちメモリトランジスタの「0」状態
において、しきい値電圧が低い寄生トランジスタが先に
オンするために、図18に示すような、テイル領域51
が生じるような特性を示す。
において、しきい値電圧が低い寄生トランジスタが先に
オンするために、図18に示すような、テイル領域51
が生じるような特性を示す。
【0012】この図18に示すようなテイル領域51が
メモリトランジスタの電流−電圧特性において発生する
と、メモリトランジスタは実効的なメモリウインドウ幅
が狭くなるという問題が発生する。
メモリトランジスタの電流−電圧特性において発生する
と、メモリトランジスタは実効的なメモリウインドウ幅
が狭くなるという問題が発生する。
【0013】そこでこのメモリトランジスタにおける寄
生トランジスタの発生を抑えるための素子分離膜の形成
方法として、たとえば特開平4−287947号公報に
記載の方法が提案されている。この公報に記載の素子分
離膜の形成方法を図9から図16の工程断面図を用いて
説明する。
生トランジスタの発生を抑えるための素子分離膜の形成
方法として、たとえば特開平4−287947号公報に
記載の方法が提案されている。この公報に記載の素子分
離膜の形成方法を図9から図16の工程断面図を用いて
説明する。
【0014】まず図9に示すように、半導体基板11に
第1のシリコン酸化膜31と、第1のポリシリコン膜3
3と、化学量論組成よりシリコンを過剰に含むシリコン
リッチ窒化シリコン膜35と、第2のポリシリコン膜3
9と、第2のシリコン酸化膜41とを順次形成する。
第1のシリコン酸化膜31と、第1のポリシリコン膜3
3と、化学量論組成よりシリコンを過剰に含むシリコン
リッチ窒化シリコン膜35と、第2のポリシリコン膜3
9と、第2のシリコン酸化膜41とを順次形成する。
【0015】その後、第2のシリコン酸化膜41上で、
かつ素子領域に対応するように感光性樹脂19を形成す
る。
かつ素子領域に対応するように感光性樹脂19を形成す
る。
【0016】その後、半導体基板11と同じ導電型の不
純物をイオン注入法により、半導体基板11に導入し
て、第1のチャネルストップ層47を形成する。このと
き、感光性樹脂19はイオン注入の阻止膜として働く。
純物をイオン注入法により、半導体基板11に導入し
て、第1のチャネルストップ層47を形成する。このと
き、感光性樹脂19はイオン注入の阻止膜として働く。
【0017】つぎに図10に示すように、感光性樹脂1
9をエッチングマスクに用いて、第2のシリコン酸化膜
41と第2のポリシリコン膜39とを、異方性エッチン
グと等方性エッチングとで行い、第2のシリコン酸化膜
41と第2のポリシリコン膜39とをパターニングす
る。
9をエッチングマスクに用いて、第2のシリコン酸化膜
41と第2のポリシリコン膜39とを、異方性エッチン
グと等方性エッチングとで行い、第2のシリコン酸化膜
41と第2のポリシリコン膜39とをパターニングす
る。
【0018】この結果、第2のシリコン酸化膜41のパ
ターン寸法より小さなパターン寸法を有する第2のポリ
シリコン膜39を形成する。
ターン寸法より小さなパターン寸法を有する第2のポリ
シリコン膜39を形成する。
【0019】その後、窒素イオンを第2のポリシリコン
膜39に整合した領域のシリコンリッチ窒化シリコン膜
35に導入して、第2のポリシリコン膜39に整合した
領域を化学量論組成窒化シリコン膜37に変換する。
膜39に整合した領域のシリコンリッチ窒化シリコン膜
35に導入して、第2のポリシリコン膜39に整合した
領域を化学量論組成窒化シリコン膜37に変換する。
【0020】つぎに図11に示すように、第2のシリコ
ン酸化膜41をエッチングマスクに用いて、化学量論組
成窒化シリコン膜37と第1のポリシリコン膜33とを
エッチングする。
ン酸化膜41をエッチングマスクに用いて、化学量論組
成窒化シリコン膜37と第1のポリシリコン膜33とを
エッチングする。
【0021】つぎに図12に示すように、第2のシリコ
ン酸化膜41と第2のポリシリコン膜39とを除去す
る。
ン酸化膜41と第2のポリシリコン膜39とを除去す
る。
【0022】つぎに図13に示すように、選択酸化処理
を行い、素子分離領域に素子分離膜25を形成する。
を行い、素子分離領域に素子分離膜25を形成する。
【0023】この選択酸化処理によって、素子分離膜2
5の下に第1のチャネルストップ層47が形成される。
5の下に第1のチャネルストップ層47が形成される。
【0024】しかしながらこの第1のチャネルストップ
層47は、図13に示すように、バーズビーク領域45
には形成されない。
層47は、図13に示すように、バーズビーク領域45
には形成されない。
【0025】さらにこの選択酸化処理により、シリコン
リッチ窒化シリコン膜35と化学量論組成窒化シリコン
膜37上にも、二酸化シリコン膜43が形成される。
リッチ窒化シリコン膜35と化学量論組成窒化シリコン
膜37上にも、二酸化シリコン膜43が形成される。
【0026】この二酸化シリコン膜43は、化学量論組
成窒化シリコン膜37上より、シリコンリッチ窒化シリ
コン膜35上のほうが膜厚は厚くなる。
成窒化シリコン膜37上より、シリコンリッチ窒化シリ
コン膜35上のほうが膜厚は厚くなる。
【0027】つぎに図14に示すように、シリコンリッ
チ窒化シリコン膜35上の二酸化シリコン膜43だけ
を、二酸化シリコン膜43の膜厚差を利用して除去し、
化学量論組成窒化シリコン膜37を露出させる。
チ窒化シリコン膜35上の二酸化シリコン膜43だけ
を、二酸化シリコン膜43の膜厚差を利用して除去し、
化学量論組成窒化シリコン膜37を露出させる。
【0028】つぎに図15に示すように、シリコンリッ
チ窒化シリコン膜35上の二酸化シリコン膜43をエッ
チングマスクに用いて、化学量論組成窒化シリコン膜3
7と第1のポリシリコン酸化膜33とをエッチングす
る。
チ窒化シリコン膜35上の二酸化シリコン膜43をエッ
チングマスクに用いて、化学量論組成窒化シリコン膜3
7と第1のポリシリコン酸化膜33とをエッチングす
る。
【0029】この結果、素子領域上にのみ第1のポリシ
リコン酸化膜33と、シリコンリッチ窒化シリコン膜3
5と、二酸化シリコン膜43とを形成することができ
る。
リコン酸化膜33と、シリコンリッチ窒化シリコン膜3
5と、二酸化シリコン膜43とを形成することができ
る。
【0030】その後、この第1のポリシリコン酸化膜3
3とシリコンリッチ窒化シリコン膜35と二酸化シリコ
ン膜43とをイオン注入阻止膜として用いて、半導体基
板11と同じ導電型の不純物をバーズビーク領域45に
導入して、第2のチャネルストップ層49を形成する。
3とシリコンリッチ窒化シリコン膜35と二酸化シリコ
ン膜43とをイオン注入阻止膜として用いて、半導体基
板11と同じ導電型の不純物をバーズビーク領域45に
導入して、第2のチャネルストップ層49を形成する。
【0031】つぎに図16に示すように、二酸化シリコ
ン膜43とシリコンリッチ窒化シリコン膜35と第1の
ポリシリコン酸化膜33とを除去する。
ン膜43とシリコンリッチ窒化シリコン膜35と第1の
ポリシリコン酸化膜33とを除去する。
【0032】その後、メモリ絶縁膜27とメモリゲート
電極29とを形成し、メモリトランジスタが完成する。
電極29とを形成し、メモリトランジスタが完成する。
【0033】
【発明が解決しようとする課題】図9から図16を用い
て説明した素子分離膜の形成方法においては、バーズビ
ーク領域45に第2のチャネルストップ層49を形成す
ることができるので、バーズビーク領域45の寄生トラ
ンジスタのしきい値電圧はエンハンスメント側に変化す
る。
て説明した素子分離膜の形成方法においては、バーズビ
ーク領域45に第2のチャネルストップ層49を形成す
ることができるので、バーズビーク領域45の寄生トラ
ンジスタのしきい値電圧はエンハンスメント側に変化す
る。
【0034】この結果、メモリトランジスタの電流−電
圧特性は、図17のグラフに示すような正常な特性を示
すようになるという効果を有する。
圧特性は、図17のグラフに示すような正常な特性を示
すようになるという効果を有する。
【0035】しかしながら、図9から図16を用いて説
明した素子分離膜の形成方法においては、第1のチャネ
ルストップ層47と、第2のチャネルストップ層49
と、シリコンリッチ窒化シリコン膜35を選択的に化学
量論組成窒化シリコン膜37に変換するための窒素イオ
ン注入との3回のイオン注入工程を必要とする課題を有
する。
明した素子分離膜の形成方法においては、第1のチャネ
ルストップ層47と、第2のチャネルストップ層49
と、シリコンリッチ窒化シリコン膜35を選択的に化学
量論組成窒化シリコン膜37に変換するための窒素イオ
ン注入との3回のイオン注入工程を必要とする課題を有
する。
【0036】本発明の目的は、上記課題を解決して、1
回のイオン注入工程で素子分離膜の下にチャネルストッ
プ領域を形成することが可能な素子分離膜の形成方法を
提供することである。
回のイオン注入工程で素子分離膜の下にチャネルストッ
プ領域を形成することが可能な素子分離膜の形成方法を
提供することである。
【0037】
【課題を解決するための手段】上記目的を達成するため
に、本発明の素子分離膜の形成方法においては、下記記
載の工程を採用する。
に、本発明の素子分離膜の形成方法においては、下記記
載の工程を採用する。
【0038】本発明の素子分離膜の形成方法は、半導体
基板にパッド酸化膜と耐酸化膜と多結晶シリコン膜とを
順次形成する工程と、多結晶シリコン膜上に感光性樹脂
を形成し、感光性樹脂をエッチングマスクに用いて多結
晶シリコン膜をパターニングする工程と、多結晶シリコ
ン膜を酸化して多結晶シリコン膜の表面に酸化シリコン
膜を形成する工程と、酸化シリコン膜をエッチングマス
クに用いて耐酸化膜をパターニングする工程と、酸化シ
リコン膜を除去し、多結晶シリコン膜の整合した領域に
イオン注入法によりチャネルストップ領域を形成する工
程と、選択酸化を行い素子分離膜を形成する工程とを有
することを特徴とする。
基板にパッド酸化膜と耐酸化膜と多結晶シリコン膜とを
順次形成する工程と、多結晶シリコン膜上に感光性樹脂
を形成し、感光性樹脂をエッチングマスクに用いて多結
晶シリコン膜をパターニングする工程と、多結晶シリコ
ン膜を酸化して多結晶シリコン膜の表面に酸化シリコン
膜を形成する工程と、酸化シリコン膜をエッチングマス
クに用いて耐酸化膜をパターニングする工程と、酸化シ
リコン膜を除去し、多結晶シリコン膜の整合した領域に
イオン注入法によりチャネルストップ領域を形成する工
程と、選択酸化を行い素子分離膜を形成する工程とを有
することを特徴とする。
【0039】本発明の素子分離膜の形成方法は、半導体
基板にパッド酸化膜とポリシリコン膜と耐酸化膜と多結
晶シリコン膜とを順次形成する工程と、多結晶シリコン
膜上に感光性樹脂を形成し、感光性樹脂をエッチングマ
スクに用いて多結晶シリコン膜をパターニングする工程
と、多結晶シリコン膜を酸化して多結晶シリコン膜の表
面に酸化シリコン膜を形成する工程と、酸化シリコン膜
をエッチングマスクに用いて耐酸化膜とポリシリコン膜
とをパターニングする工程と、酸化シリコン膜を除去
し、多結晶シリコン膜の整合した領域にイオン注入法に
よりチャネルストップ領域を形成する工程と、選択酸化
を行い素子分離膜を形成する工程とを有することを特徴
とする。
基板にパッド酸化膜とポリシリコン膜と耐酸化膜と多結
晶シリコン膜とを順次形成する工程と、多結晶シリコン
膜上に感光性樹脂を形成し、感光性樹脂をエッチングマ
スクに用いて多結晶シリコン膜をパターニングする工程
と、多結晶シリコン膜を酸化して多結晶シリコン膜の表
面に酸化シリコン膜を形成する工程と、酸化シリコン膜
をエッチングマスクに用いて耐酸化膜とポリシリコン膜
とをパターニングする工程と、酸化シリコン膜を除去
し、多結晶シリコン膜の整合した領域にイオン注入法に
よりチャネルストップ領域を形成する工程と、選択酸化
を行い素子分離膜を形成する工程とを有することを特徴
とする。
【0040】
【実施例】以下図面を用いて本発明の実施例における素
子分離膜の形成方法を説明する。
子分離膜の形成方法を説明する。
【0041】まず図1に示すように、導電型がP型の半
導体基板11を、酸素ガス雰囲気中で温度1000℃、
時間50分の酸化処理を行い、膜厚が30nmの酸化シ
リコン膜からなるパッド酸化膜13を形成する。
導体基板11を、酸素ガス雰囲気中で温度1000℃、
時間50分の酸化処理を行い、膜厚が30nmの酸化シ
リコン膜からなるパッド酸化膜13を形成する。
【0042】その後、ジクロルシラン(SiH2 Cl
2 )とアンモニア(NH3 )とを反応ガスとして用いる
化学気相成長法によって、膜厚が50nmの窒化シリコ
ン膜からなる耐酸化膜15を形成する。
2 )とアンモニア(NH3 )とを反応ガスとして用いる
化学気相成長法によって、膜厚が50nmの窒化シリコ
ン膜からなる耐酸化膜15を形成する。
【0043】さらにその後、反応ガスとしてモノシラン
(SiH4 )を用いる化学気相成長法により、膜厚が4
00nmの多結晶シリコン膜17を形成する。
(SiH4 )を用いる化学気相成長法により、膜厚が4
00nmの多結晶シリコン膜17を形成する。
【0044】つぎに図2に示すように、多結晶シリコン
膜17上の全面に回転塗布法により感光性樹脂19を形
成する。
膜17上の全面に回転塗布法により感光性樹脂19を形
成する。
【0045】その後、所定のフォトマスクを用いて露
光、および現像処理を行い、感光性樹脂19をパターニ
ングする。
光、および現像処理を行い、感光性樹脂19をパターニ
ングする。
【0046】その後、このパターニングした感光性樹脂
19をエッチングマスクに用いて、多結晶シリコン膜1
7をエッチングする。
19をエッチングマスクに用いて、多結晶シリコン膜1
7をエッチングする。
【0047】この多結晶シリコン膜17のエッチング
は、反応性イオンエッチング装置を用いて、エッチング
ガスとして六フッ化イオウ(SF6 )と酸素との混合ガ
スを用いて行う。
は、反応性イオンエッチング装置を用いて、エッチング
ガスとして六フッ化イオウ(SF6 )と酸素との混合ガ
スを用いて行う。
【0048】つぎに図3に示すように、多結晶シリコン
膜17上の感光性樹脂19を除去する。
膜17上の感光性樹脂19を除去する。
【0049】その後、酸化処理を行い、多結晶シリコン
膜17の表面に酸化シリコン膜21を形成する。この多
結晶シリコン膜17表面に酸化シリコン膜21を形成す
るための酸化処理条件は、水蒸気酸化雰囲気中で温度8
00℃で行う。
膜17の表面に酸化シリコン膜21を形成する。この多
結晶シリコン膜17表面に酸化シリコン膜21を形成す
るための酸化処理条件は、水蒸気酸化雰囲気中で温度8
00℃で行う。
【0050】表面に酸化シリコン膜21を形成した多結
晶シリコン膜17と酸化シリコン膜21とのパターン寸
法は、多結晶シリコン膜17を酸化処理した結果、図2
に示す多結晶シリコン膜17のパターン寸法より大きく
なる。このパターン寸法差は多結晶シリコン膜17の酸
化処理時間により制御するすることができる。
晶シリコン膜17と酸化シリコン膜21とのパターン寸
法は、多結晶シリコン膜17を酸化処理した結果、図2
に示す多結晶シリコン膜17のパターン寸法より大きく
なる。このパターン寸法差は多結晶シリコン膜17の酸
化処理時間により制御するすることができる。
【0051】つぎに図4に示すように、酸化シリコン膜
21をエッチングマスクに用いて、耐酸化膜15をエッ
チングする。この窒化シリコン膜からなる耐酸化膜15
のエッチングは、加熱したリン酸を用いて行う、ウエッ
トエッチングにより行う。
21をエッチングマスクに用いて、耐酸化膜15をエッ
チングする。この窒化シリコン膜からなる耐酸化膜15
のエッチングは、加熱したリン酸を用いて行う、ウエッ
トエッチングにより行う。
【0052】つぎに図5に示すように、多結晶シリコン
膜17表面の酸化シリコン膜21を除去する。この酸化
シリコン膜21のエッチングは、フッ酸系のエッチング
液を用いて行う、ウエットエッチングにより行う。
膜17表面の酸化シリコン膜21を除去する。この酸化
シリコン膜21のエッチングは、フッ酸系のエッチング
液を用いて行う、ウエットエッチングにより行う。
【0053】なお酸化シリコン膜21のエッチングによ
り、耐酸化膜15が形成されていない領域の半導体基板
11上のパッド酸化膜13も除去される。
り、耐酸化膜15が形成されていない領域の半導体基板
11上のパッド酸化膜13も除去される。
【0054】その後、イオン注入法を用いて、半導体基
板11と同じ導電型の不純物であるボロンを、イオン注
入量が2×1013cm-2程度のイオン注入量で、多結晶
シリコン膜17の整合した領域の半導体基板11に導入
して、チャネルストップ領域23を形成する。
板11と同じ導電型の不純物であるボロンを、イオン注
入量が2×1013cm-2程度のイオン注入量で、多結晶
シリコン膜17の整合した領域の半導体基板11に導入
して、チャネルストップ領域23を形成する。
【0055】このチャネルストップ領域23を形成する
ための不純物であるボロンは、耐酸化膜15とパッド酸
化膜13とを貫通する注入エネルギーを選択してイオン
注入を行い、半導体基板11に導入する。
ための不純物であるボロンは、耐酸化膜15とパッド酸
化膜13とを貫通する注入エネルギーを選択してイオン
注入を行い、半導体基板11に導入する。
【0056】そして多結晶シリコン膜17のパターン寸
法と、耐酸化膜15のパターン寸法とのパターン差16
が、バーズビーク領域の長さとほぼ同じになるように設
定する。
法と、耐酸化膜15のパターン寸法とのパターン差16
が、バーズビーク領域の長さとほぼ同じになるように設
定する。
【0057】このパターン差16は前述のように、多結
晶シリコン膜17を酸化シリコン膜21に変換するため
の酸化時間により制御する。
晶シリコン膜17を酸化シリコン膜21に変換するため
の酸化時間により制御する。
【0058】つぎに図6に示すように、耐酸化膜15を
酸化防止膜として用いる選択酸化処理により、素子分離
領域に酸化シリコン膜からなる素子分離膜25を750
nmの膜厚で形成する。
酸化防止膜として用いる選択酸化処理により、素子分離
領域に酸化シリコン膜からなる素子分離膜25を750
nmの膜厚で形成する。
【0059】この素子分離膜25を形成するための選択
酸化処理条件は、水蒸気酸化雰囲気中で、温度1000
℃で、時間160分の条件でおこなう。
酸化処理条件は、水蒸気酸化雰囲気中で、温度1000
℃で、時間160分の条件でおこなう。
【0060】選択酸化においては、耐酸化膜15の端面
部から酸化剤が侵入して、耐酸化膜15に食い込むよう
にバーズビーク領域45が形成される。
部から酸化剤が侵入して、耐酸化膜15に食い込むよう
にバーズビーク領域45が形成される。
【0061】本発明においては、バーズビーク領域45
にまでチャネルストップ領域23の不純物が導入されて
いるので、素子分離膜25下の領域とバーズビーク領域
45下の領域とに、チャネルストップ領域23を形成す
ることができる。
にまでチャネルストップ領域23の不純物が導入されて
いるので、素子分離膜25下の領域とバーズビーク領域
45下の領域とに、チャネルストップ領域23を形成す
ることができる。
【0062】したがってバーズビーク領域45上に形成
される寄生トランジスタのしきい値電圧はエンハスメン
ト側に変化し、メモリトランジスタの電流−電圧特性
は、図17に示すような正常な特性を示す。
される寄生トランジスタのしきい値電圧はエンハスメン
ト側に変化し、メモリトランジスタの電流−電圧特性
は、図17に示すような正常な特性を示す。
【0063】その後の工程は図示しないが、耐酸化膜1
5とパッド酸化膜13を除去する。さらにその後、膜厚
が2nmの酸化シリコン膜と、膜厚が11nmの窒化シ
リコン膜と、この窒化シリコン膜を酸化して形成する膜
厚が5nmの酸化シリコン膜とからなるメモリ絶縁膜を
形成する。
5とパッド酸化膜13を除去する。さらにその後、膜厚
が2nmの酸化シリコン膜と、膜厚が11nmの窒化シ
リコン膜と、この窒化シリコン膜を酸化して形成する膜
厚が5nmの酸化シリコン膜とからなるメモリ絶縁膜を
形成する。
【0064】その後さらに、多結晶シリコン膜からなる
メモリゲート電極を形成して、メモリトランジスタを得
る。
メモリゲート電極を形成して、メモリトランジスタを得
る。
【0065】以上の説明においては、パッド酸化膜上に
直接耐酸化膜を形成したが、パッド酸化膜と耐酸化膜と
の間にポリシリコン膜を形成しても良い。
直接耐酸化膜を形成したが、パッド酸化膜と耐酸化膜と
の間にポリシリコン膜を形成しても良い。
【0066】このポリシリコン膜を形成することによ
り、選択酸化処理時に、半導体基板へのストレスを緩和
することが可能となり、半導体基板への結晶欠陥の発生
を防止することができる。
り、選択酸化処理時に、半導体基板へのストレスを緩和
することが可能となり、半導体基板への結晶欠陥の発生
を防止することができる。
【0067】
【発明の効果】以上の説明で明らかなように、本発明の
製造方法においては、1回のイオン注入により、素子分
離膜下とバーズビーク領域下とにチャネルストップ領域
を形成することが可能となる。
製造方法においては、1回のイオン注入により、素子分
離膜下とバーズビーク領域下とにチャネルストップ領域
を形成することが可能となる。
【0068】したがって、バーズビーク領域下に形成す
るチャネルストップ領域によって、寄生トランジスタの
しきい値電圧がエンハスメント側に変化し、メモリトラ
ンジスタの電流−電圧特性におけるテイル領域の発生を
抑えることができる。
るチャネルストップ領域によって、寄生トランジスタの
しきい値電圧がエンハスメント側に変化し、メモリトラ
ンジスタの電流−電圧特性におけるテイル領域の発生を
抑えることができる。
【0069】この結果、従来の問題点であるメモリウイ
ンドウ幅が狭くなるという現象は発生せず、メモリ特性
が良好なメモリトランジスタを形成することが可能とな
るという効果を有する。
ンドウ幅が狭くなるという現象は発生せず、メモリ特性
が良好なメモリトランジスタを形成することが可能とな
るという効果を有する。
【図1】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図2】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図3】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図4】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図5】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図6】本発明の実施例の半導体集積回路装置における
素子分離膜の形成方法を示す断面図である。
素子分離膜の形成方法を示す断面図である。
【図7】従来例の半導体集積回路装置における素子分離
膜の形成方法を示す断面図である。
膜の形成方法を示す断面図である。
【図8】従来例の半導体集積回路装置における素子分離
膜の形成方法を示す断面図である。
膜の形成方法を示す断面図である。
【図9】従来例の半導体集積回路装置における素子分離
膜の形成方法を示す断面図である。
膜の形成方法を示す断面図である。
【図10】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図11】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図12】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図13】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図14】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図15】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図16】従来例の半導体集積回路装置における素子分
離膜の形成方法を示す断面図である。
離膜の形成方法を示す断面図である。
【図17】メモリトランジスタの電流−電圧特性を示す
グラフである。
グラフである。
【図18】メモリトランジスタにおける従来技術の課題
点を説明するための電流−電圧特性を示すグラフであ
る。
点を説明するための電流−電圧特性を示すグラフであ
る。
13 パッド酸化膜 15 耐酸化膜 17 多結晶シリコン膜 21 酸化シリコン膜 23 チャネルストップ領域 25 素子分離膜 27 メモリ絶縁膜 29 メモリゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/76 - 21/764 H01L 21/316
Claims (2)
- 【請求項1】 半導体基板にパッド酸化膜と耐酸化膜と
多結晶シリコン膜とを順次形成する工程と、多結晶シリ
コン膜上に感光性樹脂を形成し、感光性樹脂をエッチン
グマスクに用いて多結晶シリコン膜をパターニングする
工程と、多結晶シリコン膜を酸化して多結晶シリコン膜
の表面に酸化シリコン膜を形成する工程と、酸化シリコ
ン膜をエッチングマスクに用いて耐酸化膜をパターニン
グする工程と、酸化シリコン膜を除去し、多結晶シリコ
ン膜の整合した領域にイオン注入法によりチャネルスト
ップ領域を形成する工程と、選択酸化を行い素子分離膜
を形成する工程とを有することを特徴とする半導体集積
回路装置における素子分離膜の形成方法。 - 【請求項2】 半導体基板にパッド酸化膜とポリシリコ
ン膜と耐酸化膜と多結晶シリコン膜とを順次形成する工
程と、多結晶シリコン膜上に感光性樹脂を形成し、感光
性樹脂をエッチングマスクに用いて多結晶シリコン膜を
パターニングする工程と、多結晶シリコン膜を酸化して
多結晶シリコン膜の表面に酸化シリコン膜を形成する工
程と、酸化シリコン膜をエッチングマスクに用いて耐酸
化膜とポリシリコン膜とをパターニングする工程と、酸
化シリコン膜を除去し、多結晶シリコン膜の整合した領
域にイオン注入法によりチャネルストップ領域を形成す
る工程と、選択酸化を行い素子分離膜を形成する工程と
を有することを特徴とする半導体集積回路装置における
素子分離膜の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09729493A JP3270187B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体集積回路装置における素子分離膜の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09729493A JP3270187B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体集積回路装置における素子分離膜の形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06291183A JPH06291183A (ja) | 1994-10-18 |
JP3270187B2 true JP3270187B2 (ja) | 2002-04-02 |
Family
ID=14188485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09729493A Expired - Fee Related JP3270187B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体集積回路装置における素子分離膜の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3270187B2 (ja) |
-
1993
- 1993-03-31 JP JP09729493A patent/JP3270187B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06291183A (ja) | 1994-10-18 |
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