JP3113391B2 - 半導体不揮発性記憶素子の製造方法 - Google Patents
半導体不揮発性記憶素子の製造方法Info
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Description
子の製造方法に関し、とくにリーク電流の低減、メモリ
特性の安定化、高信頼性を備える半導体不揮発性記憶素
子の製造方法に関するものである。
え、読み出しにMOSトランジスタが必要なために同一
素子領域内にMOSトランジスタとメモリトランジスタ
とを形成している。この不揮発性記憶素子の製造工程に
おいては、MOSトランジスタのMOSゲート電極と、
メモリトランジスタのメモリゲート電極との形成方法は
次に記すゲート電極形成工程を行う。
程を、図7〜図10の断面図を用いて説明する。
板8のフィールド領域11に選択酸化法を用いてフィー
ルド酸化膜7を形成する。次に、素子領域10の全面に
メモリ酸化膜4とナイトライド膜5とトップ酸化膜6と
を順次形成する。その後、メモリ素子領域12に感光性
材料であるレジスト13を形成する。
スクにトップ酸化膜6とナイトライド膜5とメモリ酸化
膜4とをエッチングする、いわゆるホトエッチング技術
により、メモリ酸化膜4とナイトライド膜5とトップ酸
化膜6からなるメモリ絶縁膜23を形成する。その後、
全面にゲート酸化膜3を形成し、全面に化学気相成長法
によって、ゲート電極材料14として多結晶シリコン膜
を形成する。さらに、メモリ素子領域12とMOS素子
領域15上にレジスト13を形成する。
13をエッチングマスクとして多結晶シリコン膜からな
るゲート電極材料14をエッチングし、MOSゲート電
極1とメモリゲート電極2とを形成する。
極1とメモリゲート電極2とをマスクにソースとドレイ
ンからなる第2導電型の高濃度不純物層9を形成し、不
揮発性記憶素子を形成する。
発性記憶素子の製造方法は、図8を用いて説明したメモ
リ酸化膜4とナイトライド膜5とトップ酸化膜6とから
なるメモリ絶縁膜23を形成する工程において、ナイト
ライド膜5をエッチングする際、ナイトライド膜5の下
層のメモリ酸化膜4の厚さが数nmと薄膜であるため、
メモリ絶縁膜23の下地の半導体基板8までエッチング
が進み、半導体基板8に結晶欠陥を誘起して、リーク電
流を発生するという課題を生じる。
で、メモリ絶縁膜形成時において、メモリ酸化膜の下地
の半導体基板のエッチングを防止することが可能な不揮
発性記憶素子の製造方法を提供することである。
本発明は、下記記載の半導体不揮発性記憶素子の製造方
法を採用する。
法は、第1導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、素子領域に犠
牲酸化膜を形成し、ホトエッチング技術によりメモリ素
子領域の犠牲酸化膜を除去する工程と、メモリ酸化膜と
ナイトライド膜とトップ酸化膜とを順次形成する工程
と、ホトエッチング技術によりメモリ素子領域にメモリ
酸化膜とナイトライド膜とトップ酸化膜を形成し、犠牲
酸化膜を除去する工程と、素子領域にゲート酸化膜を形
成し、さらに全面にゲート電極材料を形成する工程と、
ホトエッチング技術によりMOS領域にゲート電極材料
からなるMOSゲート電極と、メモリ素子領域にゲート
電極材料からなるメモリゲート電極とを形成する工程
と、MOSゲート電極とメモリゲート電極との整合した
領域の素子領域に高濃度不純物層を形成する工程と、二
酸化シリコン膜を主体とする多層配線用絶縁膜を形成す
る工程と、ホトエッチング技術により多層配線用絶縁膜
にコンタクト窓を形成する工程と配線金属を形成する工
程とを備えたものである。
る。本発明の半導体不揮発性記憶素子の製造方法を示す
図1〜図6の断面図を用いて、本発明の不揮発性記憶素
子の製造方法を説明する。
半導体基板8の素子領域10の周囲のフィールド領域1
1に、窒化シリコン膜などの耐酸化膜をマスクにして酸
化する、いわゆる選択酸化処理によりフィールド酸化膜
7を700nmの厚さで形成する。
理を行い、厚さ50nm程度の二酸化シリコン膜からな
る犠牲酸化膜51を素子領域10の全面に形成する。
を形成し、所定のホトマスクを用いて露光、および現像
処理を行いメモリゲート電極を形成する領域であるメモ
リ素子領域12上のレジスト13に開口を形成する。
スクとして犠牲酸化膜51を、フッ酸緩衝液を用いエッ
チングして、メモリ素子領域12の犠牲酸化膜51を除
去する。その後、エッチングのマスクとして用いたレジ
スト13を除去する。
合気体中で酸化処理を行い、膜厚が2nm程度の二酸化
シリコン膜からなるメモリ酸化膜4を、犠牲酸化膜51
の開口内のメモリ素子領域12に形成する。
化学気相成長法(以下CVD法と記記載する)によっ
て、窒化シリコン膜からなるナイトライド膜5を9nm
程度の厚さで形成する。
イトライド膜5を酸化して、このナイトライド膜5上に
二酸化シリコン膜からなるトップ酸化膜6を形成する。
このメモリ酸化膜4とナイトライド膜5とトップ酸化膜
6とで、メモリトランジスタのメモリ絶縁膜23を構成
する。
3を形成し、所定のホトマスクを用いて露光、および現
像処理を行い、メモリゲート電極を形成するメモリ素子
領域12上にレジスト13を形成する。
マスクとして、トップ酸化膜6をフッ酸緩衝液によりエ
ッチングし、さらにナイトライド膜5を六弗化硫黄と酸
素との混合気体をエッチングガスとして用いるドライエ
ッチングによりエッチングする。この場合、ナイトライ
ド膜5の下層に50nmの犠牲酸化膜51が存在するた
め、半導体基板8がエッチングされることはない。
とをフッ酸緩衝液によりエッチングする。その後、エッ
チングマスクとして用いたレジスト13を除去する。
合気体中で酸化処理を行い25nm程度の厚さを有する
二酸化シリコン膜からなるゲート酸化膜3を形成する。
に、ゲート電極材料14としてモノシランを反応ガスと
するCVD法によって、多結晶シリコン膜を400nm
程度の厚さで全面に形成する。
所定のホトマスクを用いて露光、および現像処理を行い
メモリゲート電極を形成する領域であるメモリ素子領域
12と、MOSゲート電極を形成する領域であるMOS
領域15とにレジスト13を形成する。
13をエッチングのマスクとして、ゲート電極材料14
である多結晶シリコン膜を、六弗化硫黄と酸素との混合
気体をエッチングガスとして用いるドライエッチングに
よりエッチングする。
ゲート絶縁膜上にMOSゲート電極1と、メモリ酸化膜
4とナイトライド膜5とトップ酸化膜6とからなるメモ
リ絶縁膜23上にメモリゲート電極2とを同時に形成す
る。
電極2とをイオン注入のマスクとして用いて、半導体基
板8と逆導電型のN型の不純物であるリンを加速エネル
ギー50keV、イオン注入量4.0×1015atom
s/cm2 程度のイオン注入量でイオン注入することに
よって第2導電型のソースとドレインとなる高濃度不純
物層9を形成する。
を主体とする多層配線用絶縁膜16を形成し、ホトエッ
チング技術を用いてコンタクト窓17を形成し、さらに
配線金属18としてアルミニウムを形成することによっ
て不揮発性記憶素子を得ることができる。
導体不揮発性記憶素子の製造方法においては、メモリ素
子領域外の素子領域上のナイトライド膜下には、犠牲酸
化膜が存在する。このため、従来、メモリ絶縁膜を構成
するナイトライド膜のエッチング時に生じた下地半導体
基板のエッチングを防ぐことができる。
の結晶欠陥の誘起がなく、安定したメモリ特性を得るこ
とができる。さらに、ナイトライドエッチングの余裕度
も増し、エッチング工程が安定する。
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
方法を示す断面図である。
方法を示す断面図である。
方法を示す断面図である。
造方法を示す断面図である。
Claims (1)
- 【請求項1】 第1導電型の半導体基板の素子領域の周
囲のフィールド領域にフィールド酸化膜を形成し、素子
領域に犠牲酸化膜を形成し、ホトエッチング技術により
メモリ素子領域の犠牲酸化膜を除去する工程と、メモリ
酸化膜とナイトライド膜とトップ酸化膜とを順次形成す
る工程と、ホトエッチング技術によりメモリ素子領域に
メモリ酸化膜とナイトライド膜とトップ酸化膜を形成
し、犠牲酸化膜を除去する工程と、素子領域にゲート酸
化膜を形成し、さらに全面にゲート電極材料を形成する
工程と、ホトエッチング技術によりMOS領域にゲート
電極材料からなるMOSゲート電極と、メモリ素子領域
にゲート電極材料からなるメモリゲート電極とを形成す
る工程と、MOSゲート電極とメモリゲート電極との整
合した領域の素子領域に高濃度不純物層を形成する工程
と、二酸化シリコン膜を主体とする多層配線用絶縁膜を
形成する工程と、ホトエッチング技術により多層配線用
絶縁膜にコンタクト窓を形成する工程と配線金属を形成
する工程とを有することを特徴とする半導体不揮発性記
憶素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04145081A JP3113391B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体不揮発性記憶素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04145081A JP3113391B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体不揮発性記憶素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05315624A JPH05315624A (ja) | 1993-11-26 |
JP3113391B2 true JP3113391B2 (ja) | 2000-11-27 |
Family
ID=15376946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04145081A Expired - Lifetime JP3113391B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体不揮発性記憶素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3113391B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1264228C (zh) | 1996-06-26 | 2006-07-12 | 奥斯兰姆奥普托半导体股份有限两合公司 | 发光半导体器件、全色发光二极管显示装置及其应用 |
-
1992
- 1992-05-12 JP JP04145081A patent/JP3113391B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05315624A (ja) | 1993-11-26 |
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