JPH06151834A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06151834A JPH06151834A JP32870092A JP32870092A JPH06151834A JP H06151834 A JPH06151834 A JP H06151834A JP 32870092 A JP32870092 A JP 32870092A JP 32870092 A JP32870092 A JP 32870092A JP H06151834 A JPH06151834 A JP H06151834A
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- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- thin film
- silicon thin
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 MIS型トランジスタのゲート電極形成時の
基板へのダメージを低減する。 【構成】 ゲート誘電体膜2の上に第1の多結晶シリコ
ン薄膜3を形成した後、この第1の多結晶シリコン薄膜
3の表面を自然酸化し、その上に第2の多結晶シリコン
薄膜4を形成する。そして、この第2の多結晶シリコン
薄膜4をゲート電極のパターンにエッチング加工した
後、この第2の多結晶シリコン薄膜4に覆われていない
部分の第1の多結晶シリコン薄膜3を完全に熱酸化す
る。 【効果】 ゲート誘電体膜2が非常に薄い場合でも、第
1の多結晶シリコン薄膜3及びその上の自然酸化膜9が
エッチング制御に寄与するので、ゲート電極形成時の基
板へのエッチングダメージを低減することができる。
基板へのダメージを低減する。 【構成】 ゲート誘電体膜2の上に第1の多結晶シリコ
ン薄膜3を形成した後、この第1の多結晶シリコン薄膜
3の表面を自然酸化し、その上に第2の多結晶シリコン
薄膜4を形成する。そして、この第2の多結晶シリコン
薄膜4をゲート電極のパターンにエッチング加工した
後、この第2の多結晶シリコン薄膜4に覆われていない
部分の第1の多結晶シリコン薄膜3を完全に熱酸化す
る。 【効果】 ゲート誘電体膜2が非常に薄い場合でも、第
1の多結晶シリコン薄膜3及びその上の自然酸化膜9が
エッチング制御に寄与するので、ゲート電極形成時の基
板へのエッチングダメージを低減することができる。
Description
【0001】
【産業上の利用分野】本発明は、例えばMIS型半導体
装置の製造方法に係り、特に、ゲート電極のエッチング
時に半導体基板へのダメージを防止した半導体装置の製
造方法に関する。
装置の製造方法に係り、特に、ゲート電極のエッチング
時に半導体基板へのダメージを防止した半導体装置の製
造方法に関する。
【0002】
【従来の技術】近年、MIS型トランジスタの微細化に
伴い、そのゲート酸化膜は、スケーリング則に従ってよ
り一層薄膜化する傾向にある。一例を挙げて説明すれ
ば、現在、研究開発レベルで検討されている0.1〜
0.4μm程度のゲート長を有するMIS型トランジス
タでは、そのゲート酸化膜厚は、40〜150Å程度ま
で薄膜化する必要がある。
伴い、そのゲート酸化膜は、スケーリング則に従ってよ
り一層薄膜化する傾向にある。一例を挙げて説明すれ
ば、現在、研究開発レベルで検討されている0.1〜
0.4μm程度のゲート長を有するMIS型トランジス
タでは、そのゲート酸化膜厚は、40〜150Å程度ま
で薄膜化する必要がある。
【0003】
【発明が解決しようとする課題】従来技術の問題点を図
2を用いて説明する。
2を用いて説明する。
【0004】通常のMIS型トランジスタの製造方法に
従い、まず、図2(a)に示すように、例えばp型シリ
コン基板11上にゲート酸化膜12を、例えば水素と酸
素の燃焼による水蒸気雰囲気中で熱処理することによ
り、例えば80Åの膜厚に形成する。
従い、まず、図2(a)に示すように、例えばp型シリ
コン基板11上にゲート酸化膜12を、例えば水素と酸
素の燃焼による水蒸気雰囲気中で熱処理することによ
り、例えば80Åの膜厚に形成する。
【0005】次に、図2(b)に示すように、多結晶シ
リコン薄膜14を、減圧CVD法により、例えば300
0Åの膜厚に形成する。この後、ホトリソグラフィ技術
により、ゲート電極を形成すべき部分にホトレジスト1
8を選択的に形成する。
リコン薄膜14を、減圧CVD法により、例えば300
0Åの膜厚に形成する。この後、ホトリソグラフィ技術
により、ゲート電極を形成すべき部分にホトレジスト1
8を選択的に形成する。
【0006】次に、図2(c)に示すように、反応性イ
オンエッチングを行うことにより、多結晶シリコン薄膜
14のホトレジスト18で被覆されていない部分を選択
的に除去し、ゲート電極14を形成する。
オンエッチングを行うことにより、多結晶シリコン薄膜
14のホトレジスト18で被覆されていない部分を選択
的に除去し、ゲート電極14を形成する。
【0007】この時、上述した微細化レベルのMIS型
トランジスタにおいては、そのゲート電極をドライエッ
チングにより加工する時に、例えば多結晶シリコンから
なるゲート電極に用いられる半導体薄膜と、その半導体
薄膜の下地の例えばシリコン酸化膜からなるゲート誘電
体膜とのエッチング選択比(エッチングレートの比)を
充分に確保しないと、ゲート誘電体膜がエッチングスト
ッパーとして機能せず、シリコン基板上にプラズマによ
るダメージ層10ができてしまう。
トランジスタにおいては、そのゲート電極をドライエッ
チングにより加工する時に、例えば多結晶シリコンから
なるゲート電極に用いられる半導体薄膜と、その半導体
薄膜の下地の例えばシリコン酸化膜からなるゲート誘電
体膜とのエッチング選択比(エッチングレートの比)を
充分に確保しないと、ゲート誘電体膜がエッチングスト
ッパーとして機能せず、シリコン基板上にプラズマによ
るダメージ層10ができてしまう。
【0008】また、図2(d)に示すように、ゲート誘
電体膜であるゲート酸化膜12が、ゲート電極直下の部
分を除いて完全に除去されてしまい、シリコン基板11
も不必要にエッチングされてしまう。
電体膜であるゲート酸化膜12が、ゲート電極直下の部
分を除いて完全に除去されてしまい、シリコン基板11
も不必要にエッチングされてしまう。
【0009】上述したようなダメージを受けた状態でM
IS型トランジスタを形成した場合には、そのドレイン
拡散層における過大なリーク電流等により、正常なトラ
ンジスタ動作を実現することは不可能である。
IS型トランジスタを形成した場合には、そのドレイン
拡散層における過大なリーク電流等により、正常なトラ
ンジスタ動作を実現することは不可能である。
【0010】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、第1導電型
半導体基板の一主面上に絶縁膜を形成する工程と、該絶
縁膜上に第1の半導体膜を形成する工程と、該第1の半
導体膜上に第2の半導体膜を形成する工程と、該第2の
半導体膜を部分的にエッチング除去し、ゲート電極を形
成する工程と、前記第1の半導体膜を部分的に熱処理す
る工程とを具備する。
ために、本発明の半導体装置の製造方法は、第1導電型
半導体基板の一主面上に絶縁膜を形成する工程と、該絶
縁膜上に第1の半導体膜を形成する工程と、該第1の半
導体膜上に第2の半導体膜を形成する工程と、該第2の
半導体膜を部分的にエッチング除去し、ゲート電極を形
成する工程と、前記第1の半導体膜を部分的に熱処理す
る工程とを具備する。
【0011】本発明の好ましい態様においては、前記第
1の半導体膜の膜厚が前記第2の半導体膜の膜厚よりも
小さい。
1の半導体膜の膜厚が前記第2の半導体膜の膜厚よりも
小さい。
【0012】
【作用】本発明の半導体装置の製造方法においては、第
1の半導体膜を例えばゲート誘電体膜である絶縁膜の上
に形成した後、その上に第2の半導体膜を形成し、該第
2の半導体膜をゲート電極となる部分のみを残して選択
的にエッチングした後、例えば酸化雰囲気中で熱処理を
施すことにより、前記第1の半導体膜のうちのゲート電
極の部分以外の部分を全て酸化膜に変質させる。
1の半導体膜を例えばゲート誘電体膜である絶縁膜の上
に形成した後、その上に第2の半導体膜を形成し、該第
2の半導体膜をゲート電極となる部分のみを残して選択
的にエッチングした後、例えば酸化雰囲気中で熱処理を
施すことにより、前記第1の半導体膜のうちのゲート電
極の部分以外の部分を全て酸化膜に変質させる。
【0013】
【実施例】以下、本発明をMIS型トランジスタの製造
方法に適用した一実施例を図1を参照して説明する。
方法に適用した一実施例を図1を参照して説明する。
【0014】まず、図1(a)に示すように、例えばp
型シリコン基板1上にゲート酸化膜2を、例えば水素と
酸素の燃焼による水蒸気雰囲気中で熱処理することによ
り、例えば80Åの膜厚に形成した後、第1の多結晶シ
リコン薄膜3を、減圧CVD法により、例えば200Å
の膜厚に形成し、その後、大気中で一定時間放置する。
そして、この後、第2の多結晶シリコン薄膜4を、減圧
CVD法により、例えば3000Åの膜厚に形成する。
型シリコン基板1上にゲート酸化膜2を、例えば水素と
酸素の燃焼による水蒸気雰囲気中で熱処理することによ
り、例えば80Åの膜厚に形成した後、第1の多結晶シ
リコン薄膜3を、減圧CVD法により、例えば200Å
の膜厚に形成し、その後、大気中で一定時間放置する。
そして、この後、第2の多結晶シリコン薄膜4を、減圧
CVD法により、例えば3000Åの膜厚に形成する。
【0015】上記工程によれば、第1の多結晶シリコン
薄膜3と第2の多結晶シリコン薄膜4の間には、第1の
多結晶シリコン薄膜3を大気中に放置した際に付着した
自然酸化膜9が例えば10Å程度存在し、第1の多結晶
シリコン薄膜3と第2の多結晶シリコン薄膜4とは、電
気的には導通しているが、間に自然酸化膜9を挟んだ構
造となっている。
薄膜3と第2の多結晶シリコン薄膜4の間には、第1の
多結晶シリコン薄膜3を大気中に放置した際に付着した
自然酸化膜9が例えば10Å程度存在し、第1の多結晶
シリコン薄膜3と第2の多結晶シリコン薄膜4とは、電
気的には導通しているが、間に自然酸化膜9を挟んだ構
造となっている。
【0016】次に、図1(b)に示すように、ホトリソ
グラフィ技術により、ゲート電極を形成すべき部分にホ
トレジスト8を選択的に形成し、この状態で、反応性イ
オンエッチングを行うことにより、第2の多結晶シリコ
ン薄膜4のホトレジスト8で被覆されていない部分を選
択的に除去する。
グラフィ技術により、ゲート電極を形成すべき部分にホ
トレジスト8を選択的に形成し、この状態で、反応性イ
オンエッチングを行うことにより、第2の多結晶シリコ
ン薄膜4のホトレジスト8で被覆されていない部分を選
択的に除去する。
【0017】この時、本実施例においては、第2の多結
晶シリコン薄膜4が除去された後には自然酸化膜9がエ
ッチングされることになり、この結果、反応性イオンエ
ッチング装置におけるエッチングの終点が検出され、第
1の多結晶シリコン薄膜3が露出した状態、若しくは、
一部、自然酸化膜9が表面に残った状態になる。
晶シリコン薄膜4が除去された後には自然酸化膜9がエ
ッチングされることになり、この結果、反応性イオンエ
ッチング装置におけるエッチングの終点が検出され、第
1の多結晶シリコン薄膜3が露出した状態、若しくは、
一部、自然酸化膜9が表面に残った状態になる。
【0018】この後、図1(c)に示すように、例えば
乾燥酸素雰囲気中で熱処理を施すことにより、第1の多
結晶シリコン薄膜3のゲート電極直下以外の部分を完全
に酸化膜5に変質させる。そして、例えば5×1015c
m-2でヒ素イオン6をイオン注入してイオン注入層7を
形成した後、窒素雰囲気中で熱処理を行うことにより、
図1(d)に示すように、n型のソース/ドレイン拡散
層7′を形成する。
乾燥酸素雰囲気中で熱処理を施すことにより、第1の多
結晶シリコン薄膜3のゲート電極直下以外の部分を完全
に酸化膜5に変質させる。そして、例えば5×1015c
m-2でヒ素イオン6をイオン注入してイオン注入層7を
形成した後、窒素雰囲気中で熱処理を行うことにより、
図1(d)に示すように、n型のソース/ドレイン拡散
層7′を形成する。
【0019】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、例えば、ゲート電極を形成する際、ゲート誘電体膜
がエッチングストッパーとして機能せずにシリコン基板
上に例えばプラズマによるダメージが入り、延いてはゲ
ート誘電体膜が完全に除去されて、シリコン基板も不必
要にエッチングされてしまうような不具合を防止するこ
とができる。
ば、例えば、ゲート電極を形成する際、ゲート誘電体膜
がエッチングストッパーとして機能せずにシリコン基板
上に例えばプラズマによるダメージが入り、延いてはゲ
ート誘電体膜が完全に除去されて、シリコン基板も不必
要にエッチングされてしまうような不具合を防止するこ
とができる。
【図1】本発明の一実施例による半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図2】従来の半導体装置の製造方法を示す断面図であ
る。
る。
1 p型シリコン基板 2 ゲート酸化膜 3 第1の多結晶シリコン薄膜 4 第2の多結晶シリコン薄膜 5 酸化膜 7′ ソース/ドレイン拡散層 8 ホトレジスト 9 自然酸化膜
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/336
Claims (2)
- 【請求項1】 第1導電型半導体基板の一主面上に絶縁
膜を形成する工程と、 該絶縁膜上に第1の半導体膜を形成する工程と、 該第1の半導体膜上に第2の半導体膜を形成する工程
と、 該第2の半導体膜を部分的にエッチング除去し、ゲート
電極を形成する工程と、 前記第1の半導体膜を部分的に熱処理する工程とを具備
したことを特徴とする半導体装置の製造方法。 - 【請求項2】 前記第1の半導体膜の膜厚が前記第2の
半導体膜の膜厚よりも小さいことを特徴とする請求項1
記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32870092A JPH06151834A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32870092A JPH06151834A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06151834A true JPH06151834A (ja) | 1994-05-31 |
Family
ID=18213203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32870092A Withdrawn JPH06151834A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06151834A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037630A (en) * | 1997-05-26 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with gate electrode portion and method of manufacturing the same |
US6137177A (en) * | 1997-10-31 | 2000-10-24 | Nec Corporation | CMOS semiconductor device |
US6229155B1 (en) * | 1998-05-29 | 2001-05-08 | International Business Machines Corporation | Semiconductor and method of fabricating |
US6261885B1 (en) | 1999-01-26 | 2001-07-17 | Advanced Micro Devices, Inc. | Method for forming integrated circuit gate conductors from dual layers of polysilicon |
-
1992
- 1992-11-13 JP JP32870092A patent/JPH06151834A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037630A (en) * | 1997-05-26 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with gate electrode portion and method of manufacturing the same |
US6137177A (en) * | 1997-10-31 | 2000-10-24 | Nec Corporation | CMOS semiconductor device |
US6229155B1 (en) * | 1998-05-29 | 2001-05-08 | International Business Machines Corporation | Semiconductor and method of fabricating |
US6261885B1 (en) | 1999-01-26 | 2001-07-17 | Advanced Micro Devices, Inc. | Method for forming integrated circuit gate conductors from dual layers of polysilicon |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |