JP3251210B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3251210B2 JP3251210B2 JP20943597A JP20943597A JP3251210B2 JP 3251210 B2 JP3251210 B2 JP 3251210B2 JP 20943597 A JP20943597 A JP 20943597A JP 20943597 A JP20943597 A JP 20943597A JP 3251210 B2 JP3251210 B2 JP 3251210B2
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- Japan
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- integrated circuit
- basic element
- semiconductor integrated
- circuit device
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、不良品もしくは不具合発生時の故障解
析を迅速に行なうことのできる半導体集積回路装置に関
するものである。
置に関し、特に、不良品もしくは不具合発生時の故障解
析を迅速に行なうことのできる半導体集積回路装置に関
するものである。
【０００２】
【従来の技術】従来、製品本来の機能を損なわずに、デ
バイスの基本特性を確認することのできる半導体集積回
路装置として、特開平２−５８８６２号公報に開示され
ている半導体集積回路がある。
バイスの基本特性を確認することのできる半導体集積回
路装置として、特開平２−５８８６２号公報に開示され
ている半導体集積回路がある。
【０００３】この半導体集積回路は、内部に製品として
の機能を有する集積回路と、基本トランジスタ（基本素
子）とを備え、数ピン〜数十ピンある端子の中で新しく
付加した第１の端子を含む第１〜第３の端子を外部端子
とし、集積回路と基本トランジスタとを切り換えるため
に、第２の端子に２つのトランスミッションゲートを構
成し、第３の端子に２つのトランスミッションゲートを
構成し、その制御を第１の端子で行なうものである。
の機能を有する集積回路と、基本トランジスタ（基本素
子）とを備え、数ピン〜数十ピンある端子の中で新しく
付加した第１の端子を含む第１〜第３の端子を外部端子
とし、集積回路と基本トランジスタとを切り換えるため
に、第２の端子に２つのトランスミッションゲートを構
成し、第３の端子に２つのトランスミッションゲートを
構成し、その制御を第１の端子で行なうものである。
【０００４】この半導体集積回路では、第１の端子の電
圧レベルを変化させることにより、第２及び第３の端子
それぞれの２つのトランスミッションゲートのうちいず
れか一方をオン状態とすることでスイッチングを行い、
デバイスの基本特性が得られる単体素子の電気的特性を
測定することができる。
圧レベルを変化させることにより、第２及び第３の端子
それぞれの２つのトランスミッションゲートのうちいず
れか一方をオン状態とすることでスイッチングを行い、
デバイスの基本特性が得られる単体素子の電気的特性を
測定することができる。
【０００５】
【発明が解決しようとする課題】上述した半導体集積回
路の問題点は、電気的特性を測定する基本素子にバイア
スが印加されないために、故障解析の際に、基本素子の
電気的特性に異常が検出されたとき、それが、製造工程
中に既に作り込まれていた異常なのか、製品本来の動作
によるものなのか判断ができず、充分なデータを取るこ
とができないという点である。
路の問題点は、電気的特性を測定する基本素子にバイア
スが印加されないために、故障解析の際に、基本素子の
電気的特性に異常が検出されたとき、それが、製造工程
中に既に作り込まれていた異常なのか、製品本来の動作
によるものなのか判断ができず、充分なデータを取るこ
とができないという点である。
【０００６】本発明は上記の事情に鑑みてなされたもの
であって、集積回路本体の電気的特性を代表する基本素
子の電気的特性の、バイアス印加に起因する変動を測定
することのできる半導体集積回路装置を提供することに
ある。
であって、集積回路本体の電気的特性を代表する基本素
子の電気的特性の、バイアス印加に起因する変動を測定
することのできる半導体集積回路装置を提供することに
ある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体集積回路装置を採用した。
すなわち、請求項１記載の半導体集積回路装置は、半導
体チップに、集積回路本体と、該集積回路本体の電気的
特性を代表する基本素子と、該基本素子の電気的特性を
外部から直接測定可能な複数の外部端子とを備えた半導
体集積回路装置で、前記基本素子と前記集積回路本体と
の間に、該集積回路本体から前記基本素子にバイアス電
圧が印加可能な複数のスイッチング素子を設けたもので
ある。
に、本発明は次の様な半導体集積回路装置を採用した。
すなわち、請求項１記載の半導体集積回路装置は、半導
体チップに、集積回路本体と、該集積回路本体の電気的
特性を代表する基本素子と、該基本素子の電気的特性を
外部から直接測定可能な複数の外部端子とを備えた半導
体集積回路装置で、前記基本素子と前記集積回路本体と
の間に、該集積回路本体から前記基本素子にバイアス電
圧が印加可能な複数のスイッチング素子を設けたもので
ある。
【０００８】請求項２記載の半導体集積回路装置は、前
記集積回路本体に接続され前記スイッチング素子を外部
から直接操作する複数の外部端子を設けたものである。
記集積回路本体に接続され前記スイッチング素子を外部
から直接操作する複数の外部端子を設けたものである。
【０００９】請求項３記載の半導体集積回路装置は、前
記スイッチング素子をトランジスタにより構成したもの
である。
記スイッチング素子をトランジスタにより構成したもの
である。
【００１０】本発明の請求項１または３記載の半導体集
積回路装置では、集積回路本体の電気的特性を代表する
基本素子と前記集積回路本体との間に、該集積回路本体
から前記基本素子にバイアス電圧が印加可能な複数のス
イッチング素子を設けたことにより、これらのスイッチ
ング素子をオン／オフさせることで、前記基本素子にバ
イアス電圧をオン／オフする。
積回路装置では、集積回路本体の電気的特性を代表する
基本素子と前記集積回路本体との間に、該集積回路本体
から前記基本素子にバイアス電圧が印加可能な複数のス
イッチング素子を設けたことにより、これらのスイッチ
ング素子をオン／オフさせることで、前記基本素子にバ
イアス電圧をオン／オフする。
【００１１】したがって、バイアス電圧が印加されるこ
とにより生じる基本素子の電気的特性の変動を、その前
後、またはバイアス電圧が印加されないままの基本素子
と比較することにより、正確に測定することが可能にな
る。また、スイッチング素子をオン／オフさせることに
より、電気的特性の測定時以外は、前記基本素子に前記
集積回路本体と同様のバイアス電圧を印加することが可
能になる。
とにより生じる基本素子の電気的特性の変動を、その前
後、またはバイアス電圧が印加されないままの基本素子
と比較することにより、正確に測定することが可能にな
る。また、スイッチング素子をオン／オフさせることに
より、電気的特性の測定時以外は、前記基本素子に前記
集積回路本体と同様のバイアス電圧を印加することが可
能になる。
【００１２】請求項２記載の半導体集積回路装置では、
前記集積回路本体に、前記スイッチング素子を外部から
直接操作する複数の外部端子を設けたことにより、パッ
ケージ後においても、基本素子の電気的特性を測定する
ことが可能になる。
前記集積回路本体に、前記スイッチング素子を外部から
直接操作する複数の外部端子を設けたことにより、パッ
ケージ後においても、基本素子の電気的特性を測定する
ことが可能になる。
【００１３】
【発明の実施の形態】以下、本発明の半導体装置の一実
施形態について図面に基づき説明する。図１は本発明の
一実施形態の半導体集積回路装置を示す概略構成図であ
り、図において、１は半導体チップ、２は集積回路の内
部素子（集積回路本体）、３は電気的特性測定用の基本
素子、４は集積回路の内部素子２から基本素子３にバイ
アス電圧を印加する複数のバイアス印加スイッチ（スイ
ッチング素子）、５は基本素子３の電気的特性を外部か
ら直接測定する複数の外部端子、６は集積回路の内部素
子２に接続され前記バイアス印加スイッチ４を外部から
直接操作を行なう複数の外部端子である。
施形態について図面に基づき説明する。図１は本発明の
一実施形態の半導体集積回路装置を示す概略構成図であ
り、図において、１は半導体チップ、２は集積回路の内
部素子（集積回路本体）、３は電気的特性測定用の基本
素子、４は集積回路の内部素子２から基本素子３にバイ
アス電圧を印加する複数のバイアス印加スイッチ（スイ
ッチング素子）、５は基本素子３の電気的特性を外部か
ら直接測定する複数の外部端子、６は集積回路の内部素
子２に接続され前記バイアス印加スイッチ４を外部から
直接操作を行なう複数の外部端子である。
【００１４】この半導体集積回路装置では、集積回路本
体である集積回路の内部素子２に接続される外部端子６
からバイアス印加スイッチ４を閉じるための信号を入力
し、該バイアス印加スイッチ４を閉じると、集積回路の
内部素子２から基本素子３へバイアス電圧が印加され
る。このバイアス電圧は、故障解析のために必要と考え
られる電圧レベルに応じて自由に可変することができる
のが望ましい。
体である集積回路の内部素子２に接続される外部端子６
からバイアス印加スイッチ４を閉じるための信号を入力
し、該バイアス印加スイッチ４を閉じると、集積回路の
内部素子２から基本素子３へバイアス電圧が印加され
る。このバイアス電圧は、故障解析のために必要と考え
られる電圧レベルに応じて自由に可変することができる
のが望ましい。
【００１５】ここでは、まず、基本素子３のバイアス電
圧が印加されることにより生じる電気的特性の変動を測
定する。次いで、外部端子６からバイアス印加スイッチ
４を開くための信号を入力し、該バイアス印加スイッチ
４を開くと、集積回路の内部素子２から基本素子３へは
バイアス電圧が印加されなくなる。そこで、バイアス電
圧が印加されない状態の基本素子３の電気的特性を測定
する。
圧が印加されることにより生じる電気的特性の変動を測
定する。次いで、外部端子６からバイアス印加スイッチ
４を開くための信号を入力し、該バイアス印加スイッチ
４を開くと、集積回路の内部素子２から基本素子３へは
バイアス電圧が印加されなくなる。そこで、バイアス電
圧が印加されない状態の基本素子３の電気的特性を測定
する。
【００１６】ここで、バイアス印加時の基本素子３の電
気的特性の変動を、バイアス電圧が印加されない状態の
基本素子３の電気的特性と比較することにより、基本素
子３の電気的特性を正確に測定することができる。
気的特性の変動を、バイアス電圧が印加されない状態の
基本素子３の電気的特性と比較することにより、基本素
子３の電気的特性を正確に測定することができる。
【００１７】図２は本実施形態の半導体集積回路装置の
基本素子３を示す回路図であり、図において、１１は電
気的特性測定用の基本素子３として用いられる３端子の
Ｎ型ＭＯＳトランジスタであり、ゲートが外部端子５ａ
へ、ドレインが外部端子５ｂへ、ソースが外部端子５ｃ
へそれぞれ接続されている。
基本素子３を示す回路図であり、図において、１１は電
気的特性測定用の基本素子３として用いられる３端子の
Ｎ型ＭＯＳトランジスタであり、ゲートが外部端子５ａ
へ、ドレインが外部端子５ｂへ、ソースが外部端子５ｃ
へそれぞれ接続されている。
【００１８】そして、前記ゲートと集積回路の内部素子
２との間にはバイアス印加スイッチ４であるトランジス
タ１２が設けられており、このトランジスタ１２のゲー
トは外部端子６ａに接続されている。同様に、前記ドレ
インと内部素子２との間にもトランジスタ１３が設けら
れており、このトランジスタ１３のゲートは外部端子６
ｂに接続されている。同様に、前記ソースとアース１５
との間にもトランジスタ１４が設けられており、このト
ランジスタ１４のゲートは外部端子６ｃに接続されてい
る。
２との間にはバイアス印加スイッチ４であるトランジス
タ１２が設けられており、このトランジスタ１２のゲー
トは外部端子６ａに接続されている。同様に、前記ドレ
インと内部素子２との間にもトランジスタ１３が設けら
れており、このトランジスタ１３のゲートは外部端子６
ｂに接続されている。同様に、前記ソースとアース１５
との間にもトランジスタ１４が設けられており、このト
ランジスタ１４のゲートは外部端子６ｃに接続されてい
る。
【００１９】このＮ型ＭＯＳトランジスタ１１では、ト
ランジスタ１２〜１４の各々の外部端子６ａ〜６ｃから
トランジスタ１２〜１４をオン／オフさせるための信号
を入力し、これらの信号によりトランジスタ１２〜１４
それぞれをオン／オフさせ、バイアス印加スイッチ４と
しての動作を行なう。例えば、トランジスタ１２をオン
状態にすると、このＮ型ＭＯＳトランジスタ１１のゲー
トに内部素子２からのバイアス電圧が印加される。この
動作は、トランジスタ１３、１４においても同様であ
る。
ランジスタ１２〜１４の各々の外部端子６ａ〜６ｃから
トランジスタ１２〜１４をオン／オフさせるための信号
を入力し、これらの信号によりトランジスタ１２〜１４
それぞれをオン／オフさせ、バイアス印加スイッチ４と
しての動作を行なう。例えば、トランジスタ１２をオン
状態にすると、このＮ型ＭＯＳトランジスタ１１のゲー
トに内部素子２からのバイアス電圧が印加される。この
動作は、トランジスタ１３、１４においても同様であ
る。
【００２０】本実施形態の半導体集積回路装置によれ
ば、電気的特性を測定するための基本素子３に、バイア
ス印加スイッチ４であるトランジスタ１２〜１４により
スイッチングを行なうことにより、前記基本素子３にバ
イアス電圧を印加することができ、バイアス電圧印加に
よる基本素子３の電気的特性の変動を測定することがで
きる。
ば、電気的特性を測定するための基本素子３に、バイア
ス印加スイッチ４であるトランジスタ１２〜１４により
スイッチングを行なうことにより、前記基本素子３にバ
イアス電圧を印加することができ、バイアス電圧印加に
よる基本素子３の電気的特性の変動を測定することがで
きる。
【００２１】なお、本実施形態の半導体集積回路装置で
は、基本素子３にＮ型ＭＯＳトランジスタ１１を、バイ
アス印加スイッチ４にトランジスタ１２〜１４をそれぞ
れ用いたが、内部素子２から基本素子３にバイアス電圧
が印加可能なスイッチング素子を設けた構成であればよ
く、本実施形態のものに限定されないのはもちろんであ
る。
は、基本素子３にＮ型ＭＯＳトランジスタ１１を、バイ
アス印加スイッチ４にトランジスタ１２〜１４をそれぞ
れ用いたが、内部素子２から基本素子３にバイアス電圧
が印加可能なスイッチング素子を設けた構成であればよ
く、本実施形態のものに限定されないのはもちろんであ
る。
【００２２】
【発明の効果】以上説明した様に、本発明の請求項１ま
たあは３記載の半導体集積回路装置によれば、集積回路
本体の電気的特性を代表する基本素子と前記集積回路本
体との間に、該集積回路本体から前記基本素子にバイア
ス電圧が印加可能な複数のスイッチング素子を設けたの
で、これらのスイッチング素子をオン／オフさせること
で、前記基本素子にバイアス電圧をオン／オフさせるこ
とができる。
たあは３記載の半導体集積回路装置によれば、集積回路
本体の電気的特性を代表する基本素子と前記集積回路本
体との間に、該集積回路本体から前記基本素子にバイア
ス電圧が印加可能な複数のスイッチング素子を設けたの
で、これらのスイッチング素子をオン／オフさせること
で、前記基本素子にバイアス電圧をオン／オフさせるこ
とができる。
【００２３】したがって、バイアス電圧が印加されるこ
とにより生じる基本素子の電気的特性の変動を、その前
後、またはバイアス電圧が印加されないままの基本素子
と比較することで、正確に測定することができる。ま
た、スイッチング素子をオン／オフさせることで、電気
的特性の測定時以外は、前記基本素子に前記集積回路本
体と同様のバイアス電圧を印加することができる。
とにより生じる基本素子の電気的特性の変動を、その前
後、またはバイアス電圧が印加されないままの基本素子
と比較することで、正確に測定することができる。ま
た、スイッチング素子をオン／オフさせることで、電気
的特性の測定時以外は、前記基本素子に前記集積回路本
体と同様のバイアス電圧を印加することができる。
【００２４】請求項２記載の半導体集積回路装置によれ
ば、前記集積回路本体に接続され前記スイッチング素子
を外部から直接操作する複数の外部端子を設けたので、
パッケージ後においても、基本素子の電気的特性を測定
することができる。
ば、前記集積回路本体に接続され前記スイッチング素子
を外部から直接操作する複数の外部端子を設けたので、
パッケージ後においても、基本素子の電気的特性を測定
することができる。
【図１】 本発明の一実施形態の半導体集積回路装置を
示す概略構成図である。
示す概略構成図である。
【図２】 本発明の一実施形態の半導体集積回路装置の
基本素子を示す回路図である。
基本素子を示す回路図である。
１ 半導体チップ ２ 集積回路の内部素子（集積回路本体） ３ 電気的特性測定用の基本素子 ４ バイアス印加スイッチ（スイッチング素子） ５、５ａ、５ｂ、５ｃ 外部端子 ６、６ａ、６ｂ、６ｃ 外部端子 １１ Ｎ型ＭＯＳトランジスタ １２〜１４ トランジスタ １５ アース
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】 半導体チップに、集積回路本体と、該集
積回路本体の電気的特性を代表する基本素子と、該基本
素子の電気的特性を外部から直接測定可能な複数の外部
端子とを備えた半導体集積回路装置において、前記基本
素子と前記集積回路本体との間に、該集積回路本体から
前記基本素子にバイアス電圧が印加可能な複数のスイッ
チング素子を設けたことを特徴とする半導体集積回路装
置。 - 【請求項２】 前記集積回路本体に接続され前記スイッ
チング素子を外部から直接操作する複数の外部端子を設
けたことを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項３】 前記スイッチング素子はトランジスタに
より構成されていることを特徴とする請求項１または２
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20943597A JP3251210B2 (ja) | 1997-08-04 | 1997-08-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20943597A JP3251210B2 (ja) | 1997-08-04 | 1997-08-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1152020A JPH1152020A (ja) | 1999-02-26 |
| JP3251210B2 true JP3251210B2 (ja) | 2002-01-28 |
Family
ID=16572821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20943597A Expired - Fee Related JP3251210B2 (ja) | 1997-08-04 | 1997-08-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251210B2 (ja) |
-
1997
- 1997-08-04 JP JP20943597A patent/JP3251210B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1152020A (ja) | 1999-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000404 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |