KR900006484B1 - Ic평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명에 의해서 집적회로를 평가하기 위한 추가회로 요소와 동회로를 검사하기 위한 수단을 포함하는 반도체 집적회로의 일실시예의 회로도.
제 2 도는 본 발명에 의하여 집적회로를 평가하기 위한 다른 추가회로 요소와 동회로를 검사하기 위한 수단을 포함하는 반도체 집적회로의 다른 실시예의 회로도.
제 3 도는 본 발명에 의하여 제1도와 제2도에 표시된 구성요소들과 결합된 반도체 집적회로의 또 다른 실시예의 블록다이어그램.
제 4 도는 본 발명에 의한 반도체 집적회로의 또 다른 실시예의 회로도.
본 발명은 반도체 집적회로(IC)에 관한 것으로 특히 집적회로들의 특성들을 평가하기 위한 회로소자들을 포함하며 또한 그 평가회로 소자들을 검사하기 위한 수단을 갖는 반도체 집적회로에 관한 것이다.
반도체 집적회로들은 여러 단계 예를 들면, 반도체 웨이퍼 내에 집적회로를 형성시키는 공정완료 후, 웨이퍼로 부터 집적회로 칩을 잘라 낸 후, 그리고 집적회로 장치를 패케지 처리한 후 등의 여러 단계에서 검사된다.
웨이퍼내에 집적회로를 형성시키는 공정 완료후의 검사에서는 웨이퍼 또는 웨이퍼내의 집적회로들의 사용가부를 결정하기 위하여 웨이퍼내의 기본 및 대표적인 회로요소를 예를 들어 저항이나 반도체의 특성을 검사하여 평가한다.
플립플롭, 앤드게이트와 같은 대표적인 기본 회로들 역시 검사하여 평가한다.
각 집적회로 칩내에 형성되어 있는 통상 회로들은 검사 설비(IC 검사기)로 각 집적회로 칩내에 주어진 본딩 패드들을 통하여 검사된다. 그러나 기본회로 요소들은 직접 검사할 수가 없다. 왜냐하면, 그것들은 이미 요구되는 집적회로들을 형성시키기 위하여 웨이퍼 내에서 상호 연결되어 버렸고 따라서 웨이퍼 상에 거의 모든 터미널들이 나타나 있지 않고 표면상에 나타나 있는 다른 터미널들은 너무 작아서 검사기의 탐침을 접촉시킬 수가 없기 때문이다.
그리하여 웨이퍼 또는 웨이퍼 내의 집적회로들의 특성을 검사하고 평가하기 위한 소위 모니터 요소로서 추가의 기본회로 요소들이 웨이퍼의 여분의 자리나, 각 집적회로 칩내에나 또는 특벽한 집적회로 칩으로서 형성된다.
이 추가 기본회로 요소들은 통상 회로들을 형성시키는데 사용될 때와 공정에 의해 형성된다. 따라서 통상회로 내의 회로 요소들과 동일한 특성을 갖는 회로 요소들로 간주된다. 그리하여 통상회로를 내의 회로 요소들의 특성들은 추가 회로 요소들을 검사하고 평가함에 의해서 평가된다. 추가회로 요소들을 웨이퍼의 여분의 자리에 형성하는 것이 집적시키는데 유리하긴 하지만 웨이퍼로 부터 집적회로 칩을 잘라낸 후나 패케지 처리한 후에는 각 집적회로 칩의 유효성을 확인할 수 없으며 또한, 특성 검사를 행할 수가 없다. 추가회로 요소들을 각 집적회로 칩내에 형성하면 그것은 집적회로 칩의 수율의 향상에 기여하게 된다. 왜냐하면 사용가부의 결정이나 평가는 각 집적회로 칩마다 행해지기 때문이다.
추가회로 요소들을 형성하지 않는 한 단자들에 검사탐침을 접속시키는데 있어서의 문제점은 여전히 남아있게 된다. 추가회로 요소들을 웨이퍼내의 여분의 공간이나 특별한 집적회로 칩으로서 형성할 때 본딩패드들도 역시 추가회로 요소들의 둘레에 통상의 본딩패드를 형성시키는 것과 같은 방법으로 형성된다.
그리하여 이들 방법들은 용이하게 상기 문제점을 해결할 것이다. 그러나 전자의 방법은 전기한 바와 같이 각 집적회로 칩의 유효성을 제한하고 또한 집적회로 칩을 절단한 후의 검사를 제한하는 문제점들을 포함하고 있다. 후자의 방법 역시 상기한 문제점들 이외에 웨이퍼 내에서 집적회로 칩들의 활용도가 낮은 문제점을 갖고 있다. 추가회로 요소들을 집적회로 칩내에 형성하였을 때 발생되는 문제점은 크케 증가한다.
왜냐하면, 본딩패드의 크기는 상당히 넓은 면적의 사용을 필요로 하기 때문이다. 검사 탐침의 접촉을 가능하게 하기 위하여 예를 들면 약 수십미크론미터×수십미크론미터-100μm×100μm, 그러므로, 명백히 추가본딩 패드들은 집적회로 칩의 집적도 제한으로 인하여 현실적으로 그 각개가 통상 본딩 패드와 같은 크기를 제공 받을 수는 없다. 추가회로 요소들의 검사는 통상 회로들에 사용되지 않는 여분의 통상 본딩 패드들을 사용함으로써 실현시킬 수 있다. 그러나 일반적으로 추가 회로 요소들 전체를 검사할 수 있는 충분한 여분의 통상 본딩 패드들은 없다. 그 각개가 통상 본딩 패드 보다 훨씬 작은 면적을 갖는 특수 본딩 패드들이 각 집적회로 칩내에 제공되었다 할지라도 특수한 형태를 갖는 검사 탐침을 포함하는 특수 검사 장치가 요구된다. 더우기 집적회로의 패케지 처리후의 검사 제한 등이 아직도 남아 있게 된다.
본 발명의 목적은 반도체 집적회로의 특성을 평가하기 위한 회로요소(들)및/또는 회로(를)을 포함하고 상술한 평가회로 요소들이나 평가회로들을 검사하기 위한 작은 크기의 수단을 갖는 반도체 집적회로(IC)를 제공하는 데 있다.
본 발명의 타의 목적은 상기한 평가회로 요소들 및/또는 평가회로들을 포함하고 쉬운 조작으로 이들을 검사하기 위한 수단을 갖는 반도체 집적회로(IC)를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기한 평가회로 요소들 및/또는 평가회로들을 포함하고 반도체 집적회로의 전체 단계 검사에 적용시킬 수 있는 검사수단을 갖는 반도체 집적회로를 제공하는데 있다.
본 발명에 의하면 최소한 1개의 회로 ; 최소한 1개의 평가회로 ; 이 회로 및 평가회로 요소들에 동작 가능하게 연결시킬 수 있는 복수의 본딩 패드들 ; 선택적으로 이 회로와 본딩 패드를 간이나 평가회로 요소 그리고 동작 가능하게 이 회로와 연결시킬 수 있는 패드들 간을 선택적으로 연결하는 회로를 포함하는 반도체 집적회로가 제공된다. 이 선택적 연결회로는 본딩 패드들과 평가회로 요소간에 제공된 본딩패드들과 평가회로 요소를 제어 신호에 응하여 스위칭하는 스위칭 회로를 포함하고 있으며, 제어신호에 응하여 평가회로와 연결된 본딩 패드들에 대하여 고임피던스를 주는 회로들을 포함한다.
선택적 연결회로는 또 시험요청 신호의 수신에 응답하여 제어신호를 출력시키는 회로를 포함한다.
제 1 도에서 반도체 웨이퍼내의 금속산화 반도체(MOS)형 집적회로(IC)칩은 통상회로 6,8,9,N-채널MOS(N-MOS) 출력드라이버 71 및 72 그리고 본딩 패드를 31,32,33을 포함하고 있다. 이들 회로 구성 요소들은 통상 목적으로 사용된다. 통상회로 6의 일부분이 제 1 도에 예시되어 있고 한개의 저항 기능을 하는 공핍형 트랜지스터(이후 D트랜지스터라 부름)Q6그리고 한개의 고양형 트랜지스터(이후 E트랜지스터라 부름)Q5로 구성된 제1MOS인버터 61과 한개의 D트랜지스터 Q8과 한개의 E트랜지스터 Q7으로 된 제2MOS인버터 62와 한개의 D트랜지스터 Q10과 한개의 E트랜지스터 Q9로 된 제3MOS인버터 63을 포함하고있다. 제2인버터 62의 한개의 마디 N62는 는 트랜지스터 Q21의 게이트에 연결되어 있다. 제3인버터 63의한개의 마디 N63은 트랜지스더 Q22의 게이트에 연결되어 있다. 직렬연결 트랜지스터들 Q21및 Q22는 N-MOS 출력드라이버 71를 형성시키고 있다.
제 1 도에서 MOS-IC칩은 MOS-IC칩내의 집적회로들의 특성을 평가하기 위하여 한개의 회로 요소로서 저항 10과 저항 10을 검사하기 위한 수단을 또 포함하고 있다.
이 검사수단은 제어회로 2, 전송케이트 MOS트랜지스터들 41 및 42, MOS트랜지스터 Q11및 Q12, 그리고 본딩 패드들 31-33을 포함하고 있다. 제어회로 2는 한개의 D트랜지스터 Q2와 한개의 E트랜지스터 Q1으로 구성된 제1MOS인버터와 한개의 D트랜지스터 Q4와 한개의 E트랜지스터 Q3로 구성된 제2MOS인버터 22를 포함하고 있다 본딩 패드 31에 연결된 통상회로 9는 후술과 같이 높은 입력 임피던스를 갖는 MOS입력 드라이버를 갖는다. 통상 회로 9내의 이 입력드라이버는 전압 VCC예를 들면 5v와 전압 VEE예를 들면 OV간의 전압에 응답하여 동작한다. 트랜지스터 Q1은 본딩패드 31에 공통연결된 게이트를 갖고 있으며 입력 드라이버로의 상기 전압에 의해서 동작되어서는 않된다.
따라서 트랜지스터 Q1의 임계전압 Vth이 전압 VCC보다 높아야 한다. 전압 VCC가 본딩패드 31에 가해질때 제어회로 2는 동작하지 않고 제어신호 S2는 그로부터 저레벨로 유지된다. 다른 한편 트랜지스터 Q1의 임계전압 Vth보다 높은 전압이 본딩패드 31로 공급되었을 때 트랜지스터 Q1은 턴온이 되고 그리하여 트랜지스터 Q3는 턴오프되고 고레벨의 제어신호 S2를 출력한다.
전송케이트 트랜지스터 41 및 42는 그를의 게이트들에 제어회로 2로부터 고레벨의 제어신호 S2를 수신할때 동작 가능하게 저항 10을 본딩패드들 32 및 33에 연결시킨다. 트랜지스터 Q7에 병렬연결되어 있는 트랜지스터 Q11은 게이트에 고레벨의 제어신호 S2의 수신에 응답하여 출력드라이버 71의 트랜지스터 Q21이 강제로 턴오프되는 결과와 더불어 마디 N62의 전위를 저레벨로 만든다. 동양으로 트랜지스터 Q9에 병렬 연결되어 있는 트랜지스터 Q12는 역시 게이트에 고레벨의 제어신호 S2의 수신에 응답하여 마디 N63의 전위를 저레벨로 만들고 출력드라이버 71의 트랜지스터 Q22를 턴오프되게 한다. 결과적으로 출력드라이버 71은 본딩패드 32에 대하여 고임피던스를 갖는다.
회로 8도 역시 MOS인버터 61-63과 동일한 인버터 이외에 트랜지스터 Q11 및 Q12와 동일한 출력드라이버를 고임피던스로 만드는 트랜지스터들을 포함하고 있다.
제 1 도에 MOS-IC칩의 동작이 설명될 것이다.
정상동작모드에 있어서, VCC와 VEE간의 전압이 본딩패드 31로 공급된다. 회로 9는 본딩패드 31에 공급된 전압에 응답하여 동작된다. 그러나 제어회로 2는 상기 전압에 영향받지 않으므로 제어신호 S2는 그로부터 저레벨로 유지되고 트랜지스터 Q11, Q12및 전송케이트 트랜지스터 41 및 42를 오프 상태로 유지하게 된다.
마디를 N62 및 N63으로 부터의 드라이버 작동 신호들 S62 및 S63은 트랜지스터들 Q11및 Q12의 영향을 받지 않는다. 저항 10은 본딩패드들 32 및 33으로 부터 분리되고 그리하여 마디 N32 및 33은 저항 10에 연결되지 않는다. 통상회로 6에 있어서의 신호 S60이 곡레벨이고 일방 드라이버 작동신호 S62가 고레벨이고 타방 드라이버 구동신호 S63이 저레벨일 때 출력드라이버 71부터 본딩패드 32로 고레벨의 전압이 출력된다.
그렇지 않으면 출력드라이버 71부터 본딩패드 32에 저레벨 전압이 출력된다. 회로 8 및 출력드라이버 72도 역시 상술한 바와 같이 동작한다.
검사모드에 있어서는 전술한 바와 같이 전압 VCC보다 충분히 높은 트랜지스터 Q1의 임계전압 Vth보다 높은 전압을 갖인 검사요청 신호가 본딩패드 31에 공급된다.
제어회로 2는 고레벨의 제어신호 S2를 출력하여 트랜지스터들 Q11, Q12및 전송 게이트 트랜지스터들 41 및 42를 턴온시키게 한다. 드라이버 작동신호를 S62 및 S63은 신호 S60의 레벨이 저 또는 고가 아닌 한 강제로 저레벨이 되게 한다. 그리하여 출력드라이버 71은 역시 강제로 높은 임피던스를 갖게 한다. 결과적으로 본딩패드들 32 및 33에 전송게이트 트랜지스터들을 거쳐서 단자들에서 연결된 저항 10은 출력드라이버들 71 및 72에 의하여 영향받지 않는다. 이 상태에서 검사탐침들은 본딩패드들 32와 33에 접촉되고 저항 10의 저항을 측정한다.
이 측정은 MOS-IC칩내에 형성되며 또한 통상회로 6,8,9를 형성하기 위해 사용되는 저항들의 저항 특성의 평가에 사용된다.
상기 실시예에 있어서 추가본딩패들이 제공되지 않고 정상 본딩패드들 31-33은 정상 작동모드와 검사모드에 공통으로 사용된다.
이것은 검사수단으로 추가본딩패드들의 제공으로 인한 저집적도의 문제점을 해결해 준다.
출력드라이버 고임피던스 형성 트랜지스터들 Q11및 Q12와 전송게이트 트랜지스터를 41 및 42를 구비함으로써 본딩패드를 32 및 33은 선택적으로 지정적으로 상대모드로 부터 아무런 나쁜 영향을 받지 않고 정상동작모드 및 검사모드로 사용된다. 검사는 본딩패드상의 검사탐침을 종래의 방법으로 처리함으로써 쉽게 실행된다.
평가회로요소들 중의 하나인 저항 10의 검사는 각 집적회로 칩내에 본딩패드들을 형성한 후나 웨이퍼로부터 집적회로 칩들을 잘라내기 전부터 집적회로 칩들을 패케이지 처리하기 전까지의 검사단계들에서 본딩패드들을 사용하여 수행될 뿐만 아니라, 패케이지 처리한 후에 집적회로 패케이지 외부에 갖추어지고 집적회로 패케이지 내의 본딩패드들에 연결되어 있는 접촉핀을 사용하여 수행된다. 상술한 실시예에서 전송게이트 트랜지스터는 평가회로 요소들의 수에 따라 그리고 본딩패드들의 수에 맞게 제공되며 또한 임피던스를 높게 만드는 트랜지스터들도 마찬가지로 평가회로 요소들의 수와 출력드라이버의 수에 맞게 제공된다. 제 2 도에서는 다른 평가회로 요소와 다른 검사수단을 포함하는 다른 MOS-IC칩이 나타내어져 있다
제 2 도에서 평가회로 요소는 MOS트랜지스터 11이다. 검사수단은 제 1 도에서와 마찬가지로 전술한 바와같은 제어회로 2, 전송계이트 트랜지스터 44-46 및 본딩패드 31과 본딩패드들 34-36를 포함하고 있다.
저항 기능을 하는 D트린지스터 Q32와 E트랜지스터 Q31, D트랜지스터 Q34, E트랜지스터 Q33, D트랜지스터 Q36, E트랜지스터 Q35로 구성원 인버터들 104-106은 각각 통상회로들의 입력드라이버 기능을 한다. 이 실시예에서 입력드라이버들 104-106은 본딩패드들 34-36에 대하여 충분한 고임피던스를 갖고 있다. 따라서 제 1 도에서 출력드라이버 고임피던스 형성 트랜지스터들 Q11및 Q12에 상응하는 입력드라이버 고임피던스 형성 트랜지스터들은 제공되지 않는다. 이것은 제 1 도 및 제 2 도의 회로 9내의 본딩패드 31에 연결되어 있는 입력드라이버에 적용된 수 있다.
정상동작모드에 있어서, 상술한 VCC및 VEE간의 전압이 본딩패드를 31 및 34-36에 공급될 때 제어회로 2로부터의 제어신호 S2는 저레벨이고 전송게이트 트랜지스터들 44-46은 오프로 만든다. 따라서 트랜지스터 11을 본딩패드들 34-36으로부터 분리시킨다. 결과로서 입력드라이버들 104-106에 연결되어 있는 회로 9와 기타 통상회로들은 본딩패드를 31 및 34-36를 제외한 트랜지스터 11이나 검사수단으로부터 영향받지않고 동작한다.
검사모드에 있어서, 제1도에 나타낸 제어회로 2내의 트랜지스터 Q1의 임계전압 Vth보다 높은 전압을 갖는 검사요청 신호가 본딩패드 31에 공급될 때 제어회로 2는 고레벨을 갖는 제어신호 S2를 출력하고 그 결과 전송게이트 트랜지스터들 44-46은 온이 된다. 그리하여 트랜지스터 11은 본딩패드들 34-36에 동자 가능하게 연결된다. 이 상태에 있어서 검사탐침들을 본딩패드들 34-36에 접촉하여 트랜지스터 11의 각종 특성을 확보한다.
트랜지스터 11은 이 형식의 대표적인 트랜지스터로 간주된다.
따라서 집적회로 칩내의 이 형식의 트랜지스터들의 평가는 트랜지스터 11에 관하여 확보된 특성을 거쳐 수행된다.
입력드라이브들 104 및 106은 본딩패드를 34-36에 대하여 고임피던스를 갖임으로 이 검사는 입력드라이버 104-106에 의해 나쁜 영향을 받지 않는다. 제 1 도와 제 2 도의 상기 실시예들에 있어서 플립플롭 및 앤드게이트와 같은 다양한 평가 기본 회로들은 물론 용량 및 기타 형식의 트랜지스터 등의 다양한 평가회로 요소들이 각 직접회로 칩내에 형성될 수도 있다.
이 검사수단은 상술한 평가회로 요소들 및/또는 평가 기본회로들을 검사하는데 활용될 수 있다. 명세서에 있어서 평가회로 요소는 기본회로 또는 동류의 대상에 관한 평가를 포함한다. 또한, 상기 제1도와 제2도의 실시예들에 있어서 제어회로 2는 본딩패드 31에 회로 9와 공통으로 연결되어 있다. 본딩패드 31에 정상전압이 가해지지 않도록 하기 위해서 이 제어회로 2는 정상전압의 높은 전압치보다 더 높은 임계전압 Vth을 갖는 트랜지스터 Q1을 포함하고 있다. 그러나 제어회로 2에 통상회로에 사용되지 않는 여분의 본딩패드를 통하여 검사모드를 요청하는 신호 S31이 공급되었을 때 통상 트랜지스터인 특수한 트랜지스터 Q1을 제어회로 2내에 포함시킬 필요는 없다.
제어회로 2의 이 검사요청 신호 S31은 VDD와 VEE사이에서 통상전압 범위이다.
더우기 제어신호 S2는 제 1 도 ALC 제 2 도에 점선으로 표시한 바와 같이 본딩패드 30을 통하여 직접 공급될 수 있다.
그리하여 제어회로 2는 생략될 수 있다.
또한 제 1 도와 제 2 도의 실시예들은 결합될 수도 있다.
제 3 도는 제 1 도와 제 2 도의 결합 MOS집적회로의 일반적인 블록다이어그램을 나타내고 있다. 제 3 도에 있어서 MOS집적회로는 제 1 도 및 제 2 도내의 통상회로들 6,8,9로 된 통상회로 부분과 제 1 도내의 출력드라이버들 71,72를 갖는 출력드라이버회로 7 및 제 2 도 내의 입력드라이버들 104-106을 갖는 입력드라이버회로 100 그리고 본딩패드 11 및 12를 포함하고 있다.
MOS집적회로 역시 제 1 도 내의 평가저항 10과 제 2 도내의 평가트랜지스터 11을 포함하는 검사회로 요소부분들 10A 및 10B를 포함하고 있다.
더우기 MOS집적회로는 제 1 도에 나타낸 제어회로 2와 제 1 도내의 트탠지스터들 41,42와 제 2 도에서 트랜지스터들 44,46을 포함하고 있는 전송게이트 트랜지스터 부분 4A로 구성된 검사수단을 포함하고 있다. 본딩패드 31은 통상회로부분과 검사수단을 위하여 공통으로 사용된다.
제 1 및 2 도내의 본딩패드들 32,33과 본딩패드들 34-36을 포함하는 입력본딩패드부분 3B는 역시 통상회로 부분과 검사수단을 위하여 공통으로 사용된다. 본딩패드들 11,12는 통상회로, 제어회로 2 그리고 MOS집적회로 내의 기타 회로들에 전원 VCC및 VEE를 공급하기 위하여 사용된다.
본 실시예에 있어서 평가회로 요소들과 통상회로는 집적회로 칩들내에 본딩패드를을 형성한 후와 집적회로 칩의 패케이지 처리 전 사이에 본딩패드들을 사용하여 검사할 뿐만 아니라, 집적회로 칩들의 패케이지 처리한 후에도 집적회로장치의 핀들을 사용하여 검사될 수 있다.
검사모드나 정상동작모드 어느 한쪽의 선택은 본딩패드 31에 예정된 전압을 가하거나 가하지 않음으로써 간단히 수행된다.
평가회로 요소들의 검사는 통상회로 검사방법과 유사한 방법으로 행해지고 또한 평가회로 요소를 역시 이 기술 분야에서 잘 알러진 통상회로들에 대한 자동검사를 위한 것과 동일한 방법으로 자동검사 설비를 사용하여 자동적으로 검사된다.
제어회로 2의 검사수단과 전송게이트 회로들 4A, 4B 그리고 그들간의 연결 라인들이 점하는 면적은 비교적 작다는 것이 주목할 점이다. 더하여 상술한 바와 같이 제어회로 2는 생략될 수 있다. 이렇게 됨으로써 검사수단을 설비하므로 인한 저집적도는 최소화된다.
상기의 실시예들에서 MOS집적회로 칩은 설명되었다. 일반적으로 MOS집적회로 내의 입력드라이버들은 고임피던스를 갖고 있다. 따라서 입력드라이버 고임피던스 제조회로들은 필요치 않다. 만약, 입력드라이버들이 불충분한 고임피던스를 갖이면 입력드라이버에 까지도 고임피던스 형성회로들이 구비되어야 한다. 제 4 도가 이 경우의 실시예를 나타내고 있다.
제 4 도에 있어서, 쌍극 집적회로 칩은 직렬 연결된 저항 R11과 트랜지스터 T11로 구성된 에미터포로워 입력드라이버 118과 또 직렬 연결된 저항 R12와 트랜지스터 T12로 구성된 에미티포로워 입력드라이버 119를 포함하고 있다.
쌍극집적회로 칩 역시 저항과 검사수단 등의 검사회로요소 12를 포함한다. 검사수단은 제어회로 2'와 인버터 25와 스위칭회로들 48, 49 및 앤드게이트들 58, 59를 포함하고 있다. 이 제어회로 2'는 상술한 바와 같은 동일 기능을 갖고 있으나 쌍극 기술에 의해서 형성되어 있다. 이 스위칭회로들 48, 49는 전송게이트 대신 쌍극트랜지스터들을 포함한다. 본딩패드를 37-39는 상기 실시예드에서의 패드들과 동양의 것이다.
정상 동작모드에 있어서 검사요청 전압은 본딩패드 37에 가해지지 않는다. 이 제어회로 2'는 저레벨을 갖는 제어신호 S2'를 출력한다. 이 스위칭회로들 48은 검사회로 요소 12와 본딩패드들 38, 39간의 연결을 차단하여 비동력화시킨다. 이 제어신호 S2'는 인버터 25에 의해서 고레벨로 전환된다. 그리고 결과로 생기는 신호 S25는 앤드게이트를 58,59의 단자들을 동력화시킨다. 만약, 본딩패드를 38, 39에 고레벨의 신호가 공급되면 입력드라이버를 118 및 119가 동작된다.
검사모드에 있어서, 검사요청 전압은 본딩패드 37에 공급된다. 제어회로 2'는 고레벨을 갖는 제어신호 S2'를 출력한다. 앤드게이트들 58, 59는 저레벨을 갖는 신호 S25를 가함으로써 억제상태로 된다.
스위칭회로들 48, 49는 동작되어 검사회로 요소 12와 본딩패드들 38, 39간을 연결시킨다. 검사회로요소 12의 특성들은 검사전극들을 본딩패드들에 접속되게 놓음으로서 얻어진다.
위에서 논의원 다양한 변형들은 제 4 도의 실시예에 적용될 수 있다.
본 발명의 다수의 광범위하게 상이한 실시예들을 본 발명의 정신과 범위를 이탈됨이 없이 구성시킬 수 있다.
본 발명은 첨부 특허 청구에 한정된 것을 제외하고는 본 명세서에서 설명한 특정 실시예들에 한정되지 않음을 알아야 한다.
Claims (7)
- 적어도 하나의 통상회로(6,8,9,71,72,104-106,118,119) : 적어도 하나의 평가회로 요소(10,11,12) : 상기 통상회로와 상기 평가회로 요소에 동작가능하게 연결될 수 있는 복수의 본딩패드들(31-39), 상기 통상회로와 상기 본딩패드들 간과 그리고 상기 평가회로 요소와 상기 본딩패드들 간을 선택적으로 연결시키기 위해 상기 통상회로에 동작가능하게 연결될 수 있는 수단, 그리고 상기 본딩패드들과 상기 절환하는 스위칭수단(41-49)을 포함하는 것이 특징인 IC평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로.
- 제 1 항에서, 상기 제어신호에 응하여 상기 본딩패드에서 보아 고임피던스를 갖도록 상기 적어도 하나의 통상회로를 제어하기 위한 수단(Q11,Q12,25,58,59)을 더 포함하는 것이 특징인 IC평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로.
- 제 2 항에서, 상기 통상회로가 상기 본딩패드에 연결된 출력드라이버(71,72)를 포함하며, 상기 고임피던스 형성수단이 상기 제어신호에 응하여 상기 출력드라이버를 비동력화시키는 스위칭요소(41-49)를 포함하는 것을 특징으로 하는 IC평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로.
- 제 2 항에서, 상기 통상회로가 상기 본딩패드에 연결되고 상기 본딩패드에 대하여 지임피던스를 갖는 입력드라이버로 구성되고, 상기 고임피던스 형성 수단이 상기 제어신호에 응하여 상기 입력드라이버로부터 상기 본딩패드로의 라인을 전기적으로 분리시키는 한개의 회로(25,28)을 포함하는 것을 특징으로 하는 IC평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로.
- 제 1 항에서, 상기 선택적 연결수단이 검사요청 신호의 수신에 응하여 상기 제어신호(S2,S2')를 출력하는 수단(2,2')을 포함하는 것을 특징으로 하는 IC평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로.
- 제 5 항에서, 상기 제어신호 출력수단(2,2')이 상기 검사요청 신호를 수신하기 위하여 상기 복수의 본딩패드들 중의 한개의 본딩패드에 연결되는 것을 특징으로 하는 IC평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로.
- 제 6 항에서, 상기 제어신호 출력수단(2,2')에 연결된 상기 본딩패드가 상기 회로에 연결되고, 상기 제어신호 출력수단이 상기 회로를 동작시키기 위하여 상기 본딩패드에 공급되는 정상전압 보다 높은 임계전압을 갖는 트랜지스터를 포함하며, 상기 제어신호 출려수단이 상기 본딩패드에 상기 정상전압이 가해지면 동작되지 않고 상기 임계전압 보다 높은 전압을 갖는 상기 검사요청 신호가 가해지면 동작되는 것을 특징으로 하는 IC평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60107827A JPS61265829A (ja) | 1985-05-20 | 1985-05-20 | 半導体集積回路 |
JP107827 | 1985-05-20 | ||
JP60-107827 | 1985-05-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR860009431A KR860009431A (ko) | 1986-12-22 |
KR900006484B1 true KR900006484B1 (ko) | 1990-09-01 |
Family
ID=14469041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019860003928A KR900006484B1 (ko) | 1985-05-20 | 1986-05-20 | Ic평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4743841A (ko) |
EP (1) | EP0202905B1 (ko) |
JP (1) | JPS61265829A (ko) |
KR (1) | KR900006484B1 (ko) |
DE (1) | DE3686091T2 (ko) |
Families Citing this family (81)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1985
- 1985-05-20 JP JP60107827A patent/JPS61265829A/ja active Granted
-
1986
- 1986-05-16 US US06/863,900 patent/US4743841A/en not_active Expired - Lifetime
- 1986-05-19 EP EP86303791A patent/EP0202905B1/en not_active Expired - Lifetime
- 1986-05-19 DE DE8686303791T patent/DE3686091T2/de not_active Expired - Fee Related
- 1986-05-20 KR KR1019860003928A patent/KR900006484B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0202905A2 (en) | 1986-11-26 |
US4743841A (en) | 1988-05-10 |
KR860009431A (ko) | 1986-12-22 |
DE3686091T2 (de) | 1993-03-18 |
JPH0351307B2 (ko) | 1991-08-06 |
EP0202905A3 (en) | 1988-01-13 |
DE3686091D1 (de) | 1992-08-27 |
EP0202905B1 (en) | 1992-07-22 |
JPS61265829A (ja) | 1986-11-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20020822 Year of fee payment: 13 |
|
LAPS | Lapse due to unpaid annual fee |