JPS5893260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5893260A JPS5893260A JP19217481A JP19217481A JPS5893260A JP S5893260 A JPS5893260 A JP S5893260A JP 19217481 A JP19217481 A JP 19217481A JP 19217481 A JP19217481 A JP 19217481A JP S5893260 A JPS5893260 A JP S5893260A
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- JP
- Japan
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- layer
- mask
- wiring
- etching
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体装置の製造方法に係り、特に多層配線の
形成工程の改良に関する。
形成工程の改良に関する。
発明の技術的背景
半導体装置の高集積変化、高密度化に伴い、配線の微細
加工技術と多層配線技術がます１″ｊ重要となってきて
いる。従来、多層配線全行う場合、下位配線層と上位配
線層を接続するには、マスクあわせのズレを見込んだ余
裕分が必要であった。例えば配線層の設計ルール全線幅
３μｍ１線間隔３μｍとし、上下配線の接続部（スルー
ホール）の大きさを３μｍＸ３μｍとして、マスクあわ
せのズレを１μｍ見込んだ場合、下位配線層のピッチは
７μｍ となる。
加工技術と多層配線技術がます１″ｊ重要となってきて
いる。従来、多層配線全行う場合、下位配線層と上位配
線層を接続するには、マスクあわせのズレを見込んだ余
裕分が必要であった。例えば配線層の設計ルール全線幅
３μｍ１線間隔３μｍとし、上下配線の接続部（スルー
ホール）の大きさを３μｍＸ３μｍとして、マスクあわ
せのズレを１μｍ見込んだ場合、下位配線層のピッチは
７μｍ となる。
背量技術の問題点
上述の設計ルールで、マスク合わせズレを見込む必要が
なければ、下位配線層のピッチは６μｍとなるはずであ
る。即ち、従来技術は多層配線の相互接続の友めのマス
ク合わせに対する余裕を必要とすることが、より一層の
素子の高密度化にとって大きな障害となっている。
なければ、下位配線層のピッチは６μｍとなるはずであ
る。即ち、従来技術は多層配線の相互接続の友めのマス
ク合わせに対する余裕を必要とすることが、より一層の
素子の高密度化にとって大きな障害となっている。
発明の目的
本発明は多層配線の相互接続のためのマスク合せ余裕を
必要とせず、従ってより一層の高密度化、高集積化を可
能とした半導体装置の製造方法を提供するものである。
必要とせず、従ってより一層の高密度化、高集積化を可
能とした半導体装置の製造方法を提供するものである。
発明の概要
本発明の配線形成工程は、まず第１の配線材別層を被着
した後、続いてこれと異なる物質のマスク材料層全被着
し、このマスク材料＃’に選択エツチングによりパター
ニングしてマスクを形成し、このマスクを用いた選択エ
ツチングにより第１の配線材料層をパターニングして下
位配線を形成する。ここまでは、エツチング選択比が小
さい場合に利用される、いわゆるマスクトランスファ技
術どして知られていることである。この後、マスクを少
なくとも−Ｌ位配線との接続部分に残した状態で層間絶
縁層全被着し、これに接続孔全形成する。そしてこの接
続孔に露出した前記マスクをエツチング除去し、第２の
配線材料層全被着し、これを選択エツチングして上位配
庫全形成する。
した後、続いてこれと異なる物質のマスク材料層全被着
し、このマスク材料＃’に選択エツチングによりパター
ニングしてマスクを形成し、このマスクを用いた選択エ
ツチングにより第１の配線材料層をパターニングして下
位配線を形成する。ここまでは、エツチング選択比が小
さい場合に利用される、いわゆるマスクトランスファ技
術どして知られていることである。この後、マスクを少
なくとも−Ｌ位配線との接続部分に残した状態で層間絶
縁層全被着し、これに接続孔全形成する。そしてこの接
続孔に露出した前記マスクをエツチング除去し、第２の
配線材料層全被着し、これを選択エツチングして上位配
庫全形成する。
本発明によれば、層間絶縁層に接続孔全形成する工程で
マスク合せズレがあったとしても、この接続孔に露出し
たマスク全エツチング除去することで下位配線の線幅全
体ｋ ＝ｇ出させることができるから、上記マスク合せ
ズレの余裕を見込む必要がない。従って半導体装置の高
密度化、高集積化が可能となる。
マスク合せズレがあったとしても、この接続孔に露出し
たマスク全エツチング除去することで下位配線の線幅全
体ｋ ＝ｇ出させることができるから、上記マスク合せ
ズレの余裕を見込む必要がない。従って半導体装置の高
密度化、高集積化が可能となる。
発明の実施例
第１図〜第９図は、第１、第２の配線材料としてＡｔ、
マスク材料としてプラズマＣＶＤによる窒化シリコン（
５ｉ３Ｎ４） ｋ用いた場合の一実施例の製造工程を示
す断面図である。
マスク材料としてプラズマＣＶＤによる窒化シリコン（
５ｉ３Ｎ４） ｋ用いた場合の一実施例の製造工程を示
す断面図である。
まず第１図はＰ型巣結晶ミリコン基板１に所望の素子を
形成し、その表面を５ｉ０２でおおった状態である。こ
の後、第２図に示すように、Ａｔ層３ ｋ Ｏ，８ｔｈ
ｎ蒸着した後、プラズマＣＶＤによるＳｉ３Ｎ４層４を
０．８μｍ被着する。そしてレジスト５を塗布した後こ
れｆ ／ｆターニングする。次に、第３図に示すように
ＣＦ４＋Ｈ２雰囲気中で、レジスト５をマスクとしてＳ
Ｉ ３Ｎ４層４をリアクティブイオンエツチングし、
更に第４図に示すように、ＣＣｔ４ｙｊｆ、囲気中でＡ
ｔ層３をリアクティブイオンエツチングする。この時レ
ジスト５とＡｔ層３との選択比は１〜２程度しかないた
め、レジスト５もかなシエッチングされるが、Ａｔ層３
とＳ ｌ ３Ｎ４層４との選択比は大きいので８１３８
４層４がマスクとなり、その下のＡｔはエツチングされ
ない。その後、レジスト５を０２アッシャ−はくりする
と第４図に示すように第１層配線として残しておいた部
分だけＡｔ層３と、その上μｓｉ ３Ｎ４層４が残る。
形成し、その表面を５ｉ０２でおおった状態である。こ
の後、第２図に示すように、Ａｔ層３ ｋ Ｏ，８ｔｈ
ｎ蒸着した後、プラズマＣＶＤによるＳｉ３Ｎ４層４を
０．８μｍ被着する。そしてレジスト５を塗布した後こ
れｆ ／ｆターニングする。次に、第３図に示すように
ＣＦ４＋Ｈ２雰囲気中で、レジスト５をマスクとしてＳ
Ｉ ３Ｎ４層４をリアクティブイオンエツチングし、
更に第４図に示すように、ＣＣｔ４ｙｊｆ、囲気中でＡ
ｔ層３をリアクティブイオンエツチングする。この時レ
ジスト５とＡｔ層３との選択比は１〜２程度しかないた
め、レジスト５もかなシエッチングされるが、Ａｔ層３
とＳ ｌ ３Ｎ４層４との選択比は大きいので８１３８
４層４がマスクとなり、その下のＡｔはエツチングされ
ない。その後、レジスト５を０２アッシャ−はくりする
と第４図に示すように第１層配線として残しておいた部
分だけＡｔ層３と、その上μｓｉ ３Ｎ４層４が残る。
次に、第５図に示すように、減圧ＣＶＤによる５−
８ｉ０２層６を層間絶縁層として０．８μｍ被着し、レ
ジスト７を塗布した後、上位配線層と接続したい部分の
み開孔するためのパターニングを行なう０ 次に、レジスト７をマスクとして、フッ化アンモニウム
溶液にディップして第６図に示すように接続孔８を形成
する。そしてレジスト７を除去した後、ＣＦ４＋０２雰
囲気中でＣＤＥ （ＣｈｅｍｉｃａｌＤｒｙ Ｅｔｃｈ
ｉｎｇ ） ｋ行なうと、第７図に示すように接続孔８
の底に露出したＳＩ３Ｎ４層４のみ除去される。
ジスト７を塗布した後、上位配線層と接続したい部分の
み開孔するためのパターニングを行なう０ 次に、レジスト７をマスクとして、フッ化アンモニウム
溶液にディップして第６図に示すように接続孔８を形成
する。そしてレジスト７を除去した後、ＣＦ４＋０２雰
囲気中でＣＤＥ （ＣｈｅｍｉｃａｌＤｒｙ Ｅｔｃｈ
ｉｎｇ ） ｋ行なうと、第７図に示すように接続孔８
の底に露出したＳＩ３Ｎ４層４のみ除去される。
次に第８図に示すようにＡｔ層９’ｉ０．８μｒｒｄＪ
ｎ熱蒸着を行なう。これによりＡｔ層３による第１層配
線と第２層目のＡｔ層９が接続されるが、このとき第５
図で行なったパターニングの際のマスクの合わせずれの
影響は現われない。
ｎ熱蒸着を行なう。これによりＡｔ層３による第１層配
線と第２層目のＡｔ層９が接続されるが、このとき第５
図で行なったパターニングの際のマスクの合わせずれの
影響は現われない。
次に第９図に示すようにＡｔ層９のパターニングを行な
って第２層配線全形成し、更に保護層としてプラズマＣ
ＶＤによるＳＩ３Ｎ４層１０ｆ被着して完成する。
って第２層配線全形成し、更に保護層としてプラズマＣ
ＶＤによるＳＩ３Ｎ４層１０ｆ被着して完成する。
＝６−
この実施例では、前述のように上下相互の配線の接続の
ための７４ターニングに際し、マスクの合わせズレにつ
いての余裕全下位配線に見込む必要がないために、配線
のピッチが狭くでき、従って半導体素子の高密度化、高
集積化が可能となる。
ための７４ターニングに際し、マスクの合わせズレにつ
いての余裕全下位配線に見込む必要がないために、配線
のピッチが狭くでき、従って半導体素子の高密度化、高
集積化が可能となる。
なお実施例ではマスク材料としてプラズマＣＶＤによる
Ｓ ｔ ３Ｎ４層を用いているが、この外に、例えばＭ
ＯＳｉ２のような金属珪化物や多結晶シリコン、モリブ
デンなどを用いてもよい。また上記実施例では２層Ａｔ
配線について述べたが、配線材料がＡｔ−Ｓｔや、ｐ、
ｔ −Ｃｕ −Ｓｔの場合、更に３層、４層とより多層
な配線全形成する場合や、下位配線層が多結晶シリコン
で上位配線層がＡｔ−Ｓｌの場合のように、上下位配線
の材料が異なる場合にもエツチング条件を選択すること
で本発明を同様に適用できる。
Ｓ ｔ ３Ｎ４層を用いているが、この外に、例えばＭ
ＯＳｉ２のような金属珪化物や多結晶シリコン、モリブ
デンなどを用いてもよい。また上記実施例では２層Ａｔ
配線について述べたが、配線材料がＡｔ−Ｓｔや、ｐ、
ｔ −Ｃｕ −Ｓｔの場合、更に３層、４層とより多層
な配線全形成する場合や、下位配線層が多結晶シリコン
で上位配線層がＡｔ−Ｓｌの場合のように、上下位配線
の材料が異なる場合にもエツチング条件を選択すること
で本発明を同様に適用できる。
更に、上記実施例では第１層配線の上部全面にマスクと
して用いた５１３Ｎ４層を残して層間絶縁層を形成した
が、第４図の工程の後、接続孔開孔用のマスクと白黒反
転したマスクを用いてノ４ターニングをし接続孔部分以
外の５ｆ３Ｎ４層を除去しておいてから層間絶縁層を被
着し以下上記実施例と同じ工程金縁ることにより、第１
層配線層上のＳ １３Ｎ４層は全て除去し、セルファラ
インで配線の接続を行なうこともできる。
して用いた５１３Ｎ４層を残して層間絶縁層を形成した
が、第４図の工程の後、接続孔開孔用のマスクと白黒反
転したマスクを用いてノ４ターニングをし接続孔部分以
外の５ｆ３Ｎ４層を除去しておいてから層間絶縁層を被
着し以下上記実施例と同じ工程金縁ることにより、第１
層配線層上のＳ １３Ｎ４層は全て除去し、セルファラ
インで配線の接続を行なうこともできる。
発明の効果
上下配線の接続のための接続孔形成工程でマスク合せズ
レの余裕を見込む必要がなく、従って配線のピッチを狭
くすることができ、半導体素子のより一層の高密度化、
高集積化を図ることができる。
レの余裕を見込む必要がなく、従って配線のピッチを狭
くすることができ、半導体素子のより一層の高密度化、
高集積化を図ることができる。
第１図〜第９図は本発明の一実施例の製造工程を示す断
面図である。 １・・・シリコン基板、２，６・・・５ｔ０２層、３・
・・Ａｔ層（第１の配線材Ｆ層）４・・・プラズマＣＶ
ＤＳｉ３Ｎ４層（マスク材料層）、５．７・・・レゾス
ト、８・・・接続孔、９・・・Ｓｔ人ｐ Ａｔ層（第２
の配線材料層） 区 区 ｙ＋ Ｃ１旨
藪
面図である。 １・・・シリコン基板、２，６・・・５ｔ０２層、３・
・・Ａｔ層（第１の配線材Ｆ層）４・・・プラズマＣＶ
ＤＳｉ３Ｎ４層（マスク材料層）、５．７・・・レゾス
ト、８・・・接続孔、９・・・Ｓｔ人ｐ Ａｔ層（第２
の配線材料層） 区 区 ｙ＋ Ｃ１旨
藪
Claims (2)
- （１）絶縁層でおおわれた半導体基板上に第１の配線材
料層を被着し、続いてこれと異なるマスク材料層を被着
する工程と、被着されたマスク材料層を選択エツチング
によりツクターニングしてマスクを形成し、このマスク
を用いた選択エツチングにより前記第１の配線材料層ｆ
Ａ’ターニングして下位配線を形成する工程と、前記マ
スクを少くとも上位配線との接続部分に残した状態で層
間絶縁層を被着しこれに接続孔を形成する工程と、形成
された接続孔に露出した前記マスクをエツチング除去す
る工程と、第２の配線材料層を被着しこれ全選択エツチ
ングにより・ぐターニングして上位配線を形成する工程
とを備えたことを特徴とする半導体装置の製造方法０ - （２）第１および第２の配線材料層はＡｔ、マスク材料
層はプラズマＣＶＤによる窒化シリコンであり、Ａｔの
エツチングはｃｃｔ４ガスを用いたドライエツチング、
窒化シリコンのエツチングはＣＦ４ガスを用いたドライ
エツチングである特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19217481A JPS5893260A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19217481A JPS5893260A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893260A true JPS5893260A (ja) | 1983-06-02 |
Family
ID=16286906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19217481A Pending JPS5893260A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181029A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021677A (ja) * | 1973-06-26 | 1975-03-07 | ||
| JPS5233490A (en) * | 1975-09-09 | 1977-03-14 | Nec Corp | Manufacturing process of semiconductor device |
| JPS5469090A (en) * | 1977-11-11 | 1979-06-02 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS55102235A (en) * | 1979-01-29 | 1980-08-05 | Nippon Telegr & Teleph Corp <Ntt> | Formation of interlayer conductive layer |
-
1981
- 1981-11-30 JP JP19217481A patent/JPS5893260A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021677A (ja) * | 1973-06-26 | 1975-03-07 | ||
| JPS5233490A (en) * | 1975-09-09 | 1977-03-14 | Nec Corp | Manufacturing process of semiconductor device |
| JPS5469090A (en) * | 1977-11-11 | 1979-06-02 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS55102235A (en) * | 1979-01-29 | 1980-08-05 | Nippon Telegr & Teleph Corp <Ntt> | Formation of interlayer conductive layer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181029A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0324780B2 (ja) * | 1983-03-31 | 1991-04-04 | Tokyo Shibaura Electric Co |
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