JPH04355951A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04355951A JPH04355951A JP1551391A JP1551391A JPH04355951A JP H04355951 A JPH04355951 A JP H04355951A JP 1551391 A JP1551391 A JP 1551391A JP 1551391 A JP1551391 A JP 1551391A JP H04355951 A JPH04355951 A JP H04355951A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数の配線層を有する
半導体装置及びその製造方法に関する。
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、多層配線構造を有する半導体装置
の製造方法は、下層配線層を形成した後層間絶縁膜を形
成し、フォトレジストのパターンをマスクとして層間絶
縁膜に所望のホールを開孔し、次いで、スパッタリング
法等によって、上層配線層をホール内と層間絶縁膜上と
に形成するのが通例であった。しかし、微細なパターン
を有する半導体装置を製造する場合、ホールの径が微細
となり、ホール内に形成された上層配線層がオーバーハ
ングにより断線したり、膜質が劣化したりした。
の製造方法は、下層配線層を形成した後層間絶縁膜を形
成し、フォトレジストのパターンをマスクとして層間絶
縁膜に所望のホールを開孔し、次いで、スパッタリング
法等によって、上層配線層をホール内と層間絶縁膜上と
に形成するのが通例であった。しかし、微細なパターン
を有する半導体装置を製造する場合、ホールの径が微細
となり、ホール内に形成された上層配線層がオーバーハ
ングにより断線したり、膜質が劣化したりした。
【０００３】一方、微細なパターンを有する半導体装置
の製造等に際し、化学気相成長（以下、ＣＶＤと略す）
法により絶縁膜のホールにタングステン（Ｗ）等の金属
を埋め込んで配線金属膜を形成することが行なわれてい
た。例えば、特開昭６２−３１１１６に記載の方法は、
コンタクトホールに選択化学気相成長（以下、選択ＣＶ
Ｄと略す）法を用いてＷ膜を形成し、その後絶縁膜上に
Ｗ膜と接続するＡｌ配線を形成する。この方法により製
造された半導体装置は、図３（ａ）、（ｂ）に示すよう
に、絶縁膜１１７上に設けられたＷ配線１１８上の層間
膜１１９のホール内に、Ｗプラグ１２０が設けられた構
造を有する。このＷプラグ１２０とＡｌ合金配線１２１
又は純Ａｌ配線１２３の界面には析出物１２２又は反応
層１２４が形成され、それぞれ、コンタクト抵抗の増大
又は反応層形成による局所的なエレクトロマイグレーシ
ョン劣化が発生し、配線層間の断線等の問題が生ずる。
の製造等に際し、化学気相成長（以下、ＣＶＤと略す）
法により絶縁膜のホールにタングステン（Ｗ）等の金属
を埋め込んで配線金属膜を形成することが行なわれてい
た。例えば、特開昭６２−３１１１６に記載の方法は、
コンタクトホールに選択化学気相成長（以下、選択ＣＶ
Ｄと略す）法を用いてＷ膜を形成し、その後絶縁膜上に
Ｗ膜と接続するＡｌ配線を形成する。この方法により製
造された半導体装置は、図３（ａ）、（ｂ）に示すよう
に、絶縁膜１１７上に設けられたＷ配線１１８上の層間
膜１１９のホール内に、Ｗプラグ１２０が設けられた構
造を有する。このＷプラグ１２０とＡｌ合金配線１２１
又は純Ａｌ配線１２３の界面には析出物１２２又は反応
層１２４が形成され、それぞれ、コンタクト抵抗の増大
又は反応層形成による局所的なエレクトロマイグレーシ
ョン劣化が発生し、配線層間の断線等の問題が生ずる。
【０００４】これらの問題を解決するため、例えば、特
開昭６２−１４５７７４に記載の半導体装置が提案され
ている。この装置はＷプラグとＡｌ配線との間に、バリ
アメタルであるＴｉＮ膜とＴｉＳｉ２膜を有するもので
ある。
開昭６２−１４５７７４に記載の半導体装置が提案され
ている。この装置はＷプラグとＡｌ配線との間に、バリ
アメタルであるＴｉＮ膜とＴｉＳｉ２膜を有するもので
ある。
【０００５】また、特開昭６３−２３７４４３に記載の
半導体装置は、半導体基板上に絶縁膜を介して少なくと
も第１配線層及び第２配線層が積層された多層配線構造
を有し、第１配線層及び第２配線層を横切って半導体基
板の拡散層にまで延びるホールが設けられ、ホール内に
導電体層を有するものである。
半導体装置は、半導体基板上に絶縁膜を介して少なくと
も第１配線層及び第２配線層が積層された多層配線構造
を有し、第１配線層及び第２配線層を横切って半導体基
板の拡散層にまで延びるホールが設けられ、ホール内に
導電体層を有するものである。
【０００６】
【発明が解決しようとする課題】上記特開昭６２−３１
１１６に記載の従来技術は、絶縁膜のホールに埋め込ま
れたＷ膜の上に形成されたＡｌ配線の材料が０．５％以
上のＳｉを含むＡｌ合金の場合、ホールに埋め込まれた
Ｗ膜とＡｌ配線との界面で選択的にＳｉ粒が析出し、ス
ルーホール抵抗が増大するという問題があった。また、
このＡｌ配線の材料が純Ａｌの場合、ホールに埋め込ま
れたＷ膜とＡｌ配線との界面で反応層が形成され、局所
的にエレクトロマイグレーション耐性が劣化し、それが
進行するとホールに埋め込まれたＷ膜とＡｌ配線との界
面でコンタクト不良が発生するという問題があった。
１１６に記載の従来技術は、絶縁膜のホールに埋め込ま
れたＷ膜の上に形成されたＡｌ配線の材料が０．５％以
上のＳｉを含むＡｌ合金の場合、ホールに埋め込まれた
Ｗ膜とＡｌ配線との界面で選択的にＳｉ粒が析出し、ス
ルーホール抵抗が増大するという問題があった。また、
このＡｌ配線の材料が純Ａｌの場合、ホールに埋め込ま
れたＷ膜とＡｌ配線との界面で反応層が形成され、局所
的にエレクトロマイグレーション耐性が劣化し、それが
進行するとホールに埋め込まれたＷ膜とＡｌ配線との界
面でコンタクト不良が発生するという問題があった。
【０００７】上記特開昭６２−１４５７７４に記載の従
来技術は、バリアメタルとしてＴｉＮ膜とＴｉＳｉ２膜
の２層の膜を形成する必要があり、製造工程が複雑にな
るという問題があった。さらに、微細なパターンを有す
る多層配線構造の半導体装置を製造する場合、配線層間
のスルーホールの形成時の位置合わせ余裕が極めて小さ
いため、スルーホールを下地配線層に合わせるのが非常
に困難であり、位置合わせ不良によって配線層間の断線
が発生するという問題があった。
来技術は、バリアメタルとしてＴｉＮ膜とＴｉＳｉ２膜
の２層の膜を形成する必要があり、製造工程が複雑にな
るという問題があった。さらに、微細なパターンを有す
る多層配線構造の半導体装置を製造する場合、配線層間
のスルーホールの形成時の位置合わせ余裕が極めて小さ
いため、スルーホールを下地配線層に合わせるのが非常
に困難であり、位置合わせ不良によって配線層間の断線
が発生するという問題があった。
【０００８】上記特開昭６３−２３７４４３に記載の従
来技術は、ホールの高さが極端に高くなるため、ホール
に導電体層を形成する際、カバレジ不足による第２配線
層と拡散層との導通不良が発生するという問題があった
。
来技術は、ホールの高さが極端に高くなるため、ホール
に導電体層を形成する際、カバレジ不足による第２配線
層と拡散層との導通不良が発生するという問題があった
。
【０００９】本発明の目的は、スルーホール抵抗が低く
、かつ、配線の耐エレクトロマイグレーション特性に優
れ、配線層間の断線を解消した半導体装置及びそのよう
な半導体装置の製造方法並びに配線層間のスルーホール
の位置合わせを容易に行なうことのでき、比較的簡単な
方法で行なえる半導体装置の製造方法を提供することに
ある。
、かつ、配線の耐エレクトロマイグレーション特性に優
れ、配線層間の断線を解消した半導体装置及びそのよう
な半導体装置の製造方法並びに配線層間のスルーホール
の位置合わせを容易に行なうことのでき、比較的簡単な
方法で行なえる半導体装置の製造方法を提供することに
ある。
【００１０】
【課題を解決するための手段】上記目的は、（１）基板
上に配置された、第１配線層と、該第１配線層上に絶縁
膜を介して配置された第２配線層と、該第１及び第２配
線層を電気的に接続する金属プラグとを有する半導体装
置において、該金属プラグは、該第１配線層の上面から
、該第２配線層に設けられたスルーホールを通って配置
され、かつ、該金属プラグの材料と該第２配線層の少な
くとも表面の材料は、互いに異なる材料であることを特
徴とする半導体装置、（２）上記１記載の半導体装置に
おいて、上記金属プラグの上部は、上記第２配線層の上
部と実質的に同じ高さであることを特徴とする半導体装
置、（３）基板上に、所望のパターンの第１配線層を形
成する工程、該第１配線層上に、層間絶縁膜と第２配線
層を形成する工程、該第２配線層と該層間絶縁膜とにス
ルーホールを開孔する工程、該スルーホール内に該第１
配線層と第２配線層とを電気的に接続する金属プラグを
形成する工程を少なくとも有することを特徴とする半導
体装置の製造方法、（４）上記３記載の半導体装置の製
造方法において、上記金属プラグの形成は、化学気相成
長法により行なうことを特徴とする半導体装置の製造方
法、（５）上記３記載の半導体装置の製造方法において
、上記金属プラグの形成は、選択化学気相成長法により
行なうことを特徴とする半導体装置の製造方法、（６）
上記３から５のいずれかに記載の半導体装置の製造方法
において、上記金属プラグは、その上部を上記第２配線
層の上面の高さと実質的に同じにすることを特徴とする
半導体装置の製造方法、（７）上記３から５のいずれか
に記載の半導体装置の製造方法において、上記第１配線
層の材料と上記第２配線層の少なくとも表面の材料は、
互いに異なる材料であること特徴とする半導体装置の製
造方法により達成される。
上に配置された、第１配線層と、該第１配線層上に絶縁
膜を介して配置された第２配線層と、該第１及び第２配
線層を電気的に接続する金属プラグとを有する半導体装
置において、該金属プラグは、該第１配線層の上面から
、該第２配線層に設けられたスルーホールを通って配置
され、かつ、該金属プラグの材料と該第２配線層の少な
くとも表面の材料は、互いに異なる材料であることを特
徴とする半導体装置、（２）上記１記載の半導体装置に
おいて、上記金属プラグの上部は、上記第２配線層の上
部と実質的に同じ高さであることを特徴とする半導体装
置、（３）基板上に、所望のパターンの第１配線層を形
成する工程、該第１配線層上に、層間絶縁膜と第２配線
層を形成する工程、該第２配線層と該層間絶縁膜とにス
ルーホールを開孔する工程、該スルーホール内に該第１
配線層と第２配線層とを電気的に接続する金属プラグを
形成する工程を少なくとも有することを特徴とする半導
体装置の製造方法、（４）上記３記載の半導体装置の製
造方法において、上記金属プラグの形成は、化学気相成
長法により行なうことを特徴とする半導体装置の製造方
法、（５）上記３記載の半導体装置の製造方法において
、上記金属プラグの形成は、選択化学気相成長法により
行なうことを特徴とする半導体装置の製造方法、（６）
上記３から５のいずれかに記載の半導体装置の製造方法
において、上記金属プラグは、その上部を上記第２配線
層の上面の高さと実質的に同じにすることを特徴とする
半導体装置の製造方法、（７）上記３から５のいずれか
に記載の半導体装置の製造方法において、上記第１配線
層の材料と上記第２配線層の少なくとも表面の材料は、
互いに異なる材料であること特徴とする半導体装置の製
造方法により達成される。
【００１１】
【作用】図１に示すように、絶縁膜１０１上に形成した
第１配線層１０３を所望のパターンに加工した後、第１
層間膜１０４と第２配線層１０６、１０７を形成し、ホ
トレジストをマスクとしてその２層の膜にスルーホール
を開孔する。次いで、ＣＶＤ法を用いて第１配線層１０
３上に金属プラグ１０９を第１層間膜１０４よりも厚く
形成することにより、第１配線層１０３と第２配線層１
０６を電気的に導通する。
第１配線層１０３を所望のパターンに加工した後、第１
層間膜１０４と第２配線層１０６、１０７を形成し、ホ
トレジストをマスクとしてその２層の膜にスルーホール
を開孔する。次いで、ＣＶＤ法を用いて第１配線層１０
３上に金属プラグ１０９を第１層間膜１０４よりも厚く
形成することにより、第１配線層１０３と第２配線層１
０６を電気的に導通する。
【００１２】また、さらに配線層を形成する場合、第２
層間膜１１０と第３配線層１１１を形成し、上記方法と
同様にスルーホールを開孔した後、ＣＶＤ法を用いて第
２配線層１０７上に金属プラグ１１３を第２層間膜１１
０よりも厚く形成することにより、第２配線層１０７と
第３配線層１１１を電気的に導通する。
層間膜１１０と第３配線層１１１を形成し、上記方法と
同様にスルーホールを開孔した後、ＣＶＤ法を用いて第
２配線層１０７上に金属プラグ１１３を第２層間膜１１
０よりも厚く形成することにより、第２配線層１０７と
第３配線層１１１を電気的に導通する。
【００１３】なお、上記方法で金属プラグ１０９、１１
３を形成する場合、全面に金属材料を形成し、表面をエ
ッチングして金属プラグ部分を残してもよいが、選択Ｃ
ＶＤ法により下層の配線層上にのみ金属プラグを形成す
ることが好ましい。この場合第１配線層１０３及び第２
配線層１０６の材料並びに第２配線層１０７及び第３配
線層１１１の材料を各々異なる金属とする必要がある。 例えば、下層の配線層はＷを、上層の配線層はＡｌを用
いる。また、下層の配線層はＡｌを、上層の配線層はＭ
ｏを用いる。いずれの場合も金属プラグとしてはＷ、Ｃ
ｕ、Ａｌ又は金属シリサイドを用いる。
３を形成する場合、全面に金属材料を形成し、表面をエ
ッチングして金属プラグ部分を残してもよいが、選択Ｃ
ＶＤ法により下層の配線層上にのみ金属プラグを形成す
ることが好ましい。この場合第１配線層１０３及び第２
配線層１０６の材料並びに第２配線層１０７及び第３配
線層１１１の材料を各々異なる金属とする必要がある。 例えば、下層の配線層はＷを、上層の配線層はＡｌを用
いる。また、下層の配線層はＡｌを、上層の配線層はＭ
ｏを用いる。いずれの場合も金属プラグとしてはＷ、Ｃ
ｕ、Ａｌ又は金属シリサイドを用いる。
【００１４】また、図２に示すように、第１配線層１０
３と第２配線層１０６を同種金属とし、第２配線層１０
６上に第２配線層１０６とは異種の金属薄膜１１４を形
成してもよい。同様に第２配線層１０７と第３配線層１
１１を同種金属とし、第３配線層１１１上には金属薄膜
１１５とは異種の金属薄膜１１６を形成してもよい。な
お、金属薄膜１１６は絶縁膜に置き換えても構わない。 例えば、配線層の材料としてＷ、Ａｌ等を用い、金属薄
膜としてＴｉＮを用いる。また、絶縁膜としてはＳｉＯ
２、Ａｌ２Ｏ３を用いる。
３と第２配線層１０６を同種金属とし、第２配線層１０
６上に第２配線層１０６とは異種の金属薄膜１１４を形
成してもよい。同様に第２配線層１０７と第３配線層１
１１を同種金属とし、第３配線層１１１上には金属薄膜
１１５とは異種の金属薄膜１１６を形成してもよい。な
お、金属薄膜１１６は絶縁膜に置き換えても構わない。 例えば、配線層の材料としてＷ、Ａｌ等を用い、金属薄
膜としてＴｉＮを用いる。また、絶縁膜としてはＳｉＯ
２、Ａｌ２Ｏ３を用いる。
【００１５】また、金属プラグ１０９、１１３を形成し
た後、熱処理を行なうことが好ましい。これにより第２
配線層１０６及び第３配線層１１１が熱膨張し、金属プ
ラグ１０９と第２配線層１０６の界面及び金属プラグ１
１３と第３配線層１１１の界面での密着性が各々良好な
ものとなる。そのため、これらの界面に析出物や反応層
が形成することなく、スルーホールにおける配線の信頼
性を向上することができる。
た後、熱処理を行なうことが好ましい。これにより第２
配線層１０６及び第３配線層１１１が熱膨張し、金属プ
ラグ１０９と第２配線層１０６の界面及び金属プラグ１
１３と第３配線層１１１の界面での密着性が各々良好な
ものとなる。そのため、これらの界面に析出物や反応層
が形成することなく、スルーホールにおける配線の信頼
性を向上することができる。
【００１６】さらに、図４（ａ）に示すように、第１配
線層１２７と第２配線層１３０を電気的に導通させるた
めの金属プラグ１３２は、第１配線層１２７及び第２配
線層１３０の配線幅よりも小さくする必要はなく、隣合
った第１配線層１２８及び第２配線層１３１と電気的に
絶縁されていれば良い。このため、金属プラグ１３２の
大きさは余裕をもって選定することができ、望ましくは
第１配線層１２７及び第２配線層１３０の配線幅よりも
大きくする。これは、第１配線層１２７と第２配線層１
３０の間のスルーホール抵抗がスルーホールの断面積に
反比例するという関係より、スルーホール抵抗を最小限
に抑えることが可能となるためである。
線層１２７と第２配線層１３０を電気的に導通させるた
めの金属プラグ１３２は、第１配線層１２７及び第２配
線層１３０の配線幅よりも小さくする必要はなく、隣合
った第１配線層１２８及び第２配線層１３１と電気的に
絶縁されていれば良い。このため、金属プラグ１３２の
大きさは余裕をもって選定することができ、望ましくは
第１配線層１２７及び第２配線層１３０の配線幅よりも
大きくする。これは、第１配線層１２７と第２配線層１
３０の間のスルーホール抵抗がスルーホールの断面積に
反比例するという関係より、スルーホール抵抗を最小限
に抑えることが可能となるためである。
【００１７】図４（ａ）のＡ−Ａ′間の断面図を図４（
ｂ）に示す。Ｓｉ基板１２５上に設けられた絶縁膜１２
６の上に第１配線層１２７が配置されている。第１配線
層１２７上に選択的に形成した金属プラグ１３２は、第
１層間膜１２９の膜厚よりも高く形成し、しかも第２配
線層１３１とは絶縁されている。また、図４（ａ）のＢ
−Ｂ′間の断面図を図４（ｃ）に示す。第１配線層１２
７上にのみ形成された金属プラグ１３２は、第１層間膜
１２９によって第１配線層１２８と電気的に絶縁され、
しかも第２配線層１３０と電気的に導通させるために第
１層間膜１２９の膜厚よりも高く形成する必要がある。 金属プラグ１３２の高さは、半導体製造装置の表面平坦
化のため、第２配線層１３０の高さと一致させることが
望ましい。
ｂ）に示す。Ｓｉ基板１２５上に設けられた絶縁膜１２
６の上に第１配線層１２７が配置されている。第１配線
層１２７上に選択的に形成した金属プラグ１３２は、第
１層間膜１２９の膜厚よりも高く形成し、しかも第２配
線層１３１とは絶縁されている。また、図４（ａ）のＢ
−Ｂ′間の断面図を図４（ｃ）に示す。第１配線層１２
７上にのみ形成された金属プラグ１３２は、第１層間膜
１２９によって第１配線層１２８と電気的に絶縁され、
しかも第２配線層１３０と電気的に導通させるために第
１層間膜１２９の膜厚よりも高く形成する必要がある。 金属プラグ１３２の高さは、半導体製造装置の表面平坦
化のため、第２配線層１３０の高さと一致させることが
望ましい。
【００１８】これにより、第１配線層１２７と第２配線
層１３０間のスルーホール抵抗を最小限に抑えることが
でき、しかも第２配線層１３０の耐エレクトロマイグレ
ーション特性を向上させることができる。
層１３０間のスルーホール抵抗を最小限に抑えることが
でき、しかも第２配線層１３０の耐エレクトロマイグレ
ーション特性を向上させることができる。
【００１９】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。 〈実施例１〉図５、図６、図７は本発明の一実施例の半
導体装置の製造工程図である。リンガラス（ＰＳＧ）か
らなる絶縁膜１０１上に、Ｗからなる第１配線膜１０２
を最初スパッタリング法で、次いでＣＶＤ法で１５０ｎ
ｍの厚みに形成する（図５（ａ））。ついでホトレジス
ト１６０をマスクとして（図５（ｂ））、第１配線膜１
０２をドライエッチングによりエッチングして第１配線
層１０３を形成する（図５（ｃ））。つぎに、ＰＳＧ、
ＳＯＧ（スピン オン グラス；塗布型のガラスを
熱硬化した実質的にＳｉＯ２である材料）、ＰＳＧの３
層からなる厚さ ０．４μｍの第１層間膜１０４を形
成し、さらにＡｌ−１％Ｓｉからなる第２配線膜１０５
をスパッタリング法で厚さ０．５μｍ形成する（図５（
ｄ））。
る。 〈実施例１〉図５、図６、図７は本発明の一実施例の半
導体装置の製造工程図である。リンガラス（ＰＳＧ）か
らなる絶縁膜１０１上に、Ｗからなる第１配線膜１０２
を最初スパッタリング法で、次いでＣＶＤ法で１５０ｎ
ｍの厚みに形成する（図５（ａ））。ついでホトレジス
ト１６０をマスクとして（図５（ｂ））、第１配線膜１
０２をドライエッチングによりエッチングして第１配線
層１０３を形成する（図５（ｃ））。つぎに、ＰＳＧ、
ＳＯＧ（スピン オン グラス；塗布型のガラスを
熱硬化した実質的にＳｉＯ２である材料）、ＰＳＧの３
層からなる厚さ ０．４μｍの第１層間膜１０４を形
成し、さらにＡｌ−１％Ｓｉからなる第２配線膜１０５
をスパッタリング法で厚さ０．５μｍ形成する（図５（
ｄ））。
【００２０】さらに、ホトレジストをマスクとして第２
配線膜１０５を所望のパターンにエッチングして第２配
線層１０６、１０７を形成する（図６（ａ））。さらに
、ホトレジストをマスクとして第２配線層１０６をドラ
イエッチングし、ついで第１層間膜１０４をドライエッ
チングし、スルーホール１０８を開孔する（図６（ｂ）
）。つぎに第１配線層１０３と第２配線層１０６を電気
的に導通させるため、選択ＣＶＤ法を用いてＷの金属プ
ラグ１０９を選択ＣＶＤ法により形成する（図６（ｃ）
）。なお、金属プラグ１０９の高さは、第１層間膜１０
４と第２配線層１０６の２層膜の膜厚と一致させた。
配線膜１０５を所望のパターンにエッチングして第２配
線層１０６、１０７を形成する（図６（ａ））。さらに
、ホトレジストをマスクとして第２配線層１０６をドラ
イエッチングし、ついで第１層間膜１０４をドライエッ
チングし、スルーホール１０８を開孔する（図６（ｂ）
）。つぎに第１配線層１０３と第２配線層１０６を電気
的に導通させるため、選択ＣＶＤ法を用いてＷの金属プ
ラグ１０９を選択ＣＶＤ法により形成する（図６（ｃ）
）。なお、金属プラグ１０９の高さは、第１層間膜１０
４と第２配線層１０６の２層膜の膜厚と一致させた。
【００２１】また、さらに上層の配線を形成する場合、
上記と同様の方法を用いて第２層間膜１１０と、スパッ
タリング法で形成した厚さ０．９μｍのＡｌ膜１１１ａ
及び反応性スパッタリング法で形成した厚さ０．１μｍ
のＴｉＮ膜１１１ｂからなる第３配線層１１１を形成し
た（図７（ａ））。以下、上記と同様にホトレジストを
マスクとして上記第３配線層１１１と第２層間膜１１０
をエッチングしてスルーホール１１２を開孔する（図７
（ｂ））。つぎに選択ＣＶＤ法を用いてスルーホール１
１２に金属プラグ１１３を形成し、第２配線層１０７と
第３配線層１１１を電気的に導通させる（図７（ｃ））
。なお金属プラグ１１３の高さは、第２層間膜１１０と
第３配線層１１１の２層膜の膜厚と一致させた。
上記と同様の方法を用いて第２層間膜１１０と、スパッ
タリング法で形成した厚さ０．９μｍのＡｌ膜１１１ａ
及び反応性スパッタリング法で形成した厚さ０．１μｍ
のＴｉＮ膜１１１ｂからなる第３配線層１１１を形成し
た（図７（ａ））。以下、上記と同様にホトレジストを
マスクとして上記第３配線層１１１と第２層間膜１１０
をエッチングしてスルーホール１１２を開孔する（図７
（ｂ））。つぎに選択ＣＶＤ法を用いてスルーホール１
１２に金属プラグ１１３を形成し、第２配線層１０７と
第３配線層１１１を電気的に導通させる（図７（ｃ））
。なお金属プラグ１１３の高さは、第２層間膜１１０と
第３配線層１１１の２層膜の膜厚と一致させた。
【００２２】〈実施例２〉本発明の他の実施例の半導体
装置の製造工程を図８、図９、図１０に示す。Ｎ型Ｓｉ
基板１３３表面を酸化してＳｉＯ２層１３４を形成し、
このＳｉＯ２層１３４をホトレジストのマスクを用いて
エッチングして所望のパターンとし、このパターンをマ
スクに不純物ドーピング、不純物拡散を行ないＰウェル
層１３５を形成する。（図８（ａ））。
装置の製造工程を図８、図９、図１０に示す。Ｎ型Ｓｉ
基板１３３表面を酸化してＳｉＯ２層１３４を形成し、
このＳｉＯ２層１３４をホトレジストのマスクを用いて
エッチングして所望のパターンとし、このパターンをマ
スクに不純物ドーピング、不純物拡散を行ないＰウェル
層１３５を形成する。（図８（ａ））。
【００２３】ＳｉＯ２層１３４を削除し、安定化のため
基板表面に酸化膜１３６を形成し、ついでＳｉ３Ｎ４膜
１３７を形成後、ホトレジストパターン１３８によりエ
ッチングを行ない、所望のパターンとし、さらにこの上
にホトレジストパターン１３９を形成する（図８（ｂ）
）。これらのパターンをマスクとして不純物ドーピング
によりＰ層１４０を形成し、ホトレジストパターン１３
８、１３９を除去後、フィールド酸化を行ない、Ｓｉ３
Ｎ４膜１３７を除去し、ゲート酸化を行なう（図８（ｃ
））。厚さ０．３μｍの多結晶Ｓｉ膜１４１を形成し、
ホトレジストのマスクを用いて所望のパターンにエッチ
ングする（図８（ｄ））。つぎに絶縁膜１４３を形成し
、ホトレジストのマスクにより所望のパターンとし、こ
の絶縁膜１４３や多結晶Ｓｉ膜１４１をマスクに不純物
ドーピングと拡散を行ない高濃度Ｐ型不純物拡散層１４
２を形成する（図８（ｅ））。
基板表面に酸化膜１３６を形成し、ついでＳｉ３Ｎ４膜
１３７を形成後、ホトレジストパターン１３８によりエ
ッチングを行ない、所望のパターンとし、さらにこの上
にホトレジストパターン１３９を形成する（図８（ｂ）
）。これらのパターンをマスクとして不純物ドーピング
によりＰ層１４０を形成し、ホトレジストパターン１３
８、１３９を除去後、フィールド酸化を行ない、Ｓｉ３
Ｎ４膜１３７を除去し、ゲート酸化を行なう（図８（ｃ
））。厚さ０．３μｍの多結晶Ｓｉ膜１４１を形成し、
ホトレジストのマスクを用いて所望のパターンにエッチ
ングする（図８（ｄ））。つぎに絶縁膜１４３を形成し
、ホトレジストのマスクにより所望のパターンとし、こ
の絶縁膜１４３や多結晶Ｓｉ膜１４１をマスクに不純物
ドーピングと拡散を行ない高濃度Ｐ型不純物拡散層１４
２を形成する（図８（ｅ））。
【００２４】上記絶縁膜１４３を除き、上記と同様の方
法で高濃度Ｐ型不純物拡散層１４２を覆うように絶縁膜
１４４を形成し、高濃度Ｎ型不純物拡散層１４５を形成
する（図９（ａ））。絶縁膜１４４を除き、全面にＰＳ
Ｇの絶縁膜１４６を厚さ約０．６μｍに形成し、所望の
位置にコンタクトホールを形成する（図９（ｂ））。つ
いで１層目配線のＷ膜１４７を約０．２μｍの厚みに、
最初スパッタリング法で、つぎにＣＶＤ法で形成し、ホ
トレジストをマスクとして所望のパターンにエッチング
する（図９（ｃ））。なお、ここ迄の工程は従来の方法
と同様である。
法で高濃度Ｐ型不純物拡散層１４２を覆うように絶縁膜
１４４を形成し、高濃度Ｎ型不純物拡散層１４５を形成
する（図９（ａ））。絶縁膜１４４を除き、全面にＰＳ
Ｇの絶縁膜１４６を厚さ約０．６μｍに形成し、所望の
位置にコンタクトホールを形成する（図９（ｂ））。つ
いで１層目配線のＷ膜１４７を約０．２μｍの厚みに、
最初スパッタリング法で、つぎにＣＶＤ法で形成し、ホ
トレジストをマスクとして所望のパターンにエッチング
する（図９（ｃ））。なお、ここ迄の工程は従来の方法
と同様である。
【００２５】ついで、第１層間膜１４８としてＴＥＯＳ
（テトラエトキシシラン）を用いたプラズマＳｉＯ２膜
とＳＯＧの積層膜を約０．６μｍ形成し、２層目配線の
Ａｌ膜１４９をスパッタリング法で厚さ約０．３μｍ形
成する。つぎにホトレジストをマスクとしてＡｌ膜１４
９と第１層間膜１４８の２層の膜にスルーホールを形成
し、選択ＣＶＤ法によりＷプラグ１５０をＡｌ膜１４９
の表面の高さと同じ高さに形成する。この場合、Ｗ膜１
４７のパターンの幅０．３μｍに対し、Ｗプラグ１５０
の大きさは０．４×０．４μｍとした。さらにホトレジ
ストをマスクにＡｌ膜１４９を所望のパターンにエッチ
ングする（図９（ｄ））。
（テトラエトキシシラン）を用いたプラズマＳｉＯ２膜
とＳＯＧの積層膜を約０．６μｍ形成し、２層目配線の
Ａｌ膜１４９をスパッタリング法で厚さ約０．３μｍ形
成する。つぎにホトレジストをマスクとしてＡｌ膜１４
９と第１層間膜１４８の２層の膜にスルーホールを形成
し、選択ＣＶＤ法によりＷプラグ１５０をＡｌ膜１４９
の表面の高さと同じ高さに形成する。この場合、Ｗ膜１
４７のパターンの幅０．３μｍに対し、Ｗプラグ１５０
の大きさは０．４×０．４μｍとした。さらにホトレジ
ストをマスクにＡｌ膜１４９を所望のパターンにエッチ
ングする（図９（ｄ））。
【００２６】さらに、第２層間膜１５１を同様に厚さ約
０．８μｍ形成し、３層目配線のＡｌ膜１５２を厚さ約
０．５μｍ形成する（図１０（ａ））。つぎにＡｌ膜１
５２をホトレジストをマスクとして所望の配線パターン
にエッチングし、ＳｉＯ２膜１５３を厚さ約５０ｎｍ形
成する。さらにホトレジストをマスクとしてＳｉＯ２膜
１５３とＡｌ膜１５２と第２層間膜１５１の３層膜にス
ルーホール１５４を開孔する（図１０（ｂ））。ついで
、２層目配線のＡｌ膜１４９と３層目配線のＡｌ膜１５
２を電気的に導通させるため、選択ＣＶＤ法によりＷプ
ラグ１５５を厚さ約１．３μｍ形成し、さらにパッシベ
ーション膜１５６を約０．３μｍ形成する（図１０（ｃ
））。
０．８μｍ形成し、３層目配線のＡｌ膜１５２を厚さ約
０．５μｍ形成する（図１０（ａ））。つぎにＡｌ膜１
５２をホトレジストをマスクとして所望の配線パターン
にエッチングし、ＳｉＯ２膜１５３を厚さ約５０ｎｍ形
成する。さらにホトレジストをマスクとしてＳｉＯ２膜
１５３とＡｌ膜１５２と第２層間膜１５１の３層膜にス
ルーホール１５４を開孔する（図１０（ｂ））。ついで
、２層目配線のＡｌ膜１４９と３層目配線のＡｌ膜１５
２を電気的に導通させるため、選択ＣＶＤ法によりＷプ
ラグ１５５を厚さ約１．３μｍ形成し、さらにパッシベ
ーション膜１５６を約０．３μｍ形成する（図１０（ｃ
））。
【００２７】これにより、スルーホールをＷ膜で埋め込
み平坦化することができ、膜被覆形状の優れた配線膜を
形成することができたと同時に、スルーホール径の増大
が可能となったことから極めて低いスルーホール抵抗を
得ることができた。また、エレクトロマイグレーション
に対しては良好な耐性を示し、信頼性の優れたＣＭＯＳ
ＬＳＩを製造することができた。
み平坦化することができ、膜被覆形状の優れた配線膜を
形成することができたと同時に、スルーホール径の増大
が可能となったことから極めて低いスルーホール抵抗を
得ることができた。また、エレクトロマイグレーション
に対しては良好な耐性を示し、信頼性の優れたＣＭＯＳ
ＬＳＩを製造することができた。
【００２８】
【発明の効果】本発明によれば、上層配線層を形成した
後スルーホールを開孔し、その後金属プラグを形成する
ことにより、ホトレジスト工程におけるパターンの位置
合わせに余裕ができ、比較的簡単な方法で半導体装置を
製造することができた。それにより埋め込んだ金属プラ
グのスルーホール抵抗が小さく、かつ、配線の耐エレク
トロマイグレーション特性に優れ、配線層間の断線を解
消した半導体装置を得ることができた。
後スルーホールを開孔し、その後金属プラグを形成する
ことにより、ホトレジスト工程におけるパターンの位置
合わせに余裕ができ、比較的簡単な方法で半導体装置を
製造することができた。それにより埋め込んだ金属プラ
グのスルーホール抵抗が小さく、かつ、配線の耐エレク
トロマイグレーション特性に優れ、配線層間の断線を解
消した半導体装置を得ることができた。
【図１】半導体装置の主要部断面模式図である。
【図２】半導体装置の主要部断面模式図である。
【図３】従来の半導体装置の主要部断面模式図である。
【図４】半導体装置の平面模式図及び断面模式図である
【図５】半導体装置の製造方法を示す工程図である。
【図６】半導体装置の製造方法を示す工程図である。
【図７】半導体装置の製造方法を示す工程図である。
【図８】半導体装置の製造方法を示す工程図である。
【図９】半導体装置の製造方法を示す工程図である。
【図１０】半導体装置の製造方法を示す工程図である。
１０１、１１７、１２６、１４３、１４４、１４６
絶縁膜 １０２ 第１配線膜 １０３、１２７、１２８ 第１配線層１０４、１２９
、１４８ 第１層間膜１０５ 第２配線膜 １０６、１０７、１３０、１３１ 第２配線層１０８
、１１２、１５４ スルーホール１０９、１１３、１
３２ 金属プラグ１１０、１５１ 第２層間膜
１１１ 第３配線層 １１１ａ、１４９、１５２ Ａｌ膜 １１１ｂ
ＴｉＮ膜 １１４、１１５、１１６ 金属薄膜 １１８、
Ｗ配線 １１９ 層間膜
１２０、１５０、１５５ Ｗプラグ １２１ Ａｌ合金配線
１２２ 析出物１２３ 純Ａｌ配線
１２４ 反応層１２５
Ｓｉ基板
１３３ Ｎ型Ｓｉ基板 １３４、１５３ ＳｉＯ２層
１３５ Ｐウェル層 １３６ 酸化膜
１３７ Ｓｉ３Ｎ４膜 １３８、１３９ ホトレジストパターン１４０ Ｐ
層
１４１ 多結晶Ｓｉ膜 １４２ 高濃度Ｐ型不純物拡散層 １４５
高濃度Ｎ型不純物拡散層 １４７ Ｗ膜
１５６ パッシベーション膜 １６０ ホトレジスト
絶縁膜 １０２ 第１配線膜 １０３、１２７、１２８ 第１配線層１０４、１２９
、１４８ 第１層間膜１０５ 第２配線膜 １０６、１０７、１３０、１３１ 第２配線層１０８
、１１２、１５４ スルーホール１０９、１１３、１
３２ 金属プラグ１１０、１５１ 第２層間膜
１１１ 第３配線層 １１１ａ、１４９、１５２ Ａｌ膜 １１１ｂ
ＴｉＮ膜 １１４、１１５、１１６ 金属薄膜 １１８、
Ｗ配線 １１９ 層間膜
１２０、１５０、１５５ Ｗプラグ １２１ Ａｌ合金配線
１２２ 析出物１２３ 純Ａｌ配線
１２４ 反応層１２５
Ｓｉ基板
１３３ Ｎ型Ｓｉ基板 １３４、１５３ ＳｉＯ２層
１３５ Ｐウェル層 １３６ 酸化膜
１３７ Ｓｉ３Ｎ４膜 １３８、１３９ ホトレジストパターン１４０ Ｐ
層
１４１ 多結晶Ｓｉ膜 １４２ 高濃度Ｐ型不純物拡散層 １４５
高濃度Ｎ型不純物拡散層 １４７ Ｗ膜
１５６ パッシベーション膜 １６０ ホトレジスト
Claims (7)
- 【請求項１】基板上に配置された、第１配線層と、該第
１配線層上に絶縁膜を介して配置された第２配線層と、
該第１及び第２配線層を電気的に接続する金属プラグと
を有する半導体装置において、該金属プラグは、該第１
配線層の上面から、該第２配線層に設けられたスルーホ
ールを通って配置され、かつ、該金属プラグの材料と該
第２配線層の少なくとも表面の材料は、互いに異なる材
料であることを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、上記
金属プラグの上部は、上記第２配線層の上部と実質的に
同じ高さであることを特徴とする半導体装置。 - 【請求項３】基板上に、所望のパターンの第１配線層を
形成する工程、該第１配線層上に、層間絶縁膜と第２配
線層を形成する工程、該第２配線層と該層間絶縁膜とに
スルーホールを開孔する工程、該スルーホール内に該第
１配線層と第２配線層とを電気的に接続する金属プラグ
を形成する工程を少なくとも有することを特徴とする半
導体装置の製造方法。 - 【請求項４】請求項３記載の半導体装置の製造方法にお
いて、上記金属プラグの形成は、化学気相成長法により
行なうことを特徴とする半導体装置の製造方法。 - 【請求項５】請求項３記載の半導体装置の製造方法にお
いて、上記金属プラグの形成は、選択化学気相成長法に
より行なうことを特徴とする半導体装置の製造方法。 - 【請求項６】請求項３から５のいずれかに記載の半導体
装置の製造方法において、上記金属プラグは、その上部
を上記第２配線層の上面の高さと実質的に同じにするこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】請求項３から５のいずれかに記載の半導体
装置の製造方法において、上記第１配線層の材料と上記
第２配線層の少なくとも表面の材料は、互いに異なる材
料であること特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1551391A JPH04355951A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1551391A JPH04355951A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355951A true JPH04355951A (ja) | 1992-12-09 |
Family
ID=11890899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1551391A Pending JPH04355951A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355951A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995031007A1 (en) * | 1994-05-09 | 1995-11-16 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
| JPH08203997A (ja) * | 1994-10-12 | 1996-08-09 | Hyundai Electron Ind Co Ltd | 半導体素子の金属配線形成方法 |
| JPH0982804A (ja) * | 1995-09-14 | 1997-03-28 | Nec Corp | 半導体装置及びその製造方法 |
| FR2784502A1 (fr) * | 1998-10-09 | 2000-04-14 | St Microelectronics Sa | Structures d'interconnexion de circuits integres |
| US6245664B1 (en) * | 1998-01-05 | 2001-06-12 | Texas Instruments Incorporated | Method and system of interconnecting conductive elements in an integrated circuit |
| JP2006319307A (ja) * | 2005-05-11 | 2006-11-24 | Samsung Sdi Co Ltd | 半導体装置及びその製造方法 |
-
1991
- 1991-02-06 JP JP1551391A patent/JPH04355951A/ja active Pending
Cited By (12)
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