JP3238066B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ等の高集
積半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路、特にＤＲＡＭ
（ダイナミックランダムアクセスメモリ）等の半導体記
憶装置における高集積化に伴い、メモリーセルの面積は
ますます減少する傾向にある。このため、微細なパター
ンを加工する必要性から、リソグラフィー技術に対する
負担が増大し、通常の露光技術では、最小加工寸法（以
降Ｆとする）またはパターニング間の合わせ精度等に対
する要請を満足することが困難になっている。
【０００３】このようなリソグラフィー技術に対する負
担を軽減する目的から、同一のメモリーセル面積を有
し、最小加工寸法を緩和することのできるセルレイアウ
トが提案されている。例えば、１つのトランジスタと１
つのキャパシタより構成されるＤＲＡＭのメモリーセル
では、最小加工寸法をＦとした場合に、従来８×Ｆ2 の
面積を必要としていたが、これらのメモリーセルでは、
４×Ｆ2 乃至６×Ｆ2 の面積で達成できる。すなわち、
同一のセル面積をより大きい最小加工寸法Ｆを用いて加
工することが可能となるため、リソグラフィー技術に対
する負担が軽減される。
【０００４】図３２に、本発明者が先に発明した従来型
の６×Ｆ2 の面積を有するメモリーセルを示す。図３２
の（ａ）は、このメモリーセルの平面図、図３２の
（ｂ）は図３２の（ａ）のＡ−Ａ´断面図である。
【０００５】メモリーセルはセルトランジスタとセルキ
ャパシタより構成される。セルトランジスタは、半導体
基板２に形成されたソースまたはドレイン拡散層７１
ａ、７１ｂと、半導体基板２上にゲート絶縁膜１６を介
して形成されたゲート電極１７とを有し、ゲート電極１
７はワード線を構成する。また、セルキャパシタは、半
導体基板２に形成された開口部７の壁面に形成されたキ
ャパシタ絶縁膜８を介して開口部７の内部に埋め込まれ
た蓄積電極９と半導体基板２とにより構成される。ま
た、トランジスタのソースまたはドレイン拡散層７１ａ
は、接続電極７３を介してキャパシタの蓄積電極９と接
続され、トランジスタの他方の拡散層７１ｂはビット線
接続孔２３を介してビット線２４に接続される。
【０００６】ここに示したメモリーセルは、開口部７を
素子領域７２に対してワード線に沿う方向にずらすこと
により、ゲート電極１７を形成した後にゲート電極１７
に自己整合的に拡散層７１ａ、７１ｂを形成した場合に
も、拡散層７１ａの面積が確保できるため、開口部７と
ゲート電極１７を接近させることが可能となり、６×Ｆ
2 のセル面積を実現している。
【０００７】しかし、このような構造では、拡散層７１
ａはワード線方向に対して素子領域７２の半分の幅のみ
を有するように形成され、最小加工寸法の約半分となっ
てしまう。このため、拡散層７１ａの面積を確保するた
めに、素子領域７２と開口部７のパターニングの合わせ
精度およびこれらの加工寸法精度を厳密に制御する必要
があった。例えば、この拡散層７１ａの面積がばらつい
たり、面積を確保することができない場合には、蓄積電
極９と拡散層７１ａの間の接触抵抗が増大したりばらつ
くことにより、メモリーセルの安定した動作を確保する
ことが困難となってしまう。
【０００８】なお、上記した問題は、６×Ｆ2 の面積を
有するメモリーセルのみならず、８×Ｆ2 の面積を有す
るメモリーセル等、他の配置構成のメモリーセルにおい
ても存在する。
【０００９】
【発明が解決しようとする課題】このように、従来の６
×Ｆ2 等のセル面積を有する半導体記憶装置およびその
製造方法では、蓄積電極が埋設される開口部とトランジ
スタが形成される素子領域との間のパターニングの合せ
精度および加工寸法精度が十分でない場合に、トランジ
スタの拡散層領域の面積を確保することが困難となり、
このトランジスタの拡散層領域と蓄積電極との接続抵抗
が増大して半導体記憶装置の安定した動作を妨げるとい
う問題があった。
【００１０】本発明の目的は、パターニングの合せ精度
に影響されずに、トランジスタの拡散層領域の面積を確
保して、蓄積電極とトランジスタの拡散層領域の接続抵
抗を低減し、安定した動作を保証することができる簡単
な半導体記憶装置およびその製造方法を提供することで
ある。
【００１１】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体記憶装置は、半導
体基板中に形成された開口部の内部に構成されるキャパ
シタと前記半導体基板表面に形成されたトランジスタと
このトランジスタのソースまたはドレイン拡散層の一方
と接続されるビット線とを具備する半導体記憶装置にお
いて、前記開口部に隣接し前記開口部を取り囲むように
素子領域が形成され、前記開口部の上方を通過するよう
に前記トランジスタのゲート電極が構成され、このゲー
ト電極とゲート絶縁膜を介して対向する前記素子領域表
面に前記開口部の両側に分離されるように前記トランジ
スタのチャネル領域が形成され、前記ビット線と接続さ
れている前記ソースまたはドレイン拡散層に対して前記
ゲート電極を介して反対側に形成されているソースまた
はドレイン拡散層と前記キャパシタの蓄積電極とを接続
する接続電極を具備することを特徴とする。
【００１２】また、上記の半導体記憶装置において、前
記キャパシタの蓄積電極は前記開口部の内部に形成さ
れ、前記キャパシタのキャパシタ絶縁膜は前記開口部の
内壁面に形成されており、前記キャパシタの対向電極は
前記半導体基板により構成されることも可能である。
【００１３】また、前述の半導体記憶装置において、前
記素子領域は、前記開口部の外側に前記開口部の端から
一定の幅を有するように形成されていることも可能であ
る。
【００１４】さらに、前述の半導体記憶装置において、
前記素子領域は前記蓄積電極の表面より突出しており、
前記ゲート電極がこの突出した前記素子領域の表面を覆
うように形成されていることも可能である。
【００１５】また、本発明の半導体記憶装置の製造方法
は、蓄積電極が埋設される開口部に対して自己整合的に
素子分離領域を形成することが特徴である。
【００１６】すなわち、本発明による半導体記憶装置の
製造方法は、半導体基板に形成されたキャパシタとトラ
ンジスタとにより構成され、前記半導体基板に形成され
た溝に絶縁膜を埋め込み素子分離領域を形成する半導体
記憶装置の製造方法において、半導体基板上に積層され
た開口部を有する２層以上の絶縁層をマスクとして前記
半導体基板に開口部を形成する工程と、前記開口部にキ
ャパシタ絶縁膜を介して少なくとも最上層の前記絶縁層
の下面より高くまで蓄積電極を埋め込む工程と、最上層
の前記絶縁層を除去する工程と、突出した前記蓄積電極
の側壁にマスク材を形成する工程と、前記マスク材をマ
スクとして前記絶縁層をエッチングして前記半導体基板
の表面の一部を露出する工程と、露出された前記半導体
基板をエッチングして溝を形成する工程と、少なくとも
前記溝の内部に絶縁膜を埋め込む工程とを具備すること
を特徴とする。
【００１７】このように、本発明の半導体記憶装置で
は、キャパシタが形成される開口部に隣接しこの開口部
を取り囲むように素子領域が形成されているため、開口
部の一部分に隣接するように素子領域が形成されている
従来に比べて、開口部に隣接している素子領域の面積を
安定して確保することができる。このため、この素子領
域と開口部に形成されるキャパシタの蓄積電極とを接続
電極を用いて接続する時に、この接続電極と素子領域と
の接触面積を確保することができる。このようにして、
蓄積電極と素子領域との接続抵抗を低減し、動作を安定
させることができる。
【００１８】また、開口部の上方を通過するようにトラ
ンジスタのゲート電極が構成されているため、メモリー
セルを微細化することができる。ここで、開口部に隣接
しこの開口部を取り囲むように素子領域が形成されてい
るため、チャネル領域をゲート電極とゲート絶縁膜を介
して対向する素子領域の表面に、開口部の両側に分離さ
れるように形成することができる。このため、開口部の
上方をゲート電極が通過するように構成しても、チャネ
ル領域の面積を確保して、トランジスタを安定に動作さ
せることができる。
【００１９】また、キャパシタの蓄積電極は開口部の内
部に形成され、キャパシタ絶縁膜は開口部の内壁面に形
成されており、キャパシタの対向電極は半導体基板によ
り構成される本発明による半導体記憶装置では、開口部
の内壁面に形成されているキャパシタ絶縁膜により蓄積
電極と半導体基板とが分離されているため、開口部に隣
接して形成されている素子領域と蓄積電極とを容易に分
離することができる。本発明の半導体記憶装置では、ゲ
ート電極が開口部の上方を通過し、トランジスタのソー
スおよびドレイン領域は開口部に隣接する素子領域に形
成されている。このため、蓄積電極を半導体基板中に形
成した場合には、この蓄積電極と隣接するセルのトラン
ジスタのソースおよびドレイン領域のうちビット線に接
続されている拡散層領域とを分離するために、例えば新
たな分離層等を設ける必要がある。これに対して、本発
明による半導体記憶装置では、キャパシタ絶縁膜により
蓄積電極と半導体基板とが分離されているため、新たな
分離層を設ける必要がない。このようにして、蓄積電極
とビット線に接続されるソースおよびドレイン領域とを
確実に分離することが可能となる。また、製造工程を簡
略化することができる。
【００２０】さらに、素子領域が開口部の外側に開口部
の端から一定の幅を有するように形成されている本発明
による半導体記憶装置では、素子領域が開口部の周囲に
おいて一定の面積を確保することができるため、ゲート
電極が開口部の上方を通過し、チャネル領域が開口部の
両側に分離されるような本発明による構造においても、
トランジスタが十分なチャネル幅を有することにより、
トランジスタの動作を安定させることができる。また、
素子領域が開口部の周囲において一定の面積を確保する
ことにより、蓄積電極と素子領域とを接続する接続電極
と素子領域との接触面積を確保することができる。この
ため、接続抵抗を低減して、メモリーセルを安定して動
作させることが可能となる。
【００２１】また、素子領域は前記蓄積電極の表面より
突出しており、ゲート電極がこの突出した素子領域の表
面を覆うように形成されている本発明による半導体記憶
装置では、素子領域の上表面のみでなく突出している側
壁面もトランジスタのチャネル領域として用いることが
できるため、チャネル幅を増加させることができ、トラ
ンジスタの駆動能力を増大し、その動作を安定させるこ
とができる。
【００２２】また、本発明による半導体記憶装置の製造
方法では、開口部の内部に埋め込まれ半導体基板表面よ
り突出した蓄積電極の側壁に自己整合的にマスク材を形
成し、このマスク材をマスクとして半導体基板に形成さ
れた溝に絶縁膜を埋め込むことにより素子分離領域を形
成するため、開口部に対して自己整合的に素子分離領域
を形成することができる。さらに、マスク材を除去する
ことによりこのマスク材の下方の半導体基板表面を素子
領域として使用できるため、トランジスタの拡散層領域
の面積を安定して確保することができる。このようにし
て、開口部と素子領域との間のパターニングの合せ精度
に影響されずに、トランジスタの拡散層領域の面積を確
保して、蓄積電極とトランジスタの拡散層領域との間の
接続抵抗を低減し、半導体記憶装置の安定した動作を保
証することが可能となる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００２４】図１の（ａ）は、本発明によるＤＲＡＭの
上面図、図１の（ｂ）は鳥瞰図である。ビット線２４に
接続する１つのビット線接続孔２３に対して、左右にそ
れぞれ１つずつゲート電極１７と蓄積電極を埋め込むた
めの開口部７とが形成され、さらに、この２つの開口部
を１対として、その周囲に素子分離用の溝１２が形成さ
れる。本発明では、この素子分離用の溝１２を、蓄積電
極用の開口部７に対して自己整合的に形成することが特
徴である。
【００２５】以下、本発明の第１の実施の形態による半
導体装置の製造方法を図を用いて説明する。図２乃至図
１３は、本発明による第１の実施の形態を説明する工程
断面図で、それぞれ、図中の（ａ）は図１の（ａ）のＡ
−Ａ´断面図、図中の（ｂ）は図１の（ａ）のＢ−Ｂ´
断面図を示す。
【００２６】例えばＰ型シリコン基板１（図示せず）に
例えばＮウェル２およびＰウェル３を形成し、例えばシ
リコン酸化膜（ＳｉＯ2 ）４、シリコン窒化膜５、およ
びシリコン酸化膜６から構成されるトレンチマスク（開
口部をエッチングする時のマスク）を形成する。次に、
通常のリソグラフィー法およびＲＩＥ（反応性イオンエ
ッチング）等の異方性エッチング技術を用いてマスク材
６、５、４を加工し、さらに酸化膜６をマスクとして、
開口部７を形成する（図２）。
【００２７】続けて、開口部７内に、例えばＮＯ膜（シ
リコン酸化膜およびシリコン窒化膜）からなるキャパシ
タ絶縁膜８を堆積し、さらに、例えば多結晶シリコンを
開口部内の所望の深さまで埋め込み、蓄積電極９を形成
する。次に、開口部７の上部に露出しているキャパシタ
絶縁膜８を除去し、開口部７の側壁部分に例えば酸化膜
により側壁絶縁膜１０を形成する（図３）。
【００２８】さらに、例えば多結晶シリコンを、開口部
７の内部の蓄積電極９上に酸化膜６と等しい高さまで埋
め込み、蓄積電極９´を形成する（図４）。
【００２９】次に、例えばＮＨ4 Ｆ液またはＲＩＥによ
り酸化膜６を除去した後に、突出した蓄積電極９´の側
壁に例えば多結晶シリコン膜によりマスク材１１を形成
して、窒化膜５を露出する（図５）。マスク材１１の形
成工程は、例えば多結晶シリコン膜を全面にＣＶＤ法に
より形成し、さらに異方性エッチング技術によって蓄積
電極９´の側壁に選択的に残置させることにより、行
う。このように、蓄積電極９´を突出させてその側壁に
マスク材１１を形成するために、蓄積電極９´を開口部
７に埋め込む工程において、蓄積電極９´は酸化膜６の
下面より高くまで埋め込まれる必要がある。
【００３０】この後、露出した窒化膜５および酸化膜４
を、例えば多結晶シリコン膜９´および１１をマスクと
したＲＩＥ等の異方性エッチングにより除去し、基板３
を露出する（図６）。
【００３１】次に、マスク材１１の下に残存する窒化膜
５および酸化膜４をマスクとして、例えばＲＩＥ等の異
方性エッチングにより基板３に素子分離用の溝１２を形
成する。この時、マスク材１１および蓄積電極９´が多
結晶シリコン膜により形成されている場合には、基板３
のエッチングとともに、マスク材１１および蓄積電極９
´の一部がエッチングされて、蓄積電極９´上に溝１３
が形成される（図７）。このように、素子分離用の溝１
２が蓄積電極９´に対して自己整合的に形成されること
が、本実施の形態の特徴である。
【００３２】この後、素子分離用の溝１２と蓄積電極９
´上の溝１３に、例えばＣＭＰ（化学機械的研磨）法等
の研磨またはＲＩＥを用いたエッチバック法等により、
例えば酸化膜等の絶縁膜１４を埋め込む。さらに、窒化
膜５をエッチング除去し、例えばイオン注入法によりボ
ロン等の不純物を基板３に添加して、トランジスタのチ
ャネル領域１５の不純物濃度を調整する（図８）。
【００３３】次に、酸化膜４を除去した後に、例えば熱
酸化またはＣＶＤ（化学的気相成長）法により、酸化膜
（ＳｉＯ2 ）等のゲート絶縁膜１６を基板３上に形成す
る（図９）。
【００３４】続けて、ゲート絶縁膜上に例えば多結晶シ
リコン膜等のゲート電極材料１７を堆積し、さらに例え
ば窒化膜等の絶縁膜１８を堆積する（図１０）。
【００３５】次に、通常のリソグラフィー法およびＲＩ
Ｅ等の異方性エッチング技術を用いて窒化膜１８および
多結晶シリコン膜１７を加工して、ゲート電極を形成す
る（図１１）。ここで、必要であれば、例えばイオン注
入法を用いて例えばヒ素等の不純物を基板３に添加して
トランジスタのソースまたはドレイン拡散層２５を形成
する。
【００３６】さらに、ゲート電極１７の側壁に、例えば
窒化膜等により側壁絶縁膜１９を形成する（図１２）。
ここで、例えばヒ素等をイオン注入することによりソー
スまたはドレイン拡散層２５の形成を行うことも可能で
ある。
【００３７】この後、側壁絶縁膜１９をマスクに蓄積電
極９´上および基板３上の酸化膜１６を例えばＲＩＥに
よりエッチング除去して蓄積電極９´の一部と拡散層２
５の表面を露出する。さらに、例えばタングステン等の
選択成長法を用いて、露出している蓄積電極９´および
基板３上にタングステンを成長させて、蓄積電極９´と
拡散層２５とを接続する接続電極２０およびビット線接
続孔の埋め込み電極２１を形成する（図１３）。
【００３８】次に、層間絶縁膜２２を形成した後に、ビ
ット線接続孔２３を開孔して埋め込み電極２１の表面を
露出し、この埋め込み電極２１に接続するように例えば
タングステン等のビット線電極材料を堆積し、通常のリ
ソグラフィー法およびＲＩＥ等の異方性エッチング技術
を用いてビット線２４を形成する（図１４）。
【００３９】この後は、通常の集積回路の工程により層
間絶縁膜、配線等を形成して、ＤＲＡＭが完成する。
【００４０】このように、本実施の形態によれば、蓄積
電極９´を半導体基板３の表面より突出させてその側壁
に形成されたマスク材１１をマスクとして基板３に素子
分離領域１４を形成することにより、素子分離領域１４
を開口部７に対して自己整合的に形成することができ
る。さらに、マスク材を除去することにより露出される
半導体基板表面を素子領域として使用して拡散層２５を
形成することにより、拡散層２５の面積を常に安定して
確保することができる。このため、拡散層２５および蓄
積電極９´上に形成された接続電極２０と拡散層２５の
接触面積を確保し、この接触抵抗を低減することができ
る。このようにして、蓄積電極９´と拡散層２５との間
の接触抵抗を安定して低減することができるため、ＤＲ
ＡＭの安定動作を保証することができる。
【００４１】次に、本発明による第２の実施の形態とし
て、特に蓄積電極９´上の酸化膜厚の減少を防止し、蓄
積電極９´とゲート電極１７との短絡を防止するＤＲＡ
Ｍの製造方法について説明する。図１５乃至図２１は、
本発明の第２の実施の形態によるＤＲＡＭの製造方法を
示す工程断面図である。図中、（ａ）は図１の（ａ）の
Ａ−Ａ´断面図、（ｂ）は図１の（ａ）のＢ−Ｂ´断面
図を示す。
【００４２】基板３中に、素子分離用の溝１２を形成す
るまでは、第１の実施の形態と同様に行う。図１５は図
７と同様の図である。
【００４３】この後、例えば熱酸化またはＣＶＤ法等に
より、溝１２の内壁の酸化膜３１および蓄積電極９´上
の酸化膜３１´を形成する。さらに、酸化膜３１および
３１´上に例えば窒化膜等の保護膜３３を形成する。こ
の保護膜３３は，基板３上の酸化膜４を除去する時の、
蓄積電極９´上の酸化膜３１´を保護するためのもので
あり、酸化膜４の除去方法に対して、適宜エッチング率
の小さい材料を選択する。例えば本実施例のように、酸
化膜４をＮＨ4 Ｆにより除去する場合には、保護膜３３
として窒化膜を用いることができる（図１６）。
【００４４】次に、例えば酸化膜等の絶縁膜３４を堆積
し、例えばＣＭＰ法またはエッチバック法等により絶縁
膜３４を溝１２および１３に埋め込む（図１７）。
【００４５】さらに、例えばエッチバック法を用いて、
絶縁膜３４を所望の膜厚までエッチングする。次に、窒
化膜５および窒化膜３３の露出した部分を、例えばＣＤ
Ｅ（化学的ドライエッチング）により除去し、例えばイ
オン注入法によりボロン等の不純物を基板３に添加し
て、トランジスタのチャネル領域１５の不純物濃度を調
整する（図１８）。
【００４６】この後、例えばＮＨ4 Ｆを用いて基板３上
の酸化膜４を除去する。この時、前述のように、窒化膜
３３により蓄積電極９´上の酸化膜３１´はＮＨ4 Ｆエ
ッチングから保護されて、残存する（図１９）。
【００４７】さらに、例えば熱酸化等によりゲート絶縁
膜１６を形成し、この後は本発明の第１の実施の形態と
同様にしてゲート電極を形成し（図２０）、さらに、層
間絶縁膜、ビット線２４等を形成してＤＲＡＭが完成す
る（図２１）。
【００４８】このように、本実施の形態では、前述の第
１の実施の形態の特徴に加えて、さら素子分離用の溝１
２を形成した後に蓄積電極９´上に酸化膜３１´と保護
膜３３を形成し、ゲート絶縁膜１６を形成する前に基板
３を露出する工程において、酸化膜３１´がエッチング
されることを防止することが特徴である。このようにし
て、前述の第１の実施の形態に比べて本実施の形態で
は、蓄積電極９´とゲート電極１７の間に厚い酸化膜３
１´を残存させることができるため、蓄積電極９´とゲ
ート電極１７との間の短絡をより確実に防止することが
可能となる。
【００４９】次に、本発明の第３の実施の形態として、
ビット線と蓄積電極の短絡を防止するＤＲＡＭの製造工
程について説明する。図２２乃至図２８は、本発明の第
３の実施の形態によるＤＲＡＭの工程を示し、図１の
（ａ）のＡ−Ａ´断面の拡大図ある。
【００５０】ゲート電極の加工までは本発明の第１の実
施の形態と同様に行う。図２２は、図１１の（ａ）と同
様の状態を示す。なお、ここまでの工程に本発明の第２
の実施の形態を適用しても構わない。また、ここで、必
要であれば、例えばイオン注入法を用いて例えばヒ素等
の不純物を基板３に添加してトランジスタのソースまた
はドレイン拡散層２５を形成する。
【００５１】この後、例えばＣＶＤ法を用いて、窒化膜
４１および多結晶シリコン膜４２を堆積する（図２
３）。
【００５２】次に、通常のリソグラフィー法を用いて、
ビット線接続孔となる部分を覆うレジスト膜を形成し、
このレジスト膜をマスクとして、例えばＲＩＥ等の異方
性エッチング技術により多結晶シリコン膜４２をエッチ
ングして窒化膜４１を露出する（図２４）。
【００５３】この後、多結晶シリコン膜４２とゲート電
極１７および１８の側壁部分に、例えばシリコン窒化膜
により側壁絶縁膜４３を形成し、酸化膜１６を露出す
る。ここで、例えばヒ素等をイオン注入することにより
ソースまたはドレイン拡散層２５の形成を行うことも可
能である。さらに、この側壁絶縁膜４３および多結晶シ
リコン膜４２をマスクとして酸化膜１６を除去して基板
３および蓄積電極９´を露出し、蓄積電極接続孔４４´
を形成する（図２５）。
【００５４】続いて、例えばタングステン等の選択成長
法を用いて、露出している蓄積電極９´および基板３上
にタングステンを成長させて、蓄積電極９´と基板３と
を接続する接続電極４４を形成する。さらに、例えば酸
化膜等の層間絶縁膜４５を堆積し、ＣＭＰ法またはエッ
チバック法等により層間絶縁膜４５をエッチングして多
結晶シリコン膜４２の表面を露出し、接続電極４４上に
層間絶縁膜４５を埋め込む（図２６）。
【００５５】次に、例えばＣＤＥにより多結晶シリコン
膜４２を除去する。さらに、側壁絶縁膜４３およびゲー
ト電極１７、１８の側壁部分に、例えば窒化膜により側
壁絶縁膜４６を形成してゲート絶縁膜１６を露出する。
さらに露出したゲート絶縁膜１６を、例えばＲＩＥまた
はＮＨ4 Ｆを用いたエッチング等により除去して、基板
３を露出し、ビット線接続孔４７´を形成する（図２
７）。
【００５６】この後、例えば選択成長法、またはＣＭＰ
等を用いた埋め込み技術により、例えば多結晶シリコン
膜をビット線接続孔４７´に露出している基板３上に形
成し、ビット線埋め込み電極４７を形成する。さらに、
例えばタングステン等のビット線電極材料を堆積し、通
常のリソグラフィー法およびＲＩＥ等の異方性エッチン
グ技術を用いてビット線２４を形成する（図２８）。
【００５７】このように、本実施の形態によれば、蓄積
電極接続孔４４´と蓄積電極接続電極４４とビット線接
続孔４７´とビット線埋め込み電極４７とを形成するた
めに、１回のリソグラフィー工程（多結晶シリコン膜４
２のパターニング）のみを必要にする。このため、蓄積
電極接続電極４４を形成した後に改めてリソグラフィー
法によりビット線接続孔４７´のパターニングを行う第
１の実施の形態に比べて、パターニング間に合せ精度に
影響されずに、蓄積電極接続電極４４とビット線２４と
の短絡を防止することができる。
【００５８】次に、第４の実施の形態として、最小加工
寸法をＦとした場合に、８×Ｆ2 の面積を有するメモリ
ーセルに本発明を適用した場合について、図２９および
図３０を用いて、説明する。
【００５９】図２９は、８×Ｆ2 の面積を有するメモリ
ーセルのレイアウトパターンを示す上面図で、図２９の
（ａ）はビット線２本ごとに同一のパターンが繰り返さ
れる１／２ピッチレイアウト、同図（ｂ）は、ビット線
４本ごとに同一のパターンが繰り返される１／４ピッチ
レイアウトの場合について示している。
【００６０】図３０の（ａ）は図２９の（ａ）のＡ−Ａ
´断面図を、図３０の（ｂ）は同図のＢ−Ｂ´断面図を
示している。また、図２９の（ｂ）に示すレイアウトの
場合、Ａ−Ａ´断面およびＢ−Ｂ´断面については、同
様の断面形状を有するため、ここでは省略する。また、
図中、図１４に示す各部分と同様のものについては、同
様の付号を用いて示している。
【００６１】第１の実施の形態と同様に、この図に示す
レイアウトパターンでは、ビット線２４に接続する１つ
のビット線接続孔２３に対して、左右にそれぞれ１つず
つゲート電極１７と蓄積電極を埋め込むための開口部７
とが形成され、さらに、この２つの開口部を１対とし
て、その周囲に素子分離用の溝１２が形成される。
【００６２】ここで、第１の実施の形態と同様に、この
素子分離用の溝１２は、蓄積電極用の開口部７に対して
自己整合的に形成されている。すなわち、蓄積電極用の
開口部７の間の間隔が広い領域には、素子分離用の溝１
２が形成され、蓄積電極用の開口部７の間の間隔が狭い
領域には、素子分離用の溝１２が形成されない。
【００６３】また、図２９および図３０に示すメモリー
セルは、第１の実施の形態に示した製造方法と同様にし
て、形成することができる。
【００６４】このように、本発明は、蓄積電極用の開口
部７の間の間隔を適宜設定することにより、どのような
セル面積を有するメモリーセルにおいても適用すること
ができる。
【００６５】なお、本発明のメモリーセル構造では、ビ
ット線接続孔２３が形成される領域において２つの開口
部７の間の距離が側壁マスク材１１の膜厚の２倍よりも
広い場合には、この領域にトレンチ素子分離が形成され
て、ビット線２４とトランジスタの接続不良が発生して
しまう。このため、ビット線接続孔２３が形成される領
域では、２つの開口部７の間の距離を側壁マスク材１１
の膜厚の２倍よりも小さくする必要があり、例えばこの
距離が最小加工寸法以下となる場合も生じる。
【００６６】このように最小加工寸法以下の間隔を有す
る開口部のパターンをリソグラフィー法により形成する
方法を、図３１を用いて説明する。図３１は、開口部を
形成するためにリソグラフィー法において使用されるマ
スクのパターンを示している。
【００６７】第１の方法は、図３１の（ａ）に示すよう
に、ビット線接続孔２３領域において、開口部のパター
ン５１を突出させる方法である。このようなパターン５
１を有するマスクを用いて通常の露光を行うことによ
り、特にパターンの幅の狭い部分では露光量が十分でな
いために、レジスト膜に開口部は形成されず、２つの開
口部の間に最小加工寸法以下の間隔を形成することがで
きる。
【００６８】第２の方法は、図３１の（ｂ）に示すよう
に、最小加工寸法以下の間隔を有する２つ開口部のパタ
ーン５１を１組として形成し、この１組の開口部のパタ
ーン５１にうちの一方のパターン５０に位相シフターを
設ける方法である。この位相シフターは、位相シフター
を有するパターン５０を通過した光の位相が、他方のパ
ターン５１を通過した光の位相に対して１８０度反転す
るような薄膜により形成される。近接する２つの光の位
相を反転させることにより、２つの光の干渉に起因した
解像度の劣化を抑制し、最小加工寸法以下のパターンを
有するレジスト膜を形成することができる。
【００６９】第３の方法は、図３１の（ｃ）に示すよう
に、２つの開口部のパターン５１を延長して隣接させ、
２つの開口部の間の領域の中心に位相シフターの端が位
置するように、一方のパターン５０に位相シフターを設
ける方法である。この方法においても、第２の方法と同
様に、２つの光の干渉に起因した解像度の劣化を抑制
し、最小加工寸法以下のパターンを有するレジスト膜を
形成することができる。
【００７０】以上のようなマスクを使用することによ
り、最小加工寸法以下の間隔を有する開口部を形成する
ことができるため、この領域にトレンチ素子分離が形成
されることを防止し、ビット線接続孔を介するビット線
とトランジスタの接続不良を防止することができる。
【００７１】
【発明の効果】以上のように、本発明による半導体記憶
装置およびその製造方法によれば、蓄積電極の埋設され
る開口部と素子領域との間のパターニングの合せ精度に
影響されずに、トランジスタの拡散層領域の面積を確保
して、蓄積電極とトランジスタの拡散層領域との間の接
続抵抗を低減し、安定した動作を保証することが可能な
半導体記憶装置を簡単に製造することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の上面図および鳥瞰
図。
【図２】本発明の第１の実施の形態による工程断面図。
【図３】本発明の第１の実施の形態による工程断面図。
【図４】本発明の第１の実施の形態による工程断面図。
【図５】本発明の第１の実施の形態による工程断面図。
【図６】本発明の第１の実施の形態による工程断面図。
【図７】本発明の第１の実施の形態による工程断面図。
【図８】本発明の第１の実施の形態による工程断面図。
【図９】本発明の第１の実施の形態による工程断面図。
【図１０】本発明の第１の実施の形態による工程断面
図。
【図１１】本発明の第１の実施の形態による工程断面
図。
【図１２】本発明の第１の実施の形態による工程断面
図。
【図１３】本発明の第１の実施の形態による工程断面
図。
【図１４】本発明の第１の実施の形態による工程断面
図。
【図１５】本発明の第２の実施の形態による工程断面
図。
【図１６】本発明の第２の実施の形態による工程断面
図。
【図１７】本発明の第２の実施の形態による工程断面
図。
【図１８】本発明の第２の実施の形態による工程断面
図。
【図１９】本発明の第２の実施の形態による工程断面
図。
【図２０】本発明の第２の実施の形態による工程断面
図。
【図２１】本発明の第２の実施の形態による工程断面
図。
【図２２】本発明の第３の実施の形態による工程断面
図。
【図２３】本発明の第３の実施の形態による工程断面
図。
【図２４】本発明の第３の実施の形態による工程断面
図。
【図２５】本発明の第３の実施の形態による工程断面
図。
【図２６】本発明の第３の実施の形態による工程断面
図。
【図２７】本発明の第３の実施の形態による工程断面
図。
【図２８】本発明の第３の実施の形態による工程断面
図。
【図２９】本発明の第４の実施の形態による半導体装置
を示す上面図。
【図３０】本発明の第４の実施の形態による半導体装置
を示す断面図。
【図３１】本発明による半導体記憶装置の製造に使用さ
れるマスクパターンの平面図。
【図３２】従来の半導体装置を示す図。
【符号の説明】
１…基板、 ２…Ｎウェル、 ３…Ｐウェル、 ４、６、８、１０、３１、３１´…酸化膜、 ５、１８、３３、４１…窒化膜、 ７…開口部、 ９、９´…蓄積電極、 １１…側壁マスク材、 １２、１３…溝、 １９、４３、４６…側壁絶縁膜、 １４、３４…絶縁膜、 １５…チャネル領域、 １６…ゲート絶縁膜、 １７…ゲート電極、 ２０、４４…接続電極、 ２１、４７…埋め込み電極、 ２２、４５…層間絶縁膜、 ２４…ビット線、 ４２…多結晶シリコン膜、 ５０…位相シフタを有する溝のパターン、 ５１…開口部のパターン

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板中に形成された開口部の内部
    に構成されるキャパシタと前記半導体基板表面に形成さ
    れたトランジスタとこのトランジスタのソースまたはド
    レイン拡散層の一方と接続されるビット線とを具備する
    半導体記憶装置において、前記開口部に隣接し前記開口
    部を取り囲むように素子領域が形成され、前記開口部の
    上方を通過するように前記トランジスタのゲート電極が
    構成され、このゲート電極とゲート絶縁膜を介して対向
    する前記素子領域表面に前記開口部の両側に分離される
    ように前記トランジスタのチャネル領域が形成され、前
    記ビット線と接続されている前記ソースまたはドレイン
    拡散層に対して前記ゲート電極を介して反対側に形成さ
    れているソースまたはドレイン拡散層と前記キャパシタ
    の蓄積電極とを接続する接続電極を具備することを特徴
    とする半導体記憶装置。
  2. 【請求項２】 前記キャパシタの蓄積電極は前記開口部
    の内部に形成され、前記キャパシタのキャパシタ絶縁膜
    は前記開口部の内壁面に形成されており、前記キャパシ
    タの対向電極は前記半導体基板により構成される請求項
    １記載の半導体記憶装置。
  3. 【請求項３】 前記素子領域は、前記開口部の外側に前
    記開口部の端から一定の幅を有するように形成されてい
    る請求項１または２記載の半導体記憶装置。
  4. 【請求項４】 前記素子領域は前記蓄積電極の表面より
    突出しており、前記ゲート電極がこの突出した前記素子
    領域の表面を覆うように形成されている請求項１乃至３
    記載の半導体記憶装置。
  5. 【請求項５】 半導体基板に形成されたキャパシタとト
    ランジスタとにより構成され、前記半導体基板に形成さ
    れた溝に絶縁膜を埋め込み素子分離領域を形成する半導
    体記憶装置の製造方法において、半導体基板上に積層さ
    れた開口部を有する２層以上の絶縁層をマスクとして前
    記半導体基板に開口部を形成する工程と、前記開口部に
    キャパシタ絶縁膜を介して少なくとも最上層の前記絶縁
    層の下面より高くまで蓄積電極を埋め込む工程と、最上
    層の前記絶縁層を除去する工程と、突出した前記蓄積電
    極の側壁にマスク材を形成する工程と、前記マスク材を
    マスクとして前記絶縁層をエッチングして前記半導体基
    板の表面の一部を露出する工程と、露出された前記半導
    体基板をエッチングして溝を形成する工程と、少なくと
    も前記溝の内部に絶縁膜を埋め込む工程とを具備するこ
    とを特徴とする半導体記憶装置の製造方法。
  6. 【請求項６】 半導体基板に形成されたキャパシタとト
    ランジスタとにより構成され、前記半導体基板に形成さ
    れた溝に絶縁膜を埋め込み素子分離領域を形成する半導
    体記憶装置の製造方法において、半導体基板上に積層さ
    れた開口部を有する２層以上の絶縁層をマスクとして前
    記半導体基板に開口部を形成する工程と、前記開口部に
    キャパシタ絶縁膜を介して少なくとも最上層の前記絶縁
    層の下面より高くまで蓄積電極を埋め込む工程と、最上
    層の前記絶縁層を除去する工程と、突出した前記蓄積電
    極の側壁にマスク材を形成する工程と、前記マスク材を
    マスクとして前記絶縁層をエッチングして前記半導体基
    板の表面の一部を露出する工程と、露出された前記半導
    体基板をエッチングして溝を形成する工程と、前記マス
    ク材を除去する工程と、少なくとも前記溝の内部に第１
    の絶縁膜を埋め込み前記マスク材の下に残存していた前
    記絶縁層の表面を露出する工程と、露出された絶縁層を
    除去して前記半導体基板の表面を露出する工程と、露出
    した前記半導体基板上にゲート絶縁膜を形成する工程
    と、このゲート絶縁膜上にゲート電極を形成する工程
    と、このゲート電極を覆うように第２の絶縁膜を形成す
    る工程と、前記蓄積電極の表面の一部と前記蓄積電極に
    隣接する前記半導体基板表面の一部とを露出する工程
    と、露出された前記蓄積電極表面と前記半導体基板表面
    上に導電層を形成して前記蓄積電極と前記半導体基板と
    を接続する工程と、層間絶縁膜を形成する工程と、ビッ
    ト線接続孔領域の前記半導体基板の表面を露出する工程
    と、露出された前記半導体基板の表面に接続するビット
    線を形成する工程とを具備することを特徴とする半導体
    記憶装置の製造方法。
  7. 【請求項７】 前記溝を形成し前記マスク材を除去する
    工程の後に、少なくとも前記蓄積電極上に第３の絶縁膜
    および保護膜を形成する工程を具備し、この保護膜は前
    記ゲート絶縁膜を形成する前に前記絶縁層を除去して前
    記半導体基板を露出する工程においてエッチングされな
    い材料で形成されている請求項６記載の半導体記憶装置
    の製造方法。
  8. 【請求項８】 前記ゲート電極を覆うように第２の絶縁
    膜を形成する工程の後に、ビット線接続孔領域を覆う第
    ２のマスク材を形成する工程と、この第２のマスク材を
    マスクとして絶縁膜をエッチングして前記半導体基板表
    面の一部および前記蓄積電極の表面の一部を露出する工
    程と、露出した前記半導体基板および前記蓄積電極上に
    導電層を形成して前記半導体基板と前記蓄積電極を接続
    する工程と、少なくとも前記導電層上に層間絶縁膜を形
    成し前記第２のマスク材の表面を露出する工程と、露出
    した前記第２のマスク材を除去する工程と、前記ビット
    接続孔領域の半導体基板の表面を露出する工程と、この
    露出された前記半導体基板の表面に接続するビット線を
    形成する工程とを具備する請求項６記載の半導体記憶装
    置の製造方法。
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