JP3400143B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ等の半導体記
憶装置に関する。
【０００２】
【従来の技術】近年、記憶装置として、ＤＲＡＭ等の半
導体記憶装置の開発が進められている。これは半導体記
憶装置は、機械的駆動部分を有しないので衝撃に強く、
高速アクセスが可能であるという長所を有しているから
である。
【０００３】半導体記憶装置の性能向上は、集積度を高
めること、つまり、メモリセルの微細化により実現でき
る。具体的には、情報記憶用キャパシタの容量を維持し
つつ、より面積の小さな半導体メモリセルを実現するた
めに、トレンチキャパシタ電極や、スタックドキャパシ
タ電極を用いたものが提案され、実現されている。
【０００４】また、さらにメモリセル面積を縮小するた
めに、ＭＯＳトランジスタを複数個直列に接続し、これ
らのＭＯＳトランジスタの各ソース（或いはドレイン）
にそれぞれ情報記憶用キャパシタを接続した構造を有す
るＮＡＮＤ型メモリセルと呼ばれているメモリセルが提
案されている。
【０００５】このＮＡＮＤ型メモリセルは、メモリセル
を複数個直列に接続しないタイプのメモリセルに比べ
て、ビット線とのコンタクトが少なく、セル面積を縮小
できるという利点を有する。このようなＮＡＮＤ型トレ
ンチメモリセルは、例えば、特開平５−２０１５５４号
公報に示されるような構造が提案されている。
【０００６】ところが、素子分離絶縁膜とトレンチとを
別々のマスクで作成する従来のＮＡＮＤ型メモリセルに
はあっては、高集積化が進むにつれて以下のような問題
が顕在化してくる。
【０００７】図２０は、従来のＤＲＡＭのＮＡＮＤ型メ
モリセルを示す平面図である。図中、９はｎ型ソース・
ドレイン拡散層、８はゲート電極、３は素子分離絶縁
膜、４はトレンチ、１０はトレンチキャパシタ電極とｎ
型ソース・ドレイン拡散層９を接続するための導電性パ
ッドを示している。
【０００８】従来の製造方法では、ＬＯＣＯＳにより素
子分離絶縁膜３を形成した後、この素子分離絶縁膜３と
は別のマスクパターンによってトレンチ４を形成し、次
いでこのトレンチ４の上部に図示しないカラー（colla
r）酸化膜を形成する。
【０００９】ここで、素子分離絶縁膜３の作成に用いる
マスクパターンとトレンチ４の作成に用いるマスクパタ
ーンとに合わせずれが生じると、ｎ型ソース・ドレイン
拡散層９の残り幅ｘを一定に保つことが困難になる。こ
のような問題は集積化が進むと特に顕著になる。
【００１０】そして、残り幅ｘが短くなるにつれて、Ｍ
ＯＳトランジスタのソース（或いはドレイン）とトレン
チキャパシタ電極とのコンタクト抵抗が上昇し、トレン
チキャパシタのデータ（電荷）の安定な読出し・書込み
が困難になる。
【００１１】また、従来の製造方法では、ＬＯＣＯＳに
より素子分離絶縁膜３を形成しているので、素子分離絶
縁膜３の膜厚は厚いものとなる。このため、素子分離絶
縁膜３と基板との間に段差（基板段差）が生じ、これに
より、トレンチ４を形成する際のフォトリソグラフィの
解像度が劣化し、良好な形状のトレンチを形成するのが
困難になる。したがって、トレンチ内部に均一な膜厚の
堆積膜や均一な電界を実現することが難しくなり、トレ
ンチキャパシタの信頼性を確保することが困難になる。
【００１２】これらの問題は、素子分離絶縁膜３とトレ
ンチ４とを別のマスクパターンで形成する非ＮＡＮＤ型
メモリセルの高集積化の際にも生じる。
【００１３】図７７（ａ）は、従来のスタックドキャパ
シタを用いたＮＡＮＤ型メモリセルを示す平面図であ
る。図中、１０９はｎ型ソース・ドレイン拡散層、１０
８はゲート電極、１０３は素子分離絶縁膜、１１７はス
タックドキャパシタ蓄積電極を示している。
【００１４】従来の製造方法では、ＬＯＣＯＳにより素
子分離絶縁膜１０３を形成した後、素子分離絶縁膜１０
３とは別のマスクパターンによって、スタックドキャパ
シタ蓄積電極１０７を形成している。
【００１５】ここで、素子分離絶縁膜１０３の作成に用
いるマスクパターンとスタックドキャパシタ蓄積電極１
０７の作成に用いるマスクパターンとに合わせずれが生
じると、ｎ型ソース・ドレイン拡散層１０９とスタック
ドキャパシタ蓄積電極１０７との分離幅ｘを一定に保つ
ことが困難になる。このような問題は集積化が進むと特
に顕著になる。
【００１６】そして、分離幅ｘが０以下になると、図７
７（ｂ）に示すように、隣接するｎ型ソース・ドレイン
拡散層１０９同士が、スタックドキャパシタ蓄積電極１
１７を介して短絡し、隣接するメモリセル間の電気的分
離ができなくなってしまう。
【００１７】このような問題は、特にスタックドキャパ
シタ蓄積電極１１７の高さが高く、フォトリソグラフィ
でスタックドキャパシタ蓄積電極１１７と素子分離絶縁
膜１０３との合わせ精度を確保するのが困難な高密度メ
モリセルで顕著になる。
【００１８】これらの問題は、素子分離絶縁膜１０３と
スタックドキャパシタ蓄積電極１１７とを別のマスクパ
ターンで形成する非ＮＡＮＤ型メモリセルの高集積化の
際にも生じる。
【００１９】
【発明が解決しようとする課題】上述の如く、従来のト
レンチキャパシタを用いたメモリセルにあっては、メモ
リセルの微細化が進むと、素子分離絶縁膜とトレンチと
のずれによって、ＭＯＳトランジスタとトレンチキャパ
シタ電極とのコンタクト抵抗が上昇し、データの安定な
読出し・書込みが困難になるという問題があった。
【００２０】また、従来のスタックドキャパシタを用い
たメモリセルにあっては、メモリセルの微細化が進む
と、素子分離絶縁膜とスタックドキャパシタ蓄積電極と
のずれによって、隣接するメモリセル間の電気的分離が
困難になるという問題があった。
【００２１】本発明は、上記事情を考慮してなされたも
ので、その第１の目的とするところは、メモリセルの微
細化が進んでも、素子分離絶縁膜とトレンチとの合わせ
ずれを防止できるメモリセルにトレンチキャパシタを用
いた半導体記憶装置およびその製造方法を解決できるよ
るを提供することにある。
【００２２】また、本発明の第２の目的は、メモリセル
の微細化が進んでも、素子分離絶縁膜とスタックドキャ
パシタ蓄積電極との合わせずれを防止しできるメモリセ
ルにスタックドキャパシタを用いた半導体記憶装置およ
びその製造方法を解決できるよるを提供することにあ
る。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置（請求項１）は、主面に選
択的に形成された複数のトレンチを有する半導体基板
と、前記複数のトレンチ内に形成され、前記半導体基板
と、前記トレンチの表面上に形成されたキャパシタ絶縁
膜と、このキャパシタ絶縁膜を介して前記トレンチに埋
め込まれた蓄積容量電極とからなる複数のトレンチキャ
パシタと、前記トレンチキャパシタとメモリセルを形成
するために前記半導体基板上に形成され、前記半導体基
板上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極の両側の半導体基板上に形成されたソー
ス・ドレイン領域とを有する複数のトランジスタと、前
記トレンチの周囲を取り囲むようにトレンチ上部側壁上
に形成され、隣接するもの同士がその外周部分でかつ半
導体基板の主面より下で直接接触し、前記トランジスタ
の少なくとも１つを他のトランジスタと電気的に絶縁す
るように線状に繋がった連鎖を形成する複数の素子分離
絶縁膜と、前記複数のトランジスタのソース・ドレイン
領域の１つと前記複数のキャパシタの対応する１つの蓄
積電極とを夫々接続する複数の導電体と、を有し、前記
複数の素子分離絶縁膜は前記トレンチの側壁に沿って形
成され、前記素子分離絶縁膜の前記側壁に沿った方向の
厚さが前記側壁に垂直方向の素子分離絶縁膜の厚さより
も大きいことを特徴とする。
【００２４】本発明の半導体記憶装置の製造方法は、半
導体基板に複数の第１のトレンチを選択的に形成する工
程と、前記複数の第１のトレンチの上部側面の前記基板
を酸化して複数の第１の素子分離絶縁膜を前記基板に形
成し、隣接する前記トレンチに形成された前記第１の素
子分離絶縁膜を選択的に連結してこれを線状に接続した
連鎖を形成し、前記第１の素子分離絶縁膜の連鎖により
分離された複数の素子形成領域を形成する工程と、前記
複数の第１のトレンチの内壁を絶縁した後その底面を開
口し、前記複数の第１のトレンチの下に夫々第２のトレ
ンチを形成する工程と、前記複数の第１及び第２のトレ
ンチの内部に、キャパシタ絶縁膜を介して蓄積電極を夫
々形成して複数のキャパシタを形成する工程と、前記複
数の素子形成領域に、ゲート絶縁膜を介して形成された
ゲート電極と、前記ゲート電極の両側の前記半導体基板
内に形成されたソース・ドレイン領域とを有する複数の
トランジスタを形成する工程と、前記蓄積電極と、対応
する前記トランジスタのソース・ドレイン領域の１つと
を接続する複数の導電体を形成する工程とを有すること
を特徴とする。
【００２５】また、本発明の他の半導体記憶装置（請求
項６）は、半導体基板と、前記半導体基板上に形成さ
れ、ゲート絶縁膜を介して形成されたゲート電極と、前
記ゲート電極の両側の半導体基板内に形成されたソース
・ドレイン領域とを有する複数のトランジスタと、前記
複数のトランジスタ上にそれぞれ絶縁的に形成された蓄
積電極と、この蓄積電極上に形成されたキャパシタ絶縁
膜と、このキャパシタ絶縁膜上に形成されたプレート電
極とを有する複数の積層キャパシタと、前記複数のトラ
ンジスタのゲート電極に選択的に接続され、実質的に並
列に配列された複数のワード線と、前記複数のトランジ
スタのソース・ドレイン領域の一方が選択的に接続さ
れ、前記ワード線の配列方向に実質的に直交しかつ並列
に形成された複数のビット線と、前記ビット線の配列方
向に隣接する前記トランジスタ間の前記半導体基板上に
形成された複数の素子分離絶縁膜とを具備し、前記蓄積
電極の対応する１つに接続された前記ソース・ドレイン
領域の１つの端部は、前記ビット線が配列される方向の
前記半導体基板上において前記蓄積電極の１つの端部と
整合されており、前記素子分離絶縁膜は前記ビット線の
配列方向の前記ソース・ドレイン領域の隣接するものの
間に配置されており、前記蓄積電極の下部の側面に形成
された部分を有することを特徴とする。
【００２６】前記ビット線の配列方向に隣接する前記蓄
積電極間の間隔は、前記蓄積電極の最上部間の間隔が前
記基板表面における前記蓄積電極間の間隔以上の大きさ
に形成されていることを特徴とする（請求項７）。
【００２７】前記ビット線の配列方向に隣接する前記蓄
積電極間の間隔は、前記蓄積電極の最上部間の間隔が前
記基板表面における前記蓄積電極間の間隔よりも徐々に
大きくなるように形成されていることが望ましい（請求
項８）。
【００２８】また、本発明の他の半導体装置の製造方法
は、半導体基板にゲート絶縁膜を介して複数のゲート電
極を形成する工程と、前記複数のゲート電極の両側の半
導体基板にそれぞれソース・ドレイン層を形成して複数
のトランジスタを形成する工程と、前記複数のゲート電
極の上面および側面に絶縁膜を形成する工程と、前記絶
縁膜上に複数のビット線を形成し、前記複数のトランジ
スタのソース・ドレイン領域に選択的に接続する工程
と、前記ゲート電極の上に前記絶縁膜を形成する工程と
前記ビット線を形成する工程の後に、前記トランジスタ
が形成された基板全面上部に導電膜を形成する工程と、
前記導電膜を異方性エッチングによりパターニングし
て、前記ソース・ドレイン領域の対応する１つに接続さ
れる蓄積電極を前記トランジスタの上部に形成し、前記
ソース・ドレイン領域の露出された部分を除去すること
により前記ビット線の配列方向に隣接する前記蓄積電極
間の前記半導体基板の表面を露出する工程と、前記半導
体基板の表面を露出する工程の後に、前記露出された基
板表面に素子分離絶縁膜を前記蓄積電極に自己整合的に
形成する工程と、前記蓄積電極上にキャパシタ絶縁膜を
介してプレート電極を形成する工程とを含むことを特徴
とする。前記蓄積電極を形成する工程は、前記ビット線
配列方向に隣接する前記蓄積電極間の幅を、前記蓄積電
極最上部間の距離が前記基板表面における距離より徐々
に大きくなるように加工する工程を含むことを特徴とす
る。前記蓄積電極を形成する工程は、前記ビット線配列
方向に隣接する前記蓄積電極間の幅を、前記基板表面か
ら前記蓄積電極の最上部まで一定になるように加工する
工程を含むようにしてもよい。
【００２９】
【作用】本発明に係る半導体記憶装置（請求項１）によ
れば、溝（トレンチ）の周囲を囲むように、各トランジ
スタ領域を互いに分離する素子分離絶縁膜が形成されて
いる。このような構成であれば、以下に説明するよう
に、本発明に係る半導体記憶装置の製造方法により、溝
と素子分離絶縁膜との合わせずれを防止できる。
【００３０】すなわち、本発明では、半導体基板の表面
に溝を形成した後、溝の上部側面を酸化することによ
り、溝の周囲を囲む素子分離絶縁膜を形成しているの
で、溝に対して自己整合的に素子分離絶縁膜を形成で
き、溝と素子分離絶縁膜との合わせずれは原理的に生じ
ない。
【００３１】したがって、メモリセルの微細化を進めて
も、溝と素子分離絶縁膜との合わせずれがないトレンチ
キャパシタが得られるので、従来より高集積度・高信頼
性の半導体記憶装置を実現できるようになる。
【００３２】一方、従来方法は、素子分離絶縁膜を形成
した後、リソグラフィ技術、エッチング技術により溝を
形成しているので、溝と素子分離絶縁膜との合わせずれ
は原理的に生じる。
【００３３】本発明に係る半導体記憶装置（請求項６）
によれば、蓄積電極がビット線を覆うように形成され、
かつ隣接する蓄積電極間の幅がプレート電極の積み上げ
方向に対して一定または積み上げ方向に対して広くな
り、そして、隣接する蓄積電極間の半導体基板表面に、
各トランジスタ領域を互いに分離する素子分離絶縁膜が
形成されている。このような構成であれば、以下に説明
するように、本発明に係る半導体記憶装置の製造方法に
より、蓄積電極と素子分離絶縁膜との合わせずれを防止
できる。
【００３４】すなわち、本発明では、ビット線を覆うよ
うに全面に蓄積電極となる導電膜を形成した後、隣接す
る蓄積電極間の幅がプレート電極の積み上げ方向に対し
て一定または積み上げ方向に向かって広くなるように導
電膜をパターニングし、さらにこのパターニングのとき
に、隣接する蓄積電極間の半導体基板の表面、つまり、
素子分離領域となる基板表面を露出させている。したが
って、蓄積電極に対して自己整合的に素子分離領域を形
成でき、蓄積電極と素子分離絶縁膜との合わせずれは原
理的に生じない。
【００３５】したがって、メモリセルの微細化を進めて
も、蓄積電極と素子分離絶縁膜との合わせずれがないス
タックドキャパシタをが得られるので、従来より高集積
度・高信頼性の半導体記憶装置を実現できるようにな
る。
【００３６】一方、従来方法は、素子分離絶縁膜を形成
した後、リソグラフィ技術およびエッチング技術によ
り、蓄積電極を別パターンとして形成しているので、蓄
積電極と素子分離絶縁膜との合わせずれは原理的に生じ
る。
【００３７】
【実施例】以下、図面を参照しながら実施例を説明す
る。
【００３８】図１は、本発明の第１の実施例に係るトレ
ンチキャパシタを用いたＮＡＮＤ型ＤＲＡＭのセルアレ
イを示す平面図である。また、図２、図３、図４、図５
は、それぞれ、図１の矢視Ａ−Ａ´、矢視Ｂ−Ｂ´、矢
視Ｃ−Ｃ´、矢視Ｄ−Ｄ´断面図である。
【００３９】メモリセル領域は、高濃度のｐ型シリコン
基板１上にエピタキシャル層２が形成されたウェハに作
成され、素子領域はトレンチ側面に作成された素子分離
絶縁膜４２によって区切られている。また、トレンチ４
内にはキャパシタ絶縁膜５を介してトレンチキャパシタ
蓄積電極６が埋め込み形成されている。すなわち、ｐ型
シリコン基板１はＭＯＳキャパシタのプレート電極とな
り、ｐ型シリコン基板１、キャパシタ絶縁膜５およびト
レンチキャパシタ蓄積電極６により、ＭＯＳキャパシタ
が構成されている。
【００４０】トレンチ４の上部側面には、トレンチ４の
周囲を囲むように、トレンチ４に対して自己整合的に、
ｐ型シリコン基板１とトレンチ４とを分離する素子分離
絶縁膜４２が形成されており、これら素子分離絶縁膜４
２はトレンチ間で互いに接続し、トランジスタ領域間絶
縁膜としても機能している。
【００４１】また、エピタキシャル成長層２およびトレ
ンチ４の上部には、ゲート絶縁膜７を介して、ゲート電
極８1 〜８6 ，１４が形成されている。これらゲート電
極８1 〜８6 ，１４の一方向にパターニングされてそれ
ぞれワード線およびフィールドシールド分離用ゲートと
なっている。ゲート電極８1 〜８6 ，１４の両側にはｎ
型拡散層９が形成され、このｎ型拡散層９は、平面型Ｍ
ＯＳトランジスタのソースおよびドレインであり、導電
性パッド１０を介してトレンチキャパシタ蓄積電極６に
接続されている。
【００４２】上記平面型ＭＯＳトランジスタは、複数個
（本実施例では４個）直列に接続され、さらにこれらＭ
ＯＳトランジスタの各ソース（或いはドレイン）にそれ
ぞれトレンチ４内にトレンチキャパシタ蓄積電極６を有
するＭＯＳキャパシタが接続され、これにより、ＮＡＮ
Ｄ型メモリセルが構成されている。
【００４３】このような構造を有するｐ型シリコン基板
１上には、層間絶縁膜１２が設けられ、この層間絶縁膜
１２にはビット線コンタクト１１が形成されている。そ
して、ｎ型拡散層９の一部はビット線コンタクト１１を
介してビット線１３に接続されている。
【００４４】次に上記ＮＡＮＤ型のセルアレイの製造方
法について、図６〜図９の工程断面図を用いて説明す
る。各図（ａ）は図３の断面、各図（ｂ）は図５の断面
に対応する工程断面図である。
【００４５】まず、図６に示すように、例えば、ボロン
濃度１×１０19ｃｍ-3程度の高濃度のｐ型シリコン基板
１に、例えば、ボロン濃度１×１０15ｃｍ-3のｐ型エピ
タキシャル成長層２を形成する。ｐ型エピタキシャル層
２の厚みは、例えば、０．７μｍとする。
【００４６】次にセルアレイ領域にボロンをイオン注入
してウエル拡散し、セルアレイ領域のｐ型エピタキシャ
ル成長層２の濃度を最適化する。次いでｐ型エピタキシ
ャル層２の表面を酸化して、例えば、０．０５μｍの厚
さのシリコン酸化膜３０を形成した後、このシリコン酸
化膜３０上に、例えば、厚さ１μｍのシリコン窒化膜３
１を形成する。
【００４７】次にフォトリソグラフィ技術と反応性イオ
ンエッチング技術とにより、トレンチ４を形成する。ト
レンチ４のｐ型シリコンエピタキシャル層２とシリコン
酸化膜３０との界面からの深さは、例えば、１μｍとす
る。
【００４８】次に図７に示すように、トレンチ４の内面
を酸化し、素子分離酸化膜４２を形成する。この素子分
離酸化膜４２の膜厚は、素子分離を形成すべきトレンチ
間の最小間隔と等しいかそれ以上とする。
【００４９】なお、この素子分離絶縁膜４２の形成後
に、絶縁膜厚さ確保と厚い酸化による熱応力による劣化
を防ぐため、例えば、シリコン酸化膜を堆積し、エッチ
ングによって絶縁膜を異方性エッチングすることによ
り、素子分離酸化膜４２の側壁に絶縁膜を形成しても良
い。
【００５０】次に図８に示すように、反応性イオンエッ
チングにより、ｐ型シリコン基板１の表面が露出するま
で、素子分離酸化膜４２の底面の酸化膜を除去する。
【００５１】このとき、反応性イオンエッチングの条件
を選ぶことにより、素子分離酸化膜４２の側壁部のエッ
チング速度を底面のエッチング速度に比べ抑えることが
できる。
【００５２】次に反応性イオンエッチングにより、ｐ型
シリコン基板１にトレンチをさらに形成する。このトレ
ンチの深さは、例えば、５μｍとする。この後、トレン
チ内の基板プレート電極の容量を大きくするために、ボ
ロンなどの不純物をトレンチにイオン注入してもよい。
【００５３】次にトレンチ４の内壁にキャパシタ絶縁膜
５を形成した後、トレンチキャパシタ蓄積電極６となる
第１の多結晶シリコン膜を全面堆積する。
【００５４】ここで、キャパシタ絶縁膜５は、例えば、
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積
層膜（実効膜厚１０ｎｍ）とする。また、第１の多結晶
シリコン膜は、例えば、Ａｓをイオン注入して低抵抗化
する。
【００５５】次にケミカルドライエッチングにより、第
１の多結晶シリコン膜をエッチバックし、トレンチ４内
に残置させ、トレンチキャパシタ蓄積電極６を形成す
る。その後、ｐ型エピタキシャル層２および素子分離絶
縁膜４２上に露出した、キャパシタ絶縁膜５をケミカル
ドライエッチングにより除去する。
【００５６】次に図９に示すように、表面が平滑化する
まで全面にシリコン酸化膜を堆積した後、ケミカルドラ
イエッチングにより、積層したシリコン酸化膜をエッチ
バックし、トレンチ４の上部に素子分離絶縁膜４２´を
形成する。
【００５７】この後、トレンチマスクとして用いたシリ
コン窒化膜３１を反応性イオンエッチングにより取り除
き、そして、トレンチマスクとして用いたシリコン酸化
膜３０をケミカルエッチングにより取り除く。
【００５８】これ以降は図示しないが、ｐ型エピタキシ
ャル層２を酸化して、ゲート酸化膜７を形成した後、ゲ
ート電極８，１４となる第２の多結晶シリコン膜を全面
に堆積し、この第２の多結晶シリコン膜にＰＯＣｌ3 を
拡散させ、低抵抗化する。
【００５９】次に絶縁膜１２´となるシリコン窒化膜を
全面に堆積した後、このシリコン窒化膜をリソグラフィ
ーと反応性イオンエッチングとにより加工して、ゲート
電極８，１４を形成する。
【００６０】次に全面に例えばＡｓをイオン注入してｎ
型拡散層９を形成した後、絶縁膜１２´となるシリコン
窒化膜をさらに全面に堆積し、異方性エッチングによっ
て切り立ったゲート電極８，１４の側壁に絶縁膜１２´
を残すことにより、ゲート側壁絶縁膜を形成する。
【００６１】このゲート側壁膜は、リソグラフィーの直
前に堆積したシリコン窒化膜とがゲート電極８、１４を
取り囲み、これにより、トレンチ接続パッド１０やビッ
ト線１３と電気的絶縁を保つことが容易になる。
【００６２】なお、導電性パッド１０およびビット線１
３と、ｎ型拡散層９との接続抵抗を下げるため、例え
ば、ヒ素などをｎ型拡散層９にイオン注入してもよい。
【００６３】次にリソグラフィーとエッチングとによっ
てトレンチ接続コンタクト１５を形成した後、例えば、
多結晶シリコン膜を全面に堆積し、この多結晶シリコン
膜をリソグラフィーとエッチングとによって加工し、ト
レンチ接続導電性パッド１０を形成する。これにより、
トレンチキャパシタ蓄積電極６とｎ型拡散層９とが電気
的に接続される。
【００６４】次に全面に層間絶縁膜１２を堆積した後、
リソグラフィーと反応性イオンエッチングにより層間絶
縁膜１２にビット線コンタクト１１を形成する。
【００６５】次にビット線材、例えば、多結晶シリコン
膜を全面に堆積し、この多結晶シリコン膜をリソグラフ
ィーと反応性イオンエッチングにより加工し、ビット線
１３を形成する。最後に、上層の配線層を加工して完成
する。
【００６６】本実施例では、トレンチ４側面に自己整合
的に素子分離絶縁膜４２が形成されることから、素子分
離絶縁膜４２とトレンチ４とのパターニングの際の合わ
せズレが生じず、一定のトランジスタ領域を確保でき
る。したがって、微細化が進んでも、上記合わせズレに
よりＭＯＳトランジスタ間の接続抵抗が増大するなどの
問題はなく、より高度な微細化が可能になる。
【００６７】さらに、素子分離絶縁膜４２とトレンチ４
とのパターニングの合わせ余裕が必要なく、素子分離絶
縁膜４２がバーズピークの生じない形成法で形成されて
いるため、合わせ余裕分およびバーズピーク領域分だ
け、従来よりも大きなトレンチ開口面積を確保できトレ
ンチキャパシタ容量をより大きくできる。
【００６８】また、トレンチ４の深さを大きくすること
で、素子分離絶縁幅を保ったまま絶縁膜埋込深さを大き
く形成することができるため、ＬＯＣＯＳ分離に比べて
より素子間の電流遮断能力の高い素子分離を実現でき
る。
【００６９】また、トレンチ４をパターニングする前に
素子分離絶縁膜４２を作成する必要はないので、素子分
離工程を省略でき工程数を削減できる。
【００７０】また、素子分離絶縁膜４２はＬＯＣＯＳに
より形成されてないので、トレンチ４のパターニング
は、素子分離絶縁膜４２による段差の影響を受けない。
したがって、良好なトレンチ形状を実現でき、トレンチ
キャパシタ耐圧特性や容量特性の基板間の分散を低減で
きるため、メモリセルを微細化した場合にも、安定動作
が可能な半導体記憶装置を実現することが可能となる。 （実施例２）図１０は、本発明の第２の実施例に係るＮ
ＡＮＤ形ＤＲＡＭのセルアレイの断面図である。なお、
図３と同一部分には同一符号を付してあり、その符号の
詳しい説明は省略する。
【００７１】本実施例は、基本的には第１の実施例と同
様であるが、トレンチ４上面の素子分離絶縁膜４２の形
成方法が、第１の実施例のそれと異なっている。
【００７２】すなわち、本実施例では、まず、トレンチ
４内にトレンチキャパシタ蓄積電極６を埋込エッチバッ
クし、ｐ型エピタキシャル層２および素子分離絶縁膜４
２上に露出したキャパシタ絶縁膜５をエッチングした後
に、第２の多結晶シリコン膜を全面に堆積する。この
後、第２の多結晶シリコン膜に、例えば、Ａｓをイオン
注入し、第２の多結晶シリコン膜を低抵抗化しても良
い。
【００７３】続いて、ケミカルドライエッチングによ
り、第２の多結晶シリコン膜をエッチバックし、トレン
チ４内にトレンチキャパシタ蓄積電極６を形成する。さ
らに、第２の多結晶シリコン膜の表面を熱酸化して、ト
レンチ４上面に熱酸化膜による素子分離絶縁膜４２´を
形成する。
【００７４】本実施例では、トレンチ４上面の素子分離
絶縁膜４２´を、トレンチキャパシタ蓄積電極６を構成
する多結晶シリコンの酸化によって形成しているので
（第１の実施例では絶縁膜を堆積して形成している）、
第１の実施例よりも電気的絶縁特性が優れた膜を得られ
る。 （実施例３）図１１、図１２は、本発明の第３の実施例
に係るＮＡＮＤ形ＤＲＡＭのセルアレイの断面図であ
る。なお、図１１、図１２（ａ）、図１２（ｂ）はそれ
ぞれ図３〜図５に対応する断面図であり、図３〜図５と
同一部分には同一符号を付してあり、その符号の詳しい
説明は省略する。
【００７５】本実施例は、基本的には第２の実施例を改
良したもので、まず、図１１に示すように、第２の実施
例でトレンチ４に埋め込む第２の多結晶シリコン膜を積
層する前に、絶縁膜４２″となるシリコン酸化膜をさら
に全面堆積する。
【００７６】次いで図１２に示すように、異方性エッチ
ングにより、切り立った素子分離絶縁膜４２の側壁に絶
縁膜４２″を残すことにより、側壁絶縁膜を形成する。
さらに、第２の多結晶性シリコン膜を全面に堆積する。
この後、第２の多結晶シリコン膜に、例えば、Ａｓをイ
オン注入し、第２の多結晶シリコン膜を低抵抗化しても
よい。
【００７７】続いて、ケミカルドライエッチングによ
り、第２の多結晶シリコン膜をエッチバックし、トレン
チ４内にトレンチキャパシタ蓄積電極６を形成する。さ
らに、第２の多結晶シリコン膜の表面を熱酸化して、ト
レンチ４上面に熱酸化膜による素子分離絶縁膜４２´´
を形成する。
【００７８】このようにして得られた構成であれば、第
２の実施例と同様の効果が得られるのは無論のこと、絶
縁膜４２″の酸化膜深さを表面絶縁膜４２´の酸化膜深
さよりも大きく保てるために、ゲート電極８，１４と蓄
積電極６との電気的絶縁を向上させることができる。
【００７９】このとき、トレンチ接続コンタクト１５は
酸化膜が薄い素子分離絶縁膜４２´の部分をエッチング
して形成すればよいので、より容易にコンタクトを取る
ことができる。 （実施例４）図１３は、本発明の第４の実施例に係る２
セルに対し１つのビット線コンタクトがある通常型ＤＲ
ＡＭのセルアレイの平面図である。また、図１４は図１
３の矢視Ａ−Ａ´断面図、図１５は図１３の矢視Ｂ−Ｂ
´断面図、図１６は図１３の矢視Ｃ−Ｃ´断面図であ
る。なお、図３〜図５と同一部分には同一符号を付して
あり、その符号の詳しい説明は省略する。
【００８０】このタイプのメモリセルは、ＮＡＮＤ型メ
モリセルに比べて、ビット線コンタクトが多いため、セ
ル面積が大きくなるが、全ビットに対して高速なランダ
ムアクセスが可能である。
【００８１】本実施例のメモリセルの製造方法は、実施
例１と同じなので省略するが、平面構造を図１３と同様
の通行型ＤＲＡＭセル位置にし、素子分離３絶縁膜４２
の形成工程を第２の実施例２と同じくすることも可能で
ある。
【００８２】（実施例５）図１７は、本発明の第５の実
施例に係る４メモリセル１ビット線コンタクト折り返し
ビット線方式のＮＡＮＤ型ＤＲＡＭのセルアレイの平面
図である。なお、図３〜図５と同一部分には同一符号を
付けて、その符号の詳しい説明と断面図は省略する。
【００８３】この構造では、折り返しビット線構造を取
っているため、２つのワード線に発生する同相ノイズを
大きく低減できる。本実施例のメモリセルの製造工程
は、第１の実施例と同じなので省略するが、平面構造を
図１３と同様の通常型ＤＲＡＭセル配置にし、素子分離
絶縁膜４２の形成工程を第２の実施例と同じくすること
も可能である。
【００８４】なお、本発明のトレンチキャパシタを用い
た半導体記憶装置の実施例は、上述した各実施例に限定
されるものではない。
【００８５】例えば、上記実施例では、素子分離絶縁膜
の形成方法として、熱酸化による酸化膜形成法を示した
が、３０ｋｅＶ程度の低加速エネルギーで酸素をトレン
チ側面に注入して酸化膜を形成してもよい。
【００８６】また、素子分離絶縁膜の形成法自身は、シ
リコンをシリコン酸化膜やシリコン窒化膜に変換するこ
れら以外の方法を用いてもかまわない。
【００８７】さらに、電気絶縁膜領域作成の後の工程と
して、十分な耐圧を有する絶縁膜厚さ確保と厚い酸化の
応力による劣化を防ぐため、シリコン酸化膜を堆積し、
異方性エッチングによってシリコン酸化膜をエッチング
することにより側壁にさらなるシリコン酸化膜を堆積す
る方法を挿入してもよい。もちろん、この側壁膜に、シ
リコン酸化膜以外の絶縁膜、例えば、シリコン窒化膜、
強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜
を用いることもできる。
【００８８】また、絶縁膜１２´としてシリコン窒化膜
を用いたが、シリコン酸化膜など常誘電体膜の単層膜ま
たはそれらの複合膜を用いることができる。
【００８９】また、上記実施例では、全て自己整合的な
素子分離絶縁膜を用いた例について示したが、ビット線
コンタクト間の分離や、フィールドシールド分離（ゲー
ト電極１４）や、トレンチ間分離の一部には別マスクを
用いて作成した素子分離絶縁膜を用いてもよい。
【００９０】また、第１の実施例では、それぞれのビッ
ト線コンタクト１１の位置がワード線方向に揃った構造
を示したが、もちろん揃える必要性は存在しない。ま
た、第１、第２の実施例での縦続接続するトレンチの個
数は複数個であれば良く、８メモリセルあたり１ビット
線コンタクトである必要はない。
【００９１】また上記実施例では、トレンチ接続コンタ
クト１５の中に導電性パッド１０が完全に内含される構
造を示したが、導電性パッド１０が互いに接触しない範
囲においてトレンチ接続コンタクト１５より導電性パッ
ド１０が大きくてもかまわない。
【００９２】上記実施例では、基板１全体がｐ型であっ
てこれがプレート電極となっているが、基板１の少なく
ともセルアレイ領域の表面部（例えば６μｍ程度）が、
ボロンのイオン注入等により高濃度のｐ型とされた基板
を用いることもできる。
【００９３】さらに、ＢＰＳＧ等を用いた固相拡散、Ｂ
Ｎを用いた気相拡散により高濃度のｐ型層を形成した基
板を用いることもできる。
【００９４】さらに、基板１の少なくともセルアレイ領
域の表面部（例えば６μｍ程度）が、燐もしくはヒ素の
イオン注入により高濃度のｎ型とされた基板を用いるこ
ともできる。また、この高濃度のｎ型領域の形成には、
ＰＳＧやＡｓＳＧによる固相拡散、ＰＯＣｌ3 による気
相拡散を形成した基板を用いることもできる。
【００９５】また、上記実施例では、ｐ型エピタキシャ
ル層２を作製したが、ｐ型エピタキシャル層２を形成せ
ず、シリコン基板１にプレート電極となる高濃度のｐ型
層または高濃度のｎ型層を、例えば、３ＭｅＶ程度の加
速電圧でボロンまたは燐等をイオン注入して形成しても
よい。
【００９６】また、高濃度のｐ型シリコン基板１の代わ
りに、ｎ型シリコン基板を用い、ｐ型エピタキシャル層
２を形成せずに、セルアレイ領域にｐ型ウエルを形成し
ても良い。
【００９７】また、基板１とエピタキシャル層２との境
界は、素子分離絶縁膜４２だけでなく、トレンチ４のど
の部分を通過していてもよい。
【００９８】また、上記実施例では、それぞれトレンチ
の平面形状を長方形および６角形として示したが、第１
〜第３の実施例については、図１８に示すようなトレン
チ４および素子分離絶縁膜の平面形状および接続形態で
も良い。
【００９９】さらに、第４、第５の実施例については、
それぞれ図１９（ａ），（ｂ）に示すようなトレンチ４
および素子分離絶縁膜４２の平面形状および接続形態で
も良い。これ以外でも、素子分離絶縁膜４２が互いに接
続する形状であれば例に述べた形以外のトレンチ形状で
も構わない。
【０１００】また、上記実施例では、トレンチキャパシ
タ蓄積電極６にヒ素をイオン注入した多結晶Ｓｉ膜を用
いたが、ヒ素をＡｓＳＧ等により固相拡散してもよい
し、膜形成時に同時にヒ素をドープした、いわゆるドー
プド多結晶シリコン膜を用いてもよい。
【０１０１】さらに、ヒ素の代わりに燐を同様な手法で
ドーピングしてもよい。トレンチキャパシタ蓄積電極６
をボロン等をドープしたｐ型とすることもできる。
【０１０２】さらに、トレンチキャパシタ蓄積電極６の
材料として、多結晶シリコン以外の単結晶シリコン、ポ
ーラスシリコン、アモルファスシリコン、Ｗ、Ｔａ、Ｔ
ｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄ等の金属あるいはそのシリ
サイドを用いることもできる。また、これらの積層構造
にしてもよい。
【０１０３】また、上記実施例としては、ｎチャネルＭ
ＯＳトランジスタを用いたがｐチャネルＭＯＳトランジ
スタを用いてもよい。 （第６の実施例）図２１は、本発明の第６の実施例に係
るスタックドキャパシタを用いたＮＡＮＤ型ＤＲＡＭの
セルアレイを示す平面図である。また、図２２、図２
３、図２４はそれぞれ図２１の矢視Ａ−Ａ´、矢視Ｂ−
Ｂ´、矢視Ａ−Ａ´、矢視Ｃ−Ｃ´断面図である。
【０１０４】メモリセル領域は、ｐ型シリコン基板１０
２上に作成され、このｐ型シリコン基板１０２の上部に
は、ゲート絶縁膜１０７を介して、ゲート電極１０８1
〜１０８5 が形成されている。これらゲート電極１０８
1 〜１０８5 は、セルアレイの一方向にパターニングさ
れてそれぞれワード線となっている。
【０１０５】ゲート電極１０８1 〜１０８5 （以下、単
に１０８と記す）の両側にはｎ型拡散層１０９が形成さ
れ、このｎ型拡散層１０９は平面型ＭＯＳトランジスタ
のソースおよびドレインであり、スタックドキャパシタ
蓄積電極１１７と接続されている。また、スタックドキ
ャパシタ蓄積電極１１７上には、キャパシタ絶縁膜１１
６を介して、プレート電極１１８が積み上げ形成され、
これらはＭＯＳキャパシタを構成している。
【０１０６】ここで、上記トランジスタ領域は、ＬＯＣ
ＯＳにより形成された素子分離絶縁膜１０３と素子分離
絶縁膜１４２´´´によってビット線間で互いに分離さ
れている。この素子分離絶縁１膜４２´´´はスタック
ドキャパシタ蓄積電極１１７と合わせずれなく形成され
ている。
【０１０７】このような構造を有するｐ型シリコン基板
１０２上には層間絶縁膜１４２″，１４２が設けられ、
ビット線コンタクト１１１が形成されている。そして、
ｎ型拡散層１０９の一部は、ビット線コンタクト１１１
を介して、ビット線１１３に接続されている。
【０１０８】スタックドキャパシタ蓄積電極１１７はこ
のビット線１１３を覆うように形成され、そして、隣接
するスタックドキャパシタ蓄積電極１１７間の幅はプレ
ート電極１１８の積み上げ方向に対して一定となってい
る。
【０１０９】ビット線１１３上には、素子分離絶縁膜１
４２′、蓄積電極１１７が形成されており、このメモリ
セルは、ｃａｐａｃｉｔｏｒ ｏｎ ｂｉｔ−ｌｉｎｅ
構造を実現している。
【０１１０】次に上記ＮＡＮＤ型ＤＲＡＭのセルアレイ
の製造方法について、図２５〜図３７の平面図、工程断
面図を用いて説明する。
【０１１１】まず、第１段階の工程を図２５、図２６を
用いて説明する。図２５は本実施例のＮＡＮＤ型ＤＲＡ
Ｍのセルアレイの平面図である、また、図２６（ａ），
（ｂ）はそれぞれ図２５の矢視Ａ−Ａ´、矢視Ｂ−Ｂ´
断面図である。
【０１１２】まず、例えば、ボロン濃度１０16ｃｍ-3程
度の高濃度のｐ型シリコン基板１０２に、例えば、ボロ
ンをパンチスルーストッパとしてイオン注入する。この
後、ｐ型シリコン基板１０２上に、例えば、ＬＯＣＯＳ
法によりフィールド酸化膜１０３を形成する。打ち込み
イオン濃度は、例えば、１×１０18ｃｍ-3となるように
する。
【０１１３】次に図２７、図２８に示す第２段階の工程
に進む。図２７は本実施例のＮＡＮＤ型ＤＲＡＭのセル
アレイの平面図である、また、図２８（ａ），（ｂ）は
それぞれ図２７の矢視Ａ−Ａ´、矢視Ｂ−Ｂ´断面図で
ある。
【０１１４】まず、ｐ型シリコン基板１０２を例えば１
０ｎｍ酸化してゲート酸化膜１０７を形成した後、ゲー
ト電極１０８，１１４となる第１の多結晶シリコン膜を
全面に堆積し、これにＰＯＣｌ3 を拡散させ、第１の多
結晶シリコン膜を低抵抗化する。
【０１１５】次に絶縁膜１１２′となるシリコン窒化膜
を全面に堆積した後、このシリコン窒化膜と多結晶シリ
コン膜とをリソグラフィーと反応性イオンエッチングに
より加工して、ゲート電極１０８を形成する。
【０１１６】次に例えば全面にＡｓをイオン注入してｎ
型拡散層１０９を形成した後、絶縁膜１１２′となるシ
リコン窒化膜をさらに全面に堆積し、異方性エッチング
によって切り立ったゲート電極１０８，１１４の側壁に
絶縁膜１１２′を残すことにより、ゲートの側壁絶縁膜
を形成する。
【０１１７】この側壁絶縁膜と、リソグラフィーの直前
に堆積したシリコン窒化膜がゲート電極１０８，１１４
を取り囲む形になり、スタックドキャパシタ蓄積電極１
１７やビット線１１３と電気的絶縁を保つことが容易に
なる。この後、スタックドキャパシタ蓄積電極１１７お
よびビット線１１３と、ｎ型拡散層１０９との接続抵抗
を下げるため、例えば、ヒ素などをｎ型拡散層１０９に
イオン注入してもよい。
【０１１８】次に図２９、図３０、図３１に示す第３段
階の工程に進む。図２９は本実施例のＮＡＮＤ型ＤＲＡ
Ｍのセルアレイの平面図である、また、図３０（ａ），
（ｂ）はそれぞれ図２９の矢視Ａ−Ａ´、矢視Ｂ−Ｂ´
断面図である。そして、図３１は図２９の矢視Ｃ−Ｃ´
断面図である。
【０１１９】まず、シリコン基板１０２の表面を例えば
１０ｎｍほど酸化することにより、絶縁膜１１９を形成
する。
【０１２０】次に例えばシリコン窒化膜からなる層間絶
縁膜１４２″を全面に堆積した後、この層間絶縁膜１４
２″をリソグラフィーと反応性イオンエッチングにより
加工して、ビット線コンタクト１１周囲の素子分離絶縁
膜を作成する。
【０１２１】次に例えばＢＰＳＧからなる層間絶縁膜１
４２を全面に堆積した後、リソグラィーと反応性イオン
エッチングにより、層間絶縁膜１４２，１４２″、絶縁
膜１１９をエッチングし、ビット線コンタクト１１１を
作成する。
【０１２２】次にビット線材、例えば、多結晶シリコン
膜１１３を全面に堆積した後、例えば、Ａｓのイオン注
入により、多結晶シリコン膜１１３を低抵抗化する。
【０１２３】次に層間絶縁膜１４２′を全面に堆積し、
リソグラフィーと反応性イオンエッチングとにより、ビ
ット線１１３のパターンで、層間絶縁膜１４２′、多結
晶シリコン膜１１３および層間絶縁膜１４２を加工す
る。
【０１２４】次に図３２、図３３、図３４に示す第４段
階の工程に進む。図３２は本実施例のＮＡＮＤ型ＤＲＡ
Ｍのセルアレイの平面図である、また、図３３（ａ），
（ｂ）はそれぞれ図３２の矢視Ａ−Ａ´、矢視Ｂ−Ｂ´
断面図である。そして、図３４は図３２の矢視Ｃ−Ｃ´
断面図である。
【０１２５】まず、絶縁膜１４４となる、例えば、シリ
コン窒化膜をさらに全面に堆積し、異方性エッチングに
より、切り立ったビット線１１３の側壁に絶縁膜１４４
を残すことにより、ゲート側壁絶縁膜を形成し、さらに
絶縁膜１１９をエッチングで取り去る。
【０１２６】この側壁絶縁膜１４４と層間絶縁膜１４
２′とがビット線１１３を取り囲む形になり、スタック
ドキャパシタ蓄積電極１１７との電気的絶縁を保つこと
が容易になる。また、この側壁絶縁膜１４４の前工程ま
たは代替として、ビット線１１３の側壁を例えば２０ｎ
ｍ酸化して絶縁膜を形成する方法を用いても良い。
【０１２７】次にキャパシタ蓄積電極１１７となる導電
膜、例えば、多結晶シリコン膜を全面に堆積した後、例
えば、Ａｓのイオン注入により、上記多結晶シリコン膜
を低抵抗化する。
【０１２８】次にリソグラフィーと反応性イオンエッチ
ングとにより、ｎ型拡散層１０９に達する深さまで、上
記多結晶シリコン膜をエッチングして、スタックドキャ
パシタ蓄積電極１１７を形成する。このときのエッチン
グの深さは、後工程における素子分離膜１４２´´´の
形成後に、ビット線を挟んだトランジスタ領域間でパン
チスルーしない深さとすれば良い。
【０１２９】この後、パンチスルー防止のために、全面
にｐ型イオン、例えば、ボロンのイオン注入を行なっ
て、ｐ型チャネルストッパ層１４５を形成してもよい。
【０１３０】次に図３５、図３６、図３７に示す第５段
階の工程に進む。図３５は本実施例のＮＡＮＤ型ＤＲＡ
Ｍのセルアレイの平面図である、また、図３６（ａ），
（ｂ）はそれぞれ図３５の矢視Ａ−Ａ´、矢視Ｂ−Ｂ´
断面図である。そして、図３７は図３２の矢視Ｃ−Ｃ´
断面図である。
【０１３１】まず、スタックドキャパシタ蓄積電極１１
７を例えば２０ｎｍ酸化し、素子分離絶縁膜１４２´´
´を形成する。この素子分離絶縁膜の厚さは、スタック
ドキャパシタ蓄積電極１１７とｎ型拡散層１０９とのコ
ンタクトが保たれる厚さである必要がある。なお、酸化
する代わりに、例えば、酸素イオンを打ち込んで酸化膜
領域を形成しても良い。
【０１３２】次にレジスト１４６を塗布し、全面露光す
ることにより、スタックドキャパシタ蓄積電極１１７の
深いコンタクト部分にレジストを残し、エッチングによ
ってスタックドキャパシタ蓄積電極１１７の上部の素子
分離膜１４２´´´を取り除く。
【０１３３】本実施例では、スタックドキャパシタ蓄積
電極１１７のパターンと自己整合的に素子分離絶縁膜１
４２´´´が形成されることから、素子分離絶縁膜１４
２´´´と、スタックドキャパシタの拡散領域とのコン
タクトとのパターニングの際の合わせズレが生じず、一
定の素子分離領域を確保できる。したがって、微細化が
進んでも上記合わせズレによりＭＯＳトランジスタ間の
パンチスルーが増大するなどの問題はなく、良好な素子
分離特性が実現できる。
【０１３４】また、セルトランジスタのｎ型拡散層１０
９とスタックドキャパシタ蓄積電極１１７とのコンタク
トは、あらかじめ形成されたトランジスタゲート領域お
よびビット線領域を自動的に避けるように形成されてい
るので、従来のように、蓄積電極コンタクト用のパター
ニングする必要はない。したがって、コンタクトのリソ
グラフィー工程を省略でき、コンタクトと拡散層との合
わせずれのために接続抵抗が高くなる問題を解消でき
る。
【０１３５】また、素子分離形成工程が蓄積電極形成後
であるため、ゲート形成やビット線形成に伴う熱工程を
経ることなく、チャネルストッパイオンの拡散や前処理
による絶縁膜の減少や形状変化も防ぐことができる。
【０１３６】この後は図示しないが、レジスト１４６を
灰化した後、全面に、キャパシタ絶縁膜１１６を堆積
し、次いでプレート電極１１８、さらに上層の配線層を
加工して完成する。
【０１３７】ここで、キャパシタ絶縁膜１１６は、例え
ばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の
積層膜（実効膜厚１０ｎｍ）とする。また、プレート電
極１１８は、例えば、多結晶シリコンからなり、Ａｓの
イオン注入により低抵抗化したものを用いる。また、プ
レート電極１１８と半導体基板１０２もしくはビット線
１１３との電気的絶縁を良好にするため、レジスト１４
６を灰化した後に、例えば、ＢＰＳＧからなる絶縁膜
を、スタックドキャパシタ蓄積電極１１７の深いコンタ
クト部分に堆積し、エッチバックして、絶縁膜を埋め込
んでも良い。
【０１３８】本実施例では、スタックドキャパシタ蓄積
電極１１７と接続するｎ型拡散領域１０９にはあらかじ
め素子分離絶縁膜１０３を形成していないので、スタッ
クドキャパシタ蓄積電極１１７を形成する際に段差の分
散が小さく、均一性が良好なコンタクトを形成すること
ができる。
【０１３９】また、本実施例では、２メモリセル１ビッ
ト線コンタクトの折り返しビット線構造を採用している
ため、２つのビット線に生ずる同相ノイズを大きく低減
できる。また、ｃａｐａｃｉｔｏｒ ｏｎ ｂｉｔ−ｌ
ｉｎｅ構造を実現しているため、スタックドキャパシタ
蓄積電極１１７の高さに依らずビット線コンタクトを容
易にとることができる。 （第７の実施例）図３８は、本発明の第７の実施例に係
る２セル１ビット線コンタクト型ＤＲＡＭのセルアレイ
を示す平面図であり、図３９は図３８の矢視Ａ−Ａ′断
面図、図４０は図３８の矢視Ｂ−Ｂ′断面図、図４１は
図３８の矢視Ｃ−Ｃ′断面図である。
【０１４０】また、図４２〜図５１は、本実施例のＤＲ
ＡＭのセルアレイの製造方法を示す図であり、図４２、
図４３は図２５、図２６に対応し、図４４〜図４７は図
２９〜図３１に対応し、図４８〜図５１は図３２〜図３
４に対応している。なお、図２１〜図２４と同一部分に
は同一符号を付けて、その符号の詳しい説明は省略す
る。
【０１４１】本実施例は、基本的には第６の実施例と同
様であるが、通過ワード線が２メモリセルあたり１本に
なっている点が第６の実施例と異なっている。このた
め、本実施例では、第７の実施例のビット線コンタクト
１１１周囲の層間絶縁膜１４２″を作成する必要がなく
工程を省略でき、メモリセルの面積を第６の実施例より
も縮小できる利点がある。 （第８の実施例）図５２は、本発明の第８の実施例に係
る２セル１ビット線コンタクト型ＤＲＡＭのセルアレイ
を示す平面図であり、図５３は図５２の矢視Ａ−Ａ′断
面図、図５４は図５２の矢視Ｂ−Ｂ′断面図、図５５は
図５２の矢視Ｃ−Ｃ′断面図であり、図５６は図５２の
矢視Ｄ−Ｄ′断面図である。
【０１４２】また、図５７〜図６５は、本実施例のＤＲ
ＡＭのセルアレイの製造方法を示す図であり、図５７、
図５８は図２５、図２６に対応し、図５９〜図６１は図
２７〜図２９に対応し、図６２〜図６５は図３０〜図３
２に対応している。なお、図２１〜図２４と同一部分に
は同一符号を付けて、その符号の詳しい説明は省略す
る。
【０１４３】本実施例では、メモリセルは複数個（本実
施例では４個）直列に接続され、ＮＡＮＤメモリセルが
構成されている。また、フィールドシールド用ゲート電
極１１４を形成しメモリセル列間の絶縁を実現してい
る。このＮＡＮＤ型メモリセルでは、８メモリセルあた
りのビット線コンタクト数が１つと少なく、よりメモリ
セル面積を縮小できる。
【０１４４】本実施例の製造方法は、基本的には第７の
実施例の製造方法を改良したものである。
【０１４５】すなわち、本実施例では、図５９〜図６１
に示すように、ゲート側壁の絶縁膜１１２′を形成した
後、表面に露出している素子分離１０３をエッチングに
よって取り去り、さらに例えばヒ素などを全面に１０19
ｃｍ-3になるようイオン注入し、ゲート以外の領域全体
をｎ型化する。
【０１４６】この方法では、ｎ型拡散領域１０９に素子
分離絶縁膜が侵入しないので、ビット線１１３の合わせ
精度に依らず、スタックドキャパシタ蓄積電極１１７と
ｎ型拡散領域１０９とのコンタクトは良好なものとな
る。
【０１４７】また、ビット線下の層間膜構造を、例え
ば、ＢＰＳＧからなる層間絶縁膜１４２と、例えば、厚
さ５０ｎｍのシリコン窒化膜からなる層間絶縁膜１４
２′とにより２層化している。これにより、層間絶縁膜
１４２が厚く基板１０２との選択比が採りにくい場合で
も、良好なエッチング深さ精度を得ることができる。
【０１４８】すなわち、反応性イオンエッチングでコン
タクト形成するには、層間絶縁膜１４２′に対して選択
比の大きなエッチング法で層間絶縁膜１４２を異なるエ
ッチング剤でエッチングすればよい。
【０１４９】上述した第６〜第８の実施例では、ゲート
電極１０８，１１４は素子分離絶縁膜１４２´´´上を
通過せず、あらかじめ形成した素子分離絶縁膜１０３上
を通過しているので、層間絶縁膜１４２´´´ではゲー
ト電圧印加による素子分離能力の低下が小さい。このた
め、素子分離絶縁膜１４２´´´のパンチスルー耐圧が
素子分離絶縁膜１０３の耐圧よりも小さくでき、素子分
離絶縁膜１４２´´´の素子分離間隔を素子分離膜１０
３のそれよりも小さくできる。 （第９の実施例）図６６は、本発明の第９の実施例に係
るＮＡＮＤ型ＤＲＡＭのセルアレイを示す平面図であ
り、図６７は図６６の矢視Ａ−Ａ′断面図、図６８は図
６６の矢視Ｂ−Ｂ′断面図、図６９は図６６の矢視Ｃ−
Ｃ′断面図であり、図７０は図６６の矢視Ｄ−Ｄ′断面
図である。なお、図２１〜図２４と同一部分には同一符
号を付けて、その符号の詳しい説明は省略する。
【０１５０】本実施例は、基本的には第８の実施例と同
じであるが、あらかじめ素子分離１０３を形成していな
い部分が第８の実施例と異なる。
【０１５１】すなわち、本実施例では、まず、素子分離
膜１４２´´´を形成する前に、パンチスルーストッパ
として、例ええば、ボロンを１００ｋｅＶの条件で深く
イオン注入し、打ち込み領域が、素子分離１４２´´´
間で互いに接続するようにして、セル間のリークを防止
している。
【０１５２】なお、層間絶縁膜１４２″のエッチング
後、拡散の速い酸化剤、例えば、Ｈ2Ｏ雰囲気で酸化す
ることにより、図７１に示すように、ゲート酸化膜１０
７を側面から酸化を進めて酸化膜を厚くし、ゲート電圧
印加時のパンチスルー耐圧を向上させてもよい。
【０１５３】本実施例では、あらかじめ素子分離膜１０
３を形成する必要がなく、ゲートのパターニングの際
に、素子分離絶縁膜１０３による段差の影響がないた
め、良好な形状のゲート電極を形成でき、これにより、
トランジスタ特性の均一性を確保できる。また、素子分
離絶縁膜１０３を形成する工程を省略できる。
【０１５４】上述した第６〜第９の実施例では、ビット
線１１３とシリコン基板１０２とに挟まれた領域に形成
されたスタックドキャパシタ蓄積電極１１７の表面にも
キャパシタ絶縁膜１１６およびプレート電極１１８を形
成することができる。
【０１５５】このため、従来のスタックドキャパシタが
全てビット線より上に有る構造よりも、スタックドキャ
パシタ容量を大きくすることができ、よりメモリセルを
縮小することができる。 （第１０の実施例）図７２は、本発明の第１０の実施例
に係る２セルに対し１つのビット線コンタクトがある折
り返しビット線方式のＤＲＡＭのセルアレイの平面図で
あり、図７３は図７２の矢視Ａ−Ａ′断面図である。
【０１５６】また、図７４〜７６は、本実施例のＤＲＡ
Ｍのセルアレイの製造方法を示し、図７２の矢視Ａ−
Ａ′断面に工程断面図である。なお、図２１〜図２４と
同一部分には同一符号を付けて、その符号の詳しい説明
は省略する。
【０１５７】本実施例では、スタックドキャパシタ蓄積
電極１１７をビット線１１３よりも下に形成しており、
第６〜第９の実施例よりも容易にスタックドキャパシタ
蓄積電極１１７とｎ型拡散層１０９とのコンタクトをと
ることができる。
【０１５８】本実施例の製造方法は、図７４に示すよう
に、ゲート側壁を形成するまでは第９の実施例と同じで
ある。
【０１５９】次にスタックドキャパシタ蓄積電極１１７
となる導電膜、例えば、多結晶シリコン膜を全面に堆積
した後、例えば、Ａｓのイオン注入により、上記多結晶
シリコン膜を低抵抗化する。この後、素子分離絶縁膜１
４２を形成する。
【０１６０】次に図７５に示すように、リソグラフィー
と反応性イオンエッチングにより、上記多結晶シリコン
膜を加工して、スタックドキャパシタ蓄積電極１１７を
形成する。この後、パンチスルー防止のために、全面に
ｐ型不純物、例えば、ボロンをイオン注入し、打ち込み
領域が図７２の点線で示すように、ゲート電極１０８下
でも互いに接続するようにする。
【０１６１】次に酸化防止膜１４３となる例えばシリコ
ン窒化膜を例えば１０ｎｍの厚さに全面に堆積した後、
異方性イオンエッチングにより、上記シリコン窒化膜を
加工して、図７６に示すように、側壁にシリコン窒化膜
からなる酸化防止膜１４３を残す。
【０１６２】これ以降は図示しないが、酸化により素子
分離絶縁膜１４２´´´を形成した後、酸化防止膜１４
３をエッチングで除去し、続いて、レジストを塗布、全
面露光することで、スタックドキャパシタ蓄積電極１１
７の深いコンタクト部分にレジストを残し、次いでエッ
チングによってスタックドキャパシタ蓄積電極１１７の
上部の素子分離膜１４２，１４２´´´を取り除く。
【０１６３】次にレジスト１４６を灰化した後、全面に
キャパシタ絶縁膜１１６を堆積し、続いて、プレート電
極１１８、上層の配線層を加工して完成する。
【０１６４】ここで、キャパシタ絶縁膜１１６は、例え
ば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の積層膜（実効膜厚１０ｎｍ）とする。また、プレート
電極１１８としては、例えば、Ａｓのイオン注入により
低抵抗化した多結晶シリコン膜を用いる。また、プレー
ト電極１１８とシリコン基板１０２との電気的絶縁を良
好にするために、レジスト１４６を灰化した後、例え
ば、ＢＰＳＧからなる絶縁膜を、スタックドキャパシタ
電極１１７の深いコンタクト部分に堆積し、エッチバッ
クして、絶縁膜を埋め込んでも良い。
【０１６５】なお、本発明のスタックドキャパシタを用
いた半導体記憶装置の製造方法は、上述した第６〜第１
０の実施例に限定されるものではない。
【０１６６】例えば、上記第６〜第１０の実施例では、
それぞれ異なるメモリセル形成法を示したが、これら
は、ＮＡＮＤ型ＤＲＡＭ、折り返しビット線方式ＤＲＡ
Ｍ、３メモリセルあたり２通過ビット線方式のＤＲＡＭ
のそれぞれの構成のどれに適応してもよい。
【０１６７】また、上記第６〜第１０の実施例では、蓄
積電極の間隔がプレート電極の積み上げ方向に対して一
定である構造を示したが、反応性イオンエッチングによ
って蓄積電極を上から加工する製造方法を用いることに
より、蓄積電極がその上部（積み上げ方向）に向かうに
従って広くなる構造としてもよい。
【０１６８】また、上記第６〜第１０の実施例では、素
子分離絶縁膜の形成方法として、熱酸化による酸化膜形
成法を示したが、３０ｋｅＶ程度の低加速エネルギーで
酸素を注入することにより酸化膜を形成してもよいし、
絶縁膜を堆積する方法で形成してもよいし、これらを組
み合わせでもよい。
【０１６９】また、素子分離絶縁膜の形成法自身は、シ
リコンをシリコン酸化膜やシリコン窒化膜に変換するこ
れら以外の方法を用いてもかまわない。
【０１７０】さらに、電気絶縁膜領域作成の後の工程と
して、十分な耐圧を有する絶縁膜厚さ確保のため、シリ
コン酸化膜を堆積し、異方性エッチングによってシリコ
ン酸化膜をエッチングすることによりさらなるシリコン
酸化膜を堆積する工程を追加してもよい。もちろん、こ
の絶縁膜およびキャパシタ絶縁膜１１６として、シリコ
ン酸化膜の代わりに、シリコン窒化膜、あるいは強誘電
体膜、常誘電体膜の単層膜またはそれらの複合膜を用い
ることもできる。また、絶縁膜１１２′としてシリコン
窒化膜を用いたが、シリコン酸化膜など常誘電体膜の単
層膜またはそれらの複合膜を用いることができる。
【０１７１】また、上記第６〜第１０の実施例では、素
子分離絶縁膜１０３としてＬＯＣＯＳ素子分離膜を用い
た例を示したが、Ｒｅｃｅｓｓｅｄ ＬＯＣＯＳや改良
ＬＯＣＯＳ法、トレンチ分離の素子分離やフィールドシ
ールド分離を用いても良いし、これらを組み合わせても
よい。
【０１７２】また、ビット線コンタクト間の分離や、フ
ィールドシールド分離（ゲート電極１１４）や、トラン
ジスタ領域の分離の一部には、別マスクを用いて作成し
た素子分離絶縁膜を用いてもよい。
【０１７３】上記第９の実施例での縦続接続するトレン
チの個数は複数個であれば良く、８メモリセルあたり１
ビット線コンタクトである必要はない。
【０１７４】上記第６〜第１０の実施例では、単純形状
のスタックドキャパシタ電極１１７を示したが、いわゆ
るフィン型やクラウン型など表面積を増大したスタック
ドキャパシタ電極でも構わない。
【０１７５】また、表面を粗面化して表面積を増やした
セル構造でもよい。これ以外でも、スタックドキャパシ
タ電極のパターンによって、素子分離絶縁膜１４２´´
´が形成可能であれば、上述した以外のキャパシタ形状
でも構わない。
【０１７６】上記第６〜第１０の実施例では、シリコン
基板上にメモリセルを形成したが、シリコンエピタキシ
ャル層、シリコン基板に酸化膜を形成したＳＯＩウエハ
上に形成しても良い。この場合、ｎ型拡散層１０９の容
量を小さくできる利点が生じる。また、高濃度のｐシリ
コン基板１０２の代わりに、ｎ型シリコン基板を用い、
セルアレイ領域にｐ型ウエルを形成しても良い。
【０１７７】上記第６〜第１０の実施例では、スタック
ドキャパシタ蓄積電極１１７、プレート電極１１８、ビ
ット線１１３にヒ素をイオン注入した多結晶シリコン膜
を用いたが、ヒ素をＡｓＳＧ等により固相拡散してもよ
いし、膜形成時に同時にヒ素をドープした、いわゆるド
ープド多結晶シリコン膜を用いてもよい。また、ヒ素の
代わりに燐を同様な手法でドーピングしてもよい。ま
た、スタックドキャパシタ蓄積電極１１７、プレート電
極１１８、ビット線１１３をボロン等をドープしたｐ型
とすることもできる。
【０１７８】さらに、スタックドキャパシタ蓄積電極１
１７、プレート電極１１８、ビット線１１３の材料とし
ては、多結晶シリコン以外に、例えば、単結晶シリコ
ン、ポーラスシリコン、アモルファスシリコン、Ｗ、Ｔ
ａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄ、Ａｌ、Ｃｕ、等の
金属あるいはそのシリサイドを用いることもできる。ま
た、これらの積層構造にしてもよい。
【０１７９】上記第６〜第８、第１０の実施例として
は、スタックドキャパシタ蓄積電極１１７とｎ型拡散層
１０９とのコンタクトがビット線に挟んで１蓄積電極あ
たり２つある構造を示したが、どちらか一方でもよい。
【０１８０】上記第６〜第９の実施例では、ｎチャネル
ＭＯＳトランジスタを用いたがｐチャネルＭＯＳトラン
ジスタを用いてもよい。
【０１８１】
【発明の効果】以上詳述したように本発明（請求項１，
２）によれば、メモリセルの微細化を進めても、溝と素
子分離絶縁膜との合わせずれがないトレンチキャパシタ
が得られるので、従来より高集積度・高信頼性の半導体
記憶装置を実現できるようになる。
【０１８２】また、以上詳述したように本発明（請求項
３，４）によれば、メモリセルの微細化を進めても、蓄
積電極と素子分離絶縁膜との合わせずれがないスタック
ドキャパシタをが得られるので、従来より高集積度・高
信頼性の半導体記憶装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るトレンチキャパシ
タを用いたＮＡＮＤ型ＤＲＡＭのセルアレイを示す平面
図
【図２】図１の矢視Ａ−Ａ´断面図
【図３】図１の矢視Ｂ−Ｂ´断面図
【図４】図１の矢視Ｃ−Ｃ´断面図
【図５】図１の矢視Ｄ−Ｄ´断面図
【図６】本発明の第１の実施例に係るトレンチキャパシ
タを用いたＮＡＮＤ型ＤＲＡＭのセルアレイの工程断面
図
【図７】本発明の第１の実施例に係るトレンチキャパシ
タを用いたＮＡＮＤ型ＤＲＡＭのセルアレイの工程断面
図
【図８】本発明の第１の実施例に係るトレンチキャパシ
タを用いたＮＡＮＤ型ＤＲＡＭのセルアレイの工程断面
図
【図９】本発明の第１の実施例に係るトレンチキャパシ
タを用いたＮＡＮＤ型ＤＲＡＭのセルアレイの工程断面
図
【図１０】本発明の第２の実施例に係るＮＡＮＤ形ＤＲ
ＡＭのセルアレイの断面図
【図１１】本発明の第３の実施例に係るＮＡＮＤ形ＤＲ
ＡＭのセルアレイの断面図
【図１２】本発明の第３の実施例に係るＮＡＮＤ形ＤＲ
ＡＭのセルアレイの断面図
【図１３】本発明の第４の実施例に係る通常型ＤＲＡＭ
のセルアレイの平面図
【図１４】図１３の矢視Ａ−Ａ´断面図
【図１５】図１３の矢視Ｂ−Ｂ´断面図
【図１６】図１３の矢視Ｃ−Ｃ´断面図
【図１７】本発明の第５の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの平面図
【図１８】トレンチおよび素子分離絶縁膜の平面形状お
よび接続形態を示す図
【図１９】トレンチおよび素子分離絶縁膜の平面形状お
よび接続形態を示す図
【図２０】従来のトレンチキャパシタを用いたＮＡＮＤ
型ＤＲＡＭの問題を説明するための図
【図２１】本発明の第６の実施例に係るスタックドキャ
パシタを用いたＮＡＮＤ型ＤＲＡＭのセルアレイを示す
平面図
【図２２】図２１の矢視Ａ−Ａ´断面図
【図２３】図２１の矢視Ｂ−Ｂ´断面図
【図２４】図２１の矢視Ｃ−Ｃ´断面図
【図２５】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第１段階の製造工程における平面図
【図２６】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第１段階の製造工程における断面図
【図２７】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第２段階の製造工程における平面図
【図２８】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第２段階の製造工程における断面図
【図２９】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第３段階の製造工程における平面図
【図３０】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第３段階の製造工程における断面図
【図３１】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第３段階の製造工程における断面図
【図３２】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第４段階の製造工程における平面図
【図３３】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第４段階の製造工程における断面図
【図３４】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第４段階の製造工程における断面図
【図３５】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第５段階の製造工程における平面図
【図３６】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第５段階の製造工程における断面図
【図３７】本発明の第６の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイの第５段階の製造工程における断面図
【図３８】本発明の第７の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイを示す平面図
【図３９】図３８の矢視Ａ−Ａ′断面図
【図４０】図３８の矢視Ｂ−Ｂ′断面図
【図４１】図３８の矢視Ｃ−Ｃ′断面図
【図４２】本実施例の第７の実施例に係る２セル１ビッ
ト線コンタクト型ＤＲＡＭのセルアレイの製造方法を示
す図
【図４３】本実施例の第７の実施例に係る２セル１ビッ
ト線コンタクト型ＤＲＡＭのセルアレイの製造方法を示
す図
【図４４】本実施例の第７の実施例に係る２セル１ビッ
ト線コンタクト型ＤＲＡＭのセルアレイの製造方法を示
す図
【図４５】本実施例の第７の実施例に係る２セル１ビッ
ト線コンタクト型ＤＲＡＭのセルアレイの製造方法を示
す図
【図４６】本実施例の第７の実施例に係る２セル１ビッ
ト線コンタクト型ＤＲＡＭのセルアレイの製造方法を示
す図
【図４７】本実施例の第７の実施例に係る２セル１ビッ
ト線コンタクト型ＤＲＡＭのセルアレイの製造方法を示
す図
【図４８】本実施例の第７の実施例に係る２セル１ビッ
ト線コンタクト型ＤＲＡＭのセルアレイの製造方法を示
す図
【図４９】本実施例の第７の実施例に係る２セル１ビッ
ト線コンタクト型ＤＲＡＭのセルアレイの製造方法を示
す図
【図５０】本実施例の第７の実施例に係る２セル１ビッ
ト線コンタクト型ＤＲＡＭのセルアレイの製造方法を示
す図
【図５１】本実施例の第７の実施例に係る２セル１ビッ
ト線コンタクト型ＤＲＡＭのセルアレイの製造方法を示
す図
【図５２】本発明の第８の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイを示す平面図
【図５３】図５２の矢視Ａ−Ａ′断面図
【図５４】図５２の矢視Ｂ−Ｂ′断面図
【図５５】図５２の矢視Ｃ−Ｃ′断面図
【図５６】図５２の矢視Ｄ−Ｄ′断面図
【図５７】本発明の第８の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイの製造方法を示す
図
【図５８】本発明の第８の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイの製造方法を示す
図
【図５９】本発明の第８の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイの製造方法を示す
図
【図６０】本発明の第８の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイの製造方法を示す
図
【図６１】本発明の第８の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイの製造方法を示す
図
【図６２】本発明の第８の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイの製造方法を示す
図
【図６３】本発明の第８の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイの製造方法を示す
図
【図６４】本発明の第８の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイの製造方法を示す
図
【図６５】本発明の第８の実施例に係る２セル１ビット
線コンタクト型ＤＲＡＭのセルアレイの製造方法を示す
図
【図６６】本発明の第９の実施例に係るＮＡＮＤ型ＤＲ
ＡＭのセルアレイを示す平面図
【図６７】図６６の矢視Ａ−Ａ′断面図
【図６８】図６６の矢視Ｂ−Ｂ′断面図
【図６９】図６６の矢視Ｃ−Ｃ′断面図
【図７０】図６６の矢視Ｄ−Ｄ′断面図
【図７１】第９の実施例の変形例を示す図
【図７２】本発明の第１０の実施例に係る折り返しビッ
ト線方式のＤＲＡＭのセルアレイの平面図
【図７３】図７２の矢視Ａ−Ａ′断面図
【図７４】本発明の第１０の実施例に係る折り返しビッ
ト線方式のＤＲＡＭのセルアレイの製造方法を示す図
【図７５】本発明の第１０の実施例に係る折り返しビッ
ト線方式のＤＲＡＭのセルアレイの製造方法を示す図
【図７６】本発明の第１０の実施例に係る折り返しビッ
ト線方式のＤＲＡＭのセルアレイの製造方法を示す図
【図７７】従来のスタックドキャパシタを用いたＮＡＮ
Ｄ型ＤＲＡＭの問題を説明するための図
【符号の説明】
１…ｐ型シリコン基板、４…トレンチ、５…キャパシタ
絶縁膜、６…トレンチキャパシタ蓄積電極、９…ｎ型拡
散層（ソース、ドレイン）、１０…導電性パッド（接続
体）、４２…素子分離絶縁膜 １０２…ｐ型シリコン基板、１０８1 〜１０８8 （１０
８）…ゲート電極（ワード線）、１０９…ｎ型拡散層
（ソース、ドレイン）、１１３…ビット線、１１６…キ
ャパシタ絶縁膜、１１７…スタックドキャパシタ蓄積電
極、１１８…プレート電極、１４２´´´…素子分離絶
縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/76 H01L 21/822 H01L 27/04 H01L 27/108 H01L 29/78

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 主面に選択的に形成された複数のトレン
    チを有する半導体基板と、 前記複数のトレンチ内に形成され、前記半導体基板と、
    前記トレンチの表面上に形成されたキャパシタ絶縁膜
    と、このキャパシタ絶縁膜を介して前記トレンチに埋め
    込まれた蓄積容量電極とからなる複数のトレンチキャパ
    シタと、 前記トレンチキャパシタとメモリセルを形成するために
    前記半導体基板上に形成され、前記半導体基板上にゲー
    ト絶縁膜を介して形成されたゲート電極と、このゲート
    電極の両側の半導体基板上に形成されたソース・ドレイ
    ン領域とを有する複数のトランジスタと、 前記トレンチの周囲を取り囲むようにトレンチ上部側壁
    上に形成され、隣接するもの同士がその外周部分でかつ
    半導体基板の主面より下で直接接触し、前記トランジス
    タの少なくとも１つを他のトランジスタと電気的に絶縁
    するように線状に繋がった連鎖を形成する複数の素子分
    離絶縁膜と、 前記複数のトランジスタのソース・ドレイン領域の１つ
    と前記複数のキャパシタの対応する１つの蓄積電極とを
    夫々接続する複数の導電体と、を有し、前記複数の素子
    分離絶縁膜は前記トレンチの側壁に沿って形成され、前
    記素子分離絶縁膜の前記側壁に沿った方向の厚さが前記
    側壁に垂直方向の素子分離絶縁膜の厚さよりも大きいこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】 前記複数のトレンチの内壁に夫々形成さ
    れた複数の内部素子分離絶縁膜を更に有することを特徴
    とする請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記複数のトレンチは行列状に配設さ
    れ、前記トレンチに形成された前記複数の素子分離絶縁
    膜はビット線が形成される列方向に連結され、複数の素
    子分離領域を形成していることを特徴とする請求項１に
    記載の半導体記憶装置。
  4. 【請求項４】 前記複数のトレンチは少なくとも第１、
    第２、第３のトレンチを含み、これらトレンチの最上部
    側面にこれらを取り囲むように形成された第１、第２、
    第３の素子分離絶縁膜を有し、前記第１と第２の素子分
    離絶縁膜は前記トランジスタの１つを形成する領域を規
    定するように分離して形成され、第１と第３の素子分離
    膜は互いに接続され、第２と第３の素子分離絶縁膜は互
    いに接続されていることを特徴とする請求項１に記載の
    半導体記憶装置。
  5. 【請求項５】 少なくとも３つの素子分離絶縁膜が連結
    して接続され、素子分離領域を形成することを特徴とす
    る請求項１に記載の半導体記憶装置。
  6. 【請求項６】 主面に選択的に形成された複数のトレン
    チを有する半導体基板と、 前記複数のトレンチ内に形成され、前記トレンチの表面
    上に形成されたキャパシタ絶縁膜と、このキャパシタ絶
    縁膜を介して前記トレンチに埋め込まれた蓄積容量電極
    とからなる複数のトレンチキャパシタと、 前記トレンチキャパシタとメモリセルを形成するために
    前記半導体基板上に形成され、ゲート絶縁膜を介して形
    成されたゲート電極と、このゲート電極の両側に形成さ
    れたソース・ドレイン領域とを有する複数のトランジス
    タと、 トレンチ上部側壁上に形成され、前記メモリセルの少な
    くとも１つの電極から他のトランジスタのソースまたは
    ドレイン電極を電気的に絶縁する素子分離絶縁膜と、 前記複数のトランジスタのソース・ドレイン領域の１つ
    と前記複数のキャパシタの対応する１つの蓄積電極とを
    夫々接続する複数の導電体と、 を有し、前記素子分離絶縁膜は前記トレンチの側壁に沿
    って形成され、前記素子分離絶縁膜の前記側壁に沿った
    方向の厚さが前記側壁に垂直方向の素子分離絶縁膜の厚
    さよりも大きいことを特徴とする半導体装置。
  7. 【請求項７】 前記素子分離膜によって電気的に分離さ
    れたトランジスタのソースまたはドレイン電極は、前記
    半導体基板上に形成されていることを特徴とする請求項
    ６に記載の半導体装置。
  8. 【請求項８】 主面に選択的に形成された複数のトレン
    チを有する半導体基板と、 前記複数のトレンチ内に形成され、前記トレンチの表面
    上に形成されたキャパシタ絶縁膜と、このキャパシタ絶
    縁膜を介して前記トレンチに埋め込まれた蓄積容量電極
    とからなる複数のトレンチキャパシタと、 前記トレンチキャパシタとメモリセルを形成するために
    前記半導体基板上に形成され、ゲート絶縁膜を介して形
    成されたゲート電極と、このゲート電極の両側に形成さ
    れたソース・ドレイン領域とを有する複数のトランジス
    タと、 前記ゲート電極と同一構造であり、前記複数のトランジ
    スタのソース・ドレイン領域間に形成されるフィールド
    シールド分離用ゲートと、 トレンチ上部側壁上に形成され、前記メモリセルの少な
    くとも１つの電極から他のトランジスタのソースまたは
    ドレイン電極を電気的に絶縁する素子分離絶縁膜と、 前記複数のトランジスタのソース・ドレイン領域の１つ
    と前記複数のキャパシタの対応する１つの蓄積電極とを
    夫々接続する複数の導電体と、を有し、前記素子分離絶
    縁膜は前記トレンチの側壁に沿って形成され、前記素子
    分離絶縁膜の前記側壁に沿った方向の厚さが前記側壁に
    垂直方向の素子分離絶縁膜の厚さよりも大きいことを特
    徴とする半導体装置。
  9. 【請求項９】 前記素子分離膜によって電気的に分離さ
    れたトランジスタのソースまたはドレイン電極は、前記
    半導体基板上に形成されていることを特徴とする請求項
    ８に記載の半導体装置。
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