KR100330716B1 - 도전층 패턴과 그 하부 콘택홀 간의 얼라인먼트 마진을개선할수 있는 반도체 장치의 패턴 레이아웃 구조 - Google Patents

도전층 패턴과 그 하부 콘택홀 간의 얼라인먼트 마진을개선할수 있는 반도체 장치의 패턴 레이아웃 구조 Download PDF

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Abstract

그 하부에 형성되는 콘택홀을 통해 소정의 전도성 영역과 전기적으로 연결되는 도전층 패턴을 구비하는 반도체 장치의 패턴 레이아웃 구조가 개시되어 있다. 도전층 패턴은 일 측면과 상기 일 측면에 대응되는 타 측면의 폭들이 서로 다른 크기를 갖는 레이아웃으로 설계된다. 동일한 메모리 셀 면적 내에서 캐패시터의 스토리지 전극과 그 하부 콘택홀 간의 얼라인먼트 마진을 증가시킴으로써, 콘택홀 영역의 상부에서 스토리지 전극의 패턴 불량을 방지할 수 있다.

Description

도전층 패턴과 그 하부 콘택홀 간의 얼라인먼트 마진을 개선할 수 있는 반도체 장치의 패턴 레이아웃 구조{Layout structure of conductive layer pattern in semiconductor device for improving alignment margin between the pattern and contact hole thereunder}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 도전층 패턴과 그 하부 콘택홀 간의 얼라인먼트 마진(alignment margin)을 증가시킬 수 있는 반도체 장치의 패턴 레이아웃 구조에 관한 것이다.
집적 회로들은 일련의 마스킹 층들을 패터닝함으로써 제조되는데 연속적인 층들 상에서의 형상(feature)들은 서로 공간적인 관계를 갖는다. 따라서, 제조 공정의 한 부분으로서 각 레벨은 이전 레벨에 얼라인되어야 한다. 즉, 사진 공정 중새로 형성할 마스크의 패턴은 이전 단계에서 웨이퍼 상에 형성된 패턴에 얼라인되어야 한다.
고집적 메모리 소자의 디자인 룰은 1 메가비트(Mbit)-급 DRAM 시대의 약 1㎛ 수준에서 기가비트(Gbit)-급 DRAM에서는 약 0.15㎛ 수준으로 작아지고 있다. 디자인 룰은 공정 한계를 나타내는 인자로서, 딥-서브마이크론(deep submicron) 디자인 룰에서의 얼라인먼트 공차(alignment tolerance)는 소자의 치명적인 불량(fail)을 결정하는 주된 요인이 되고 있다. 따라서, 디자인 룰의 감소에 의해 전(前 )공정 또는 후속 공정에 형성되는 패턴과의 얼라인먼트 마진이 중요한 이슈로 대두되고 있다.
특히, 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치에서는 메모리 셀의 피치(pitch)가 감소함에 따라, 트랜지스터의 소오스 영역과 캐패시터의 스토리지 전극을 전기적으로 연결시키기 위한 콘택홀과 상기 콘택홀의 상부에 형성되는 스토리지 전극 간의 얼라인먼트 마진이 감소하여 소자의 불량을 일으키는 주 요인이 되고 있다.
도 1은 종래 방법에 의한 캐패시터 스토리지 전극의 레이아웃 구조를 도시한 평면도이고, 도 2는 도 1의 BB'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 트랜지스터 및 비트라인 등의 전도성 소자들이 형성되어 있는 반도체 기판(10)의 상부에 산화막과 같은 절연 물질을 증착하여 절연층(12)을 형성한다. 사진식각 공정을 통해 절연층(12)을 식각하여 기판(10)의 전도성 영역, 예컨대 트랜지스터의 소오스 영역(도시하지 않음)을 노출시키는콘택홀(14)을 형성한다.
이어서, 콘택홀(14)을 충분히 매립하면서 절연층(12)을 기준으로 일정한 두께를 갖도록 도전층(16), 예컨대 불순물이 도핑된 폴리실리콘층을 화학 기상 증착chemical vapor deposition; CVD) 방법으로 증착한다. 사진식각 공정을 통해 도전층(16)을 식각하여 콘택홀(14)을 통해 트랜지스터의 소오스 영역에 전기적으로 연결되는 캐패시터의 스토리지 전극(16)을 형성한다. 이때, 스토리지 전극(16)은 도 1에 도시한 바와 같이 평면상에서 일직선 형상의 레이아웃 구조로 형성된다.
상술한 종래 방법에 의하면, 사진 공정의 한계로 인하여 스토리지 전극의 하부에 형성되는 콘택홀의 크기를 어느 수준 이하로 줄이기가 어렵기 때문에 집적도를 증가시키기 위하여 스토리지 전극의 크기를 줄이게 되면 스토리지 전극과 그 하부 콘택홀 간의 얼라인먼트 마진(도 1 및 도 2의 L 참조)이 부족하게 된다. 그 결과, 스토리지 전극의 형성을 위한 식각 공정시 콘택홀의 입구에서 스토리지 전극의 일부분이 과도 식각되는 불량이 발생하게 된다.
도 3은 스토리지 전극과 그 하부 콘택홀 간의 얼라인먼트 마진 부족에 의해 발생하는 전극 패턴 불량을 도시한 주사 전자 현미경(scanning electron microscope; SEM) 사진으로서, 콘택홀의 입구가 스토리지 전극으로 완전히 커버되지 못하기 때문에 이 부위에서 셀 정전 용량의 누설이 발생하게 된다.
상술한 문제를 해결하기 위하여 콘택홀의 크기를 사진 공정의 한계 이하로 감소시키는 실험들이 진행되고 있으나, 이 경우 콘택홀이 완전히 개방되지 못하는 문제가 발생하고 있다.
또한, 스토리지 전극의 형성을 위한 식각 공정으로부터 콘택홀을 보호하기 위하여, 스토리지 전극용 도전층을 증착하기 전에 콘택홀 내의 양 측벽에 질화막 스페이서를 형성하여 콘택홀의 식각을 방지하는 방법이 제안되었다. 그러나, 이 방법은 공정이 추가되는 단점이 있으며, 질화막 스페이서가 각종 결함(defect)의 제공원이 되는 문제가 있다.
따라서, 본 발명의 일 목적은 도전층 패턴과 그 하부 콘택홀 간의 얼라인먼트 마진을 개선할 수 있는 반도체 장치의 패턴 레이아웃 구조를 제공하는데 있다.
본 발명의 다른 목적은 동일한 메모리 셀 면적 내에서 캐패시터의 스토리지 전극과 그 하부 콘택홀 간의 얼라인먼트 마진을 개선할 수 있는 반도체 장치의 캐패시터 레이아웃 구조를 제공하는데 있다.
도 1은 종래 방법에 의한 캐패시터 스토리지 전극의 레이아웃 구조를 도시한 평면도이다.
도 2는 도 1의 BB'선에 따른 단면도이다.
도 3은 종래 방법의 문제점을 도시한 SEM 사진이다.
도 4는 본 발명에 의한 캐패시터 스토리지 전극의 레이아웃 구조를 도시한 평면도이다.
도 5는 도 4의 CC'선을 따른 단면도이다.
도 6 내지 도 8은 본 발명의 실시예가 적용되는 DRAM 장치의 메모리 셀 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 절연층
104 : 콘택홀 106 : 스토리지 전극
200 : 반도체 기판 202 : 필드 산화막층
204 : 게이트 절연층 210 : 게이트 전극
212 : 게이트 캡핑층 214 : 측벽 스페이서
216a, 216b : 소오스/드레인 218a, 218b : 패드 전극
220 : 제1 층간 절연층 222 : 제1 콘택홀
224 : 비트라인 226 : 비트라인 캡핑층
230 : 제2 층간 절연층 232 : 식각 저지층
234 : 산화막층 236 : 제2 콘택홀
238 : 스토리지 전극 240 : 유전체층
242 : 플레이트 전극
상기 일 목적을 달성하기 위하여 본 발명은, 그 하부에 형성되는 콘택홀을 통해 소정의 전도성 영역과 전기적으로 연결되는 도전층 패턴을 구비하는 반도체 장치의 패턴 레이아웃 구조에 있어서, 상기 도전층 패턴은 일 측면과 상기 일 측면에 대응되는 타 측면의 폭들이 서로 다른 크기를 갖는 레이아웃으로 설계되는 것을 특징으로 하는 반도체 장치의 패턴 레이아웃 구조를 제공한다.
바람직하게는, 도전층 패턴은 일 측면의 폭이 콘택홀 부위에서의 폭보다 넓고 타 측면의 폭은 일 측면의 폭보다 좁은 레이아웃으로 설계된다. 여기서, 타 측면의 폭은 콘택홀 부위에서의 폭보다 좁은 레이아웃으로 설계된다.
바람직하게는, 도전층 패턴이 복수개 배치될 때, 도전층 패턴은 동일 평면상에서 폭이 넓은 부위와 폭이 좁은 부위가 교호적으로 배치되도록 설계된다.
또한, 상기 일 목적을 달성하기 위하여 본 발명은, 그 하부에 형성되는 콘택홀을 통해 소정의 전도성 영역과 전기적으로 연결되는 도전층 패턴을 구비하는 반도체 장치의 패턴 레이아웃 구조에 있어서, 상기 도전층 패턴은 사다리꼴 형상의 레이아웃으로 설계되고, 상기 콘택홀은 상기 사다리꼴의 긴 모서리변 쪽으로 치우쳐 위치하는 것을 특징으로 하는 반도체 장치의 패턴 레이아웃 구조를 제공한다.
바람직하게는, 도전층 패턴이 복수개 배치될 때, 도전층 패턴은 동일 평면상에서 사다리꼴의 긴 모서리변과 짧은 모서리변이 교호적으로 배치되도록 설계된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 그 하부에 형성되는 콘택홀을 통해 소정의 전도성 영역과 전기적으로 연결되는 제1 전극과, 상기 제1 전극의 상부에 유전체층을 개재하여 적층되는 제2 전극을 구비하는 캐패시터의 레이아웃 구조에 있어서, 상기 제1 전극은 일 측면과 상기 일 측면에 대응되는 타 측면의 폭들이 서로 다른 크기를 갖는 레이아웃으로 설계되는 것을 특징으로 하는 캐패시터의 레이아웃 구조를 제공한다.
바람직하게는, 제1 전극은 일 측면의 폭이 콘택홀 부위에서의 폭보다 넓고 타 측면의 폭은 일 측면의 폭보다 좁은 레이아웃으로 설계된다. 여기서, 타 측면의 폭은 콘택홀 부위에서의 폭보다 좁은 레이아웃으로 설계된다.
바람직하게는, 캐패시터가 복수개 배치될 때, 제1 전극은 동일 평면상에서 폭이 넓은 부위와 폭이 좁은 부위가 교호적으로 배치되도록 설계된다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 그 하부에 형성되는 콘택홀을 통해 소정의 전도성 영역과 전기적으로 연결되는 제1 전극과, 상기 제1 전극의 상부에 유전체층을 개재하여 적층되는 제2 전극을 구비하는 캐패시터의 레이아웃 구조에 있어서, 상기 제1 전극은 사다리꼴 형상의 레이아웃으로 설계되고, 상기 콘택홀은 상기 사다리꼴의 긴 모서리변 쪽으로 치우쳐 위치하는 것을 특징으로 하는 캐패시터의 레이아웃 구조를 제공한다.
바람직하게는, 캐패시터가 복수개 배치될 때, 제1 전극은 동일 평면상에서 사다리꼴의 긴 모서리변과 짧은 모서리변이 교호적으로 배치되도록 설계된다.
본 발명에 의하면, 캐패시터의 레이아웃 구조를 변경하여 동일한 메모리 셀 면적 내에서 캐패시터의 제1 전극(즉, 스토리지 전극)과 그 하부 콘택홀 간의 얼라인먼트 마진을 증가시킨다. 따라서, 콘택홀 영역의 상부에서 스토리지 전극의 패턴 불량을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4는 본 발명에 의한 캐패시터 스토리지 전극의 레이아웃 구조를 도시한 평면도이고, 도 5는 도 4의 CC'선을 따른 단면도이다.
도 4 및 도 5를 참조하면, 본 발명에 의한 캐패시터의 스토리지 전극(106)은일 측면과 상기 일 측면에 대응되는 타 측면의 폭들이 서로 다른 크기를 갖는 비대칭 레이아웃 구조로 설계된다. 바람직하게는, 스토리지 전극(106)은 사다리꼴 형상의 레이아웃으로 설계되고, 스토리지 전극(106)과 반도체 기판(100)의 표면에 형성되어 있는 전도성 영역, 예컨대 트랜지스터의 소오스 영역(도시하지 않음)을 전기적으로 연결하기 위한 콘택홀(104)은 사다리꼴 형상의 스토리지 전극(106)의 하부에서 상기 사다리꼴의 긴 모서리변 쪽으로 치우쳐 위치한다.
본 발명의 스토리지 전극(106)은 그 일 측면의 폭이 콘택홀(104) 부위에서의 폭보다 넓고 타 측면의 폭은 일 측면의 폭보다 좁은 레이아웃으로 설계된다. 스토리지 전극(106)의 타 측면의 폭은 콘택홀(104) 부위에서의 폭보다 좁은 레이아웃으로 설계되는 것이 바람직하다.
종래의 캐패시터 스토리지 전극(16)의 레이아웃 구조에 의하면, 동일한 폭의 스토리지 전극(16)들이 일정한 간격으로 반복 배치된다. 이때, 종래의 스토리지 전극(16)과 그 하부 콘택홀 간의 얼라인먼트 마진을 L이라 하면, 사다리꼴 형상의 레이아웃 패턴으로 형성되는 본 발명의 스토리지 전극(106)과 그 하부 콘택홀(104) 간의 얼라인먼트 마진은 L+α가 되어 α만큼 얼라인먼트 마진이 증대된다. 또한, 종래의 스토리지 전극(16)의 폭을 A라 하면, 본 발명의 스토리지 전극(106)은 사다리꼴의 긴 모서리변이 A+α가 되고 짧은 모서리변이 A-α가 되는 레이아웃 패턴으로 형성한다. 이러한 레이아웃 구조를 갖는 본 발명의 스토리지 전극(106)들을 동일 평면상에서 폭이 넓은 부위와 폭이 좁은 부위, 즉 사다리꼴의 긴 모서리변(A+α)과 짧은 모서리변(A-α)이 교호적으로 배치되도록 설계하면, 캐패시터가 형성되는 메모리 셀 면적을 종래와 동일하게 유지할 수 있다.
따라서, 본 발명에 의하면 동일한 셀 정전 용량을 확보하면서 스토리지 전극(106)과 그 하부 콘택홀(104) 간의 얼라인먼트 마진을 개선할 수 있다.
도 6 내지 도 8은 본 발명의 실시예가 적용되는 DRAM 장치의 메모리 셀 제조 방법을 설명하기 위한 단면도들이다.
도 6은 제2 콘택홀(236)을 형성하는 단계를 도시한다. 먼저, 반도체 기판(200)의 상부에 통상의 소자분리 공정을 실시하여 기판(200)을 액티브 영역과 필드 영역으로 구분하기 위한 필드 산화막층(202)을 형성한다. 이어서, 기판(200)의 액티브 영역 상부에 게이트 절연층(204)을 형성한 후, 그 상부에 폴리실리콘층(206), 텅스텐 실리사이드층(208) 및 캡핑층(212)을 순차적으로 증착한다. 폴리실리콘층(206)은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된다. 또한, 텅스텐 실리사이드 대신 타이타늄 실리사이드나 탄탈륨 실리사이드와 같은 다른 내화성 금속 실리사이드를 사용할 수 있음을 물론이다. 이어서, 사진식각 공정을 통해 캡핑층(212)을 게이트 전극의 패턴으로 패터닝한 후, 패터닝된 캡핑층(212)을 이용하여 텅스텐 실리사이드층(208) 및 폴리실리콘층(206)을 식각함으로써 폴리사이드 구조의 게이트 전극(210)을 형성한다. 게이트 전극(210)이 형성된 결과물의 상부에 산화막 또는 질화막을 증착하고 이를 전면 에치백하여 게이트 전극(210)의 양 측벽에 스페이서(214)들을 형성한다. 스페이서(214) 및 게이트 전극(210)을 마스크로 이용하여 불순물을 이온주입함으로써 게이트 전극(210) 양측의 기판 표면에 소오스영역(216a) 및 드레인 영역(216b)을 형성한다.
이어서, 트랜지스터가 형성된 기판(200)의 상부에 절연층(도시하지 않음)을 증착한다. 사진식각 공정을 통해 메모리 셀 어레이를 오픈시킨 후, 노출된 절연층을 전면 에치백하여 메모리 셀 어레이에 형성되어 있는 트랜지스터의 소오스 및 드레인 영역(216a, 216b)을 각각 노출시키는 셀프-얼라인 콘택홀을 형성한다. 다음에, 결과물의 상부에 도전층, 예컨대 도핑된 폴리실리콘층을 증착하고 이를 사진식각 공정으로 패터닝하여 상기 셀프-얼라인 콘택홀을 통해 소오스 및 드레인 영역(216a, 216b)에 각각 전기적으로 연결되는 패드 전극들(218a, 218b)을 형성한다. 여기서, 패드 전극들(218a, 218b)은 트랜지스터의 드레인 영역(216b)과 후속 공정에서 형성될 비트라인을 전기적으로 연결시키기 위한 제1 콘택홀 및 트랜지스터의 소오스 영역(216a)과 후속 공정에서 형성될 캐패시터의 스토리지 전극을 전기적으로 연결시키기 위한 제2 콘택홀의 애스펙트비(aspect ratio)를 감소시키는 역할을 한다.
패드 전극들(218a, 218b)이 형성된 결과물의 상부에 산화막과 같은 절연 물질을 증착하여 트랜지스터와 비트라인을 절연시키기 위한 제1 층간 절연층(220)을 형성한다. 이어서, 사진식각 공정을 통해 제1 층간 절연층(220)을 식각하여 트랜지스터의 드레인 영역(216b)에 연결되어 있는 패드 전극(218b)을 노출시키는 제1 콘택홀(222)을 형성한다. 결과물의 상부에 도전층(224)으로서, 예컨대 도핑된 폴리실리콘층을 증착하고 그 위에 비트라인 캡핑층(226)으로서, 예컨대 산화막을 증착한다. 이어서, 사진식각 공정을 통해 비트라인 캡핑층(226) 및 도전층(224)을 패터닝하여 제1 콘택홀(222)을 통해 패드 전극(218b)에 전기적으로 연결되는 비트라인(224)을 형성한다.
비트라인(224)이 형성된 결과물의 상부에 산화막과 같은 절연 물질을 증착하여 비트라인(224)과 캐패시터의 스토리지 전극을 절연시키기 위한 제2 층간 절연층(230)을 형성한다. 이어서, 제2 층간 절연층(230)의 상부에 질화막을 증착하여 식각 저지층(232)을 형성한 후, 그 상부에 임의의 습식 식각 공정에 대해 식각 저지층(232)에 대한 선택비를 갖는 절연 물질로서, 예컨대 산화막층(234)을 증착한다.
사진식각 공정을 통해 산화막층(234), 식각 저지층(232) 및 제2 층간 절연층(230)을 식각하여 트랜지스터의 소오스 영역(216a)에 연결되어 있는 패드 전극(218a)을 노출시키는 제2 콘택홀(236)을 형성한다. 이때, 선택적으로 제2 콘택홀(236)을 형성한 후, 결과물의 상부에 질화막을 증착하고 이를 전면 에치백하여 제2 콘택홀(236)의 내부 측벽에 콘택 스페이서를 형성할 수도 있다.
도 7은 스토리지 전극(238)을 형성하는 단계를 도시한다. 상술한 바와 같이 제2 콘택홀(236)을 형성한 후, 결과물의 상부에 도전층(238)으로서, 예컨대 인(P)이 도핑된 폴리실리콘층을 증착하고 이를 이를 사진식각 공정으로 패터닝하여 캐패시터의 제1 전극(즉, 스토리지 전극)(238)을 형성한다. 또는, 도전층(238)의 형성 전에 제2 콘택홀(236)을 인(P)으로 도핑된 폴리실리콘층으로 매립하여 콘택 플러그를 형성할 수도 있다.
여기서, 본 발명의 스토리지 전극(238)은 도 4에 도시한 바와 같이 그 일 측면과 상기 일 측면에 대응되는 타 측면의 폭들이 서로 다른 크기를 갖는 사다리꼴 형상의 레이아웃 구조로 설계된다. 이때, 제2 콘택홀(236)은 사다리꼴 스토리지 전극(238)의 긴 모서리변 쪽으로 치우쳐 위치하게 된다.
도 8은 캐패시터를 형성하는 단계를 도시한다. 상술한 바와 같이 스토리지 전극(238)을 형성한 후, 습식 식각 방법에 의해 스토리지 전극(238)의 하부에 존재하는 산화막층(234)을 언더컷하여 스토리지 전극(238)의 밑면을 노출시킨다. 이때, 식각 저지층(232)은 언더컷 공정시 그 하부의 제2 층간 절연층(230)이 식각되는 것을 방지하는 역할을 한다. 이와 같이 스토리지 전극(238)의 밑면을 노출시킴으로써, 유효 캐패시터 면적을 더욱 증대시킬 수 있다.
계속해서, 결과물의 상부에 유전체층(240) 및 캐패시터의 제2 전극(즉, 플레이트 전극)(242)을 순차적으로 적층하여 메모리 셀 어레이 영역에 캐패시터들을 형성한다. 이어서, 도시하지는 않았으나, 결과물의 상부에 산화막으로 이루어진 제3 층간 절연층을 형성한 후 통상의 금속 콘택 및 금속 배선층 공정을 진행하여 DRAM 장치를 완성한다.
상술한 본 발명의 실시예는 캐패시터의 스토리지 전극에 대한 레이아웃 구조를 예시하고 있으나, 콘택홀을 통해 하지층과 전기적으로 연결되는 임의의 도전층 패턴에 본 발명의 레이아웃 구조를 적용할 수 있음은 물론이다.
상술한 바와 같이 본 발명명에 의하면, 캐패시터의 레이아웃 구조를 변경하여 동일한 메모리 셀 면적 내에서 캐패시터의 스토리지 전극과 그 하부 콘택홀 간의 얼라인먼트 마진을 증가시킨다. 따라서, 콘택홀 영역의 상부에서 스토리지 전극의 패턴 불량을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 그 하부에 형성되는 콘택홀을 통해 소정의 전도성 영역과 전기적으로 연결되는 도전층 패턴을 구비하는 반도체 장치의 패턴 레이아웃 구조에 있어서,
    상기 도전층 패턴은 일 측면과 상기 일 측면에 대응되는 타 측면의 폭들이 서로 다른 크기를 갖는 레이아웃으로 설계되는 것을 특징으로 하는 반도체 장치의 패턴 레이아웃 구조.
  2. 제1항에 있어서, 상기 도전층 패턴은 상기 일 측면의 폭이 상기 콘택홀 부위에서의 폭보다 넓고 상기 타 측면의 폭은 상기 일 측면의 폭보다 좁은 레이아웃으로 설계되는 것을 특징으로 하는 반도체 장치의 패턴 레이아웃 구조.
  3. 제2항에 있어서, 상기 도전층 패턴은 상기 타 측면의 폭이 상기 콘택홀 부위에서의 폭보다 좁은 레이아웃으로 설계되는 것을 특징으로 하는 반도체 장치의 패턴 레이아웃 구조.
  4. 제2항에 있어서, 상기 도전층 패턴이 복수개 배치될 때, 상기 도전층 패턴은동일 평면상에서 폭이 넓은 부위와 폭이 좁은 부위가 교호적으로 배치되도록 설계되는 것을 특징으로 하는 반도체 장치의 패턴 레이아웃 구조.
  5. 그 하부에 형성되는 콘택홀을 통해 소정의 전도성 영역과 전기적으로 연결되는 도전층 패턴을 구비하는 반도체 장치의 패턴 레이아웃 구조에 있어서,
    상기 도전층 패턴은 사다리꼴 형상의 레이아웃으로 설계되고, 상기 콘택홀은 상기 사다리꼴의 긴 모서리변 쪽으로 치우쳐 위치하는 것을 특징으로 하는 반도체 장치의 패턴 레이아웃 구조.
  6. 제5항에 있어서, 상기 도전층 패턴이 복수개 배치될 때, 상기 도전층 패턴은 동일 평면상에서 사다리꼴의 긴 모서리변과 짧은 모서리변이 교호적으로 배치되도록 설계되는 것을 특징으로 하는 반도체 장치의 패턴 레이아웃 구조.
  7. 그 하부에 형성되는 콘택홀을 통해 소정의 전도성 영역과 전기적으로 연결되는 제1 전극과, 상기 제1 전극의 상부에 유전체층을 개재하여 적층되는 제2 전극을 구비하는 캐패시터의 레이아웃 구조에 있어서,
    상기 제1 전극은 일 측면과 상기 일 측면에 대응되는 타 측면의 폭들이 서로다른 크기를 갖는 레이아웃으로 설계되는 것을 특징으로 하는 캐패시터의 레이아웃 구조.
  8. 제7항에 있어서, 상기 제1 전극은 상기 일 측면의 폭이 상기 콘택홀 부위에서의 폭보다 넓고 상기 타 측면의 폭은 상기 일 측면의 폭보다 좁은 레이아웃으로 설계되는 것을 특징으로 하는 캐패시터의 레이아웃 구조.
  9. 제8항에 있어서, 상기 제1 전극은 상기 타 측면의 폭이 상기 콘택홀 부위에서의 폭보다 좁은 레이아웃으로 설계되는 것을 특징으로 하는 캐패시터의 레이아웃 구조.
  10. 제7항에 있어서, 상기 캐패시터가 복수개 배치될 때, 상기 제1 전극은 동일 평면상에서 폭이 넓은 부위와 폭이 좁은 부위가 교호적으로 배치되도록 설계되는 것을 특징으로 하는 캐패시터의 레이아웃 구조.
  11. 그 하부에 형성되는 콘택홀을 통해 소정의 전도성 영역과 전기적으로 연결되는 제1 전극과, 상기 제1 전극의 상부에 유전체층을 개재하여 적층되는 제2 전극을 구비하는 캐패시터의 레이아웃 구조에 있어서,
    상기 제1 전극은 사다리꼴 형상의 레이아웃으로 설계되고, 상기 콘택홀은 상기 사다리꼴의 긴 모서리변 쪽으로 치우쳐 위치하는 것을 특징으로 하는 캐패시터의 레이아웃 구조.
  12. 제11항에 있어서, 상기 캐패시터가 복수개 배치될 때, 상기 제1 전극은 동일 평면상에서 사다리꼴의 긴 모서리변과 짧은 모서리변이 교호적으로 배치되도록 설계되는 것을 특징으로 하는 캐패시터의 레이아웃 구조.
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