JP2001015711A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 本発明はロジック回路等の周辺回路とDRA
Mとが混載された半導体装置の製造方法に関し、同一基
板上に密なパターンと疎なパターンとを共に精度良く形
成することを目的とする。 【解決手段】 半導体基板1上に、DRAMの構成要素
となるトランジスタのゲート電極を高密度に形成するた
めのDRAM領域と、周辺回路の構成要素となるトラン
ジスタのゲート電極を比較的低密度に形成するための周
辺回路領域とを確保する。DRAM領域に、DRAMの
ゲート電極に対応するレジスト膜23を形成する。絶縁
膜22をエッチングした後、周辺回路領域に、周辺回路
のゲート電極に対応するレジスト膜24を形成する。D
RAM領域上に残存する絶縁膜22とレジスト膜24と
をマスクとして導電層21をエッチングして、DRAM
領域上、および周辺回路領域上にゲート電極を形成す
る。
Mとが混載された半導体装置の製造方法に関し、同一基
板上に密なパターンと疎なパターンとを共に精度良く形
成することを目的とする。 【解決手段】 半導体基板1上に、DRAMの構成要素
となるトランジスタのゲート電極を高密度に形成するた
めのDRAM領域と、周辺回路の構成要素となるトラン
ジスタのゲート電極を比較的低密度に形成するための周
辺回路領域とを確保する。DRAM領域に、DRAMの
ゲート電極に対応するレジスト膜23を形成する。絶縁
膜22をエッチングした後、周辺回路領域に、周辺回路
のゲート電極に対応するレジスト膜24を形成する。D
RAM領域上に残存する絶縁膜22とレジスト膜24と
をマスクとして導電層21をエッチングして、DRAM
領域上、および周辺回路領域上にゲート電極を形成す
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、DRAM(Dynamic Random Access
Memory)とロジック回路等の周辺回路とが混載された半
導体装置の製造に好適な半導体装置の製造方法に関す
る。
方法に係り、特に、DRAM(Dynamic Random Access
Memory)とロジック回路等の周辺回路とが混載された半
導体装置の製造に好適な半導体装置の製造方法に関す
る。
【0002】
【従来の技術】図12は、ロジック回路等の周辺回路と
DRAMとが同一基板上に混載された半導体装置(以
下、「DRAM混載IC」と称す)の従来の構造を表す
断面図である。従来のDRAM混載ICにおいて、半導
体基板1には分離酸化膜2が設けられている。半導体基
板1の上部には、ポリシリコン層3、タングステン層
(W)4、および酸化膜5が積層されたゲート電極6が
形成されている。
DRAMとが同一基板上に混載された半導体装置(以
下、「DRAM混載IC」と称す)の従来の構造を表す
断面図である。従来のDRAM混載ICにおいて、半導
体基板1には分離酸化膜2が設けられている。半導体基
板1の上部には、ポリシリコン層3、タングステン層
(W)4、および酸化膜5が積層されたゲート電極6が
形成されている。
【0003】ポリシリコン層3は、不純物を含有しない
シリコン膜に不純物を注入することで形成される注入ポ
リシリコン、または不純物を含有する状態で堆積される
ドープトポリシリコンで構成されている。ポリシリコン
層3とタングステン層4とは、タングステンシリサイド
構造の導電層を形成している。
シリコン膜に不純物を注入することで形成される注入ポ
リシリコン、または不純物を含有する状態で堆積される
ドープトポリシリコンで構成されている。ポリシリコン
層3とタングステン層4とは、タングステンシリサイド
構造の導電層を形成している。
【0004】DRAM混載ICのシリコン基板1上に
は、DRAMの構成要素と周辺回路の構成要素とが設け
られる。以下、DRAMの構成要素が設けられる領域を
「DRAM領域」と、また、周辺回路の構成要素が設け
られる領域を「周辺回路領域」と称す。従来のDRAM
混載ICにおいて、シリコン基板1上には、DRAM領
域にも、周辺回路領域にも、同じ構成を有するゲート電
極6が設けられている。
は、DRAMの構成要素と周辺回路の構成要素とが設け
られる。以下、DRAMの構成要素が設けられる領域を
「DRAM領域」と、また、周辺回路の構成要素が設け
られる領域を「周辺回路領域」と称す。従来のDRAM
混載ICにおいて、シリコン基板1上には、DRAM領
域にも、周辺回路領域にも、同じ構成を有するゲート電
極6が設けられている。
【0005】ゲート電極6の周囲はシリコン窒化膜7に
より覆われている。シリコン窒化膜7は、DRAM領域
では、ゲート電極6の上面および側面を覆うように、ま
た、周辺回路領域ではゲート電極6の側壁を構成するよ
うに成形されている。
より覆われている。シリコン窒化膜7は、DRAM領域
では、ゲート電極6の上面および側面を覆うように、ま
た、周辺回路領域ではゲート電極6の側壁を構成するよ
うに成形されている。
【0006】半導体基板1の上部には、更にポリシリコ
ン層8およびタングステン層9からなるタングステンシ
リサイド構造のビット線10が設けられている。ポリシ
リコン層8は、上述したポリシリコン層3と同様に注入
ポリシリコンまたはドープトポリシリコンで構成されて
いる。ビット線10は、公知のセルフアラインの手法で
設けられたコンタクトホールの中に形成されている。
ン層8およびタングステン層9からなるタングステンシ
リサイド構造のビット線10が設けられている。ポリシ
リコン層8は、上述したポリシリコン層3と同様に注入
ポリシリコンまたはドープトポリシリコンで構成されて
いる。ビット線10は、公知のセルフアラインの手法で
設けられたコンタクトホールの中に形成されている。
【0007】半導体基板1の上層には、層間絶縁膜1
1,12が形成されている。DRAM領域には、層間絶
縁膜11,12を貫通して半導体基板1に導通する下部
電極13が設けられている。下部電極13は、誘電膜1
4および上部電極15により覆われている。下部電極1
3、誘電膜14および上部電極15は、DRAMのメモ
リセルとして機能するキャパシタを構成している。
1,12が形成されている。DRAM領域には、層間絶
縁膜11,12を貫通して半導体基板1に導通する下部
電極13が設けられている。下部電極13は、誘電膜1
4および上部電極15により覆われている。下部電極1
3、誘電膜14および上部電極15は、DRAMのメモ
リセルとして機能するキャパシタを構成している。
【0008】周辺回路領域には、層間絶縁膜11,12
を貫通して半導体基板1に導通するタングステンプラグ
17が設けられている。層間絶縁膜12の上層には、そ
の表面と、上述したキャパシタ16とを覆う層間絶縁膜
18が形成されている。タングステンプラグ17は、層
間絶縁膜18の上層に設けられるアルミ配線19と導通
している。
を貫通して半導体基板1に導通するタングステンプラグ
17が設けられている。層間絶縁膜12の上層には、そ
の表面と、上述したキャパシタ16とを覆う層間絶縁膜
18が形成されている。タングステンプラグ17は、層
間絶縁膜18の上層に設けられるアルミ配線19と導通
している。
【0009】半導体基板1には、キャパシタ16の下部
電極13と導通する部位、タングステンプラグ17と導
通する部位、およびビット線10と導通する部位に不純
物拡散層20が設けられている。不純物拡散層20は、
ゲート電極6を挟むように形成されている。半導体基板
1において、不純物拡散層20はトランジスタのソース
ドレイン領域として、また、ゲート電極6に覆われる部
分はトランジスタのチャネルとしてそれぞれ機能する。
電極13と導通する部位、タングステンプラグ17と導
通する部位、およびビット線10と導通する部位に不純
物拡散層20が設けられている。不純物拡散層20は、
ゲート電極6を挟むように形成されている。半導体基板
1において、不純物拡散層20はトランジスタのソース
ドレイン領域として、また、ゲート電極6に覆われる部
分はトランジスタのチャネルとしてそれぞれ機能する。
【0010】図13は、従来のDRAM混載ICの製造
方法を説明するための図を示す。従来の製造方法では、
半導体基板1の全面にポリシリコン層3、タングステン
層4、および酸化膜5が順次堆積される。それらの積層
膜が写真製版およびエッチングによってパターニングさ
れることにより、DRAM領域および周辺回路領域にゲ
ート電極6が形成される(図13(A))。
方法を説明するための図を示す。従来の製造方法では、
半導体基板1の全面にポリシリコン層3、タングステン
層4、および酸化膜5が順次堆積される。それらの積層
膜が写真製版およびエッチングによってパターニングさ
れることにより、DRAM領域および周辺回路領域にゲ
ート電極6が形成される(図13(A))。
【0011】ゲート電極6の上部から半導体基板1に不
純物を注入することにより不純物拡散層20が形成され
る。不純物拡散層20やゲート電極6が覆われるよう
に、半導体基板1の全面にシリコン窒化膜7が成膜され
る(図13(B))。
純物を注入することにより不純物拡散層20が形成され
る。不純物拡散層20やゲート電極6が覆われるよう
に、半導体基板1の全面にシリコン窒化膜7が成膜され
る(図13(B))。
【0012】DRAM領域上のシリコン窒化膜7がレジ
スト膜(図示せず)で保護された状態で周辺回路領域の
シリコン窒化膜7がエッチングされる。その結果、周辺
回路領域には、シリコン窒化膜7によって、ゲート電極
6の側壁が構成される(図13(C))。シリコン窒化
膜7の上部から、所定の注入角度で半導体基板1に不純
物が注入される。その結果、周辺回路領域の不純物拡散
層20は、LDD(lightly Doped Drain)構造とな
る。
スト膜(図示せず)で保護された状態で周辺回路領域の
シリコン窒化膜7がエッチングされる。その結果、周辺
回路領域には、シリコン窒化膜7によって、ゲート電極
6の側壁が構成される(図13(C))。シリコン窒化
膜7の上部から、所定の注入角度で半導体基板1に不純
物が注入される。その結果、周辺回路領域の不純物拡散
層20は、LDD(lightly Doped Drain)構造とな
る。
【0013】半導体基板1の全面に層間絶縁膜11が堆
積される。DRAM領域に設けられている所定の不純物
拡散領域20に開口するように、セルフアラインの手法
でコンタクトホールが形成される。そのコンタクトホー
ルを介して不純物拡散層20と導通するビット線10が
形成される(図13(D))。
積される。DRAM領域に設けられている所定の不純物
拡散領域20に開口するように、セルフアラインの手法
でコンタクトホールが形成される。そのコンタクトホー
ルを介して不純物拡散層20と導通するビット線10が
形成される(図13(D))。
【0014】ビット線10および層間絶縁膜11の上層
に層間絶縁膜12が形成される。層間絶縁膜10,11
を貫通してDRAM領域の所定の不純物拡散層20に導
通するようにコンタクトホールが設けられる。そのコン
タクトホールを介して不純物拡散層20と導通する下部
電極13が形成される。下部電極13が覆われるよう
に、絶縁膜14および上部電極15が形成され、キャパ
シタ16が構成される(図13(E))。
に層間絶縁膜12が形成される。層間絶縁膜10,11
を貫通してDRAM領域の所定の不純物拡散層20に導
通するようにコンタクトホールが設けられる。そのコン
タクトホールを介して不純物拡散層20と導通する下部
電極13が形成される。下部電極13が覆われるよう
に、絶縁膜14および上部電極15が形成され、キャパ
シタ16が構成される(図13(E))。
【0015】以後、層間絶縁膜12の上層に層間絶縁膜
18が成膜され、周辺回路領域にタングステンプラグ1
7が形成され、更に、タングステンプラグ17と導通す
るアルミ配線19が形成されることにより従来のDRA
M混載ICが形成される(図12参照)。
18が成膜され、周辺回路領域にタングステンプラグ1
7が形成され、更に、タングステンプラグ17と導通す
るアルミ配線19が形成されることにより従来のDRA
M混載ICが形成される(図12参照)。
【0016】
【発明が解決しようとする課題】DRAM混載ICで
は、ビット線10を収納するためのコンタクトホールが
セルフアラインの手法で設けられる。このため、DRA
M領域のゲート電極6は、その最上層が酸化膜5である
ことが望ましい。一方、周辺回路領域のゲート電極6に
は低抵抗化が望まれる。従って、周辺回路領域のゲート
電極6は、より低抵抗化に適した構造であることが望ま
しい。
は、ビット線10を収納するためのコンタクトホールが
セルフアラインの手法で設けられる。このため、DRA
M領域のゲート電極6は、その最上層が酸化膜5である
ことが望ましい。一方、周辺回路領域のゲート電極6に
は低抵抗化が望まれる。従って、周辺回路領域のゲート
電極6は、より低抵抗化に適した構造であることが望ま
しい。
【0017】しかしながら、従来の製造方法では、上記
の如くDRAM領域のゲート電極6と周辺回路領域のゲ
ート電極6とが同じ工程により形成される。このため、
従来の製造方法では、DRAMの構成要素となるゲート
電極6と、周辺回路の構成要素となるゲート電極6とを
異なる構造とすることができなかった。
の如くDRAM領域のゲート電極6と周辺回路領域のゲ
ート電極6とが同じ工程により形成される。このため、
従来の製造方法では、DRAMの構成要素となるゲート
電極6と、周辺回路の構成要素となるゲート電極6とを
異なる構造とすることができなかった。
【0018】また、DRAM混載ICでは、一般にDR
AM領域のゲート電極6が、周辺回路のゲート電極6に
比して密に形成される。このため、DRAM混載ICの
製造過程では、DRAM領域のゲート電極6をパターニ
ングする際に、周辺回路領域のゲート電極6をパターニ
ングする場合に比して高い精度が要求される。
AM領域のゲート電極6が、周辺回路のゲート電極6に
比して密に形成される。このため、DRAM混載ICの
製造過程では、DRAM領域のゲート電極6をパターニ
ングする際に、周辺回路領域のゲート電極6をパターニ
ングする場合に比して高い精度が要求される。
【0019】しかしながら、従来の製造方法では、DR
AM領域のゲート電極6と周辺回路領域のゲート電極6
とが同じ工程で形成される。このため、従来の製造方法
では、DRAM領域の密なゲート電極6と、周辺回路領
域の疎なゲート電極6とを、それらに要求される精度に
応じた適切な工程でそれぞれ形成することができなかっ
た。
AM領域のゲート電極6と周辺回路領域のゲート電極6
とが同じ工程で形成される。このため、従来の製造方法
では、DRAM領域の密なゲート電極6と、周辺回路領
域の疎なゲート電極6とを、それらに要求される精度に
応じた適切な工程でそれぞれ形成することができなかっ
た。
【0020】本発明は、上記のような課題を解決するた
めになされたもので、同一基板上に構造の異なる配線層
を形成することのできる半導体装置の製造方法を提供す
ることを第1の目的とする。また、本発明は、同一基板
上に密なパターンと疎なパターンとを、共に精度良く形
成することのできる半導体装置の製造方法を提供するこ
とを第2の目的とする。
めになされたもので、同一基板上に構造の異なる配線層
を形成することのできる半導体装置の製造方法を提供す
ることを第1の目的とする。また、本発明は、同一基板
上に密なパターンと疎なパターンとを、共に精度良く形
成することのできる半導体装置の製造方法を提供するこ
とを第2の目的とする。
【0021】
【課題を解決するための手段】請求項1記載の発明は、
半導体基板上に所望の回路パターンを形成するための半
導体装置の製造方法であって、半導体基板の領域を、主
として高密度にパターンを含む高密度領域と、主として
低密度にパターンを含む低密度領域とに区分して、前記
高密度領域に写真製版によりパターン転写を行うステッ
プと、前記低密度領域に写真製版によりパターン転写を
行うステップと、前記高密度領域および前記低密度領域
に転写されたパターンを半導体基板上に形成するステッ
プと、を含むことを特徴とするものである。
半導体基板上に所望の回路パターンを形成するための半
導体装置の製造方法であって、半導体基板の領域を、主
として高密度にパターンを含む高密度領域と、主として
低密度にパターンを含む低密度領域とに区分して、前記
高密度領域に写真製版によりパターン転写を行うステッ
プと、前記低密度領域に写真製版によりパターン転写を
行うステップと、前記高密度領域および前記低密度領域
に転写されたパターンを半導体基板上に形成するステッ
プと、を含むことを特徴とするものである。
【0022】請求項2記載の発明は、請求項1記載の半
導体装置の製造方法であって、前記高密度領域の写真製
版は、高密度なパターン形成に適した第1レジスト材を
用いて実行され、前記低密度領域の写真製版は、前記第
1レジストに比して低密度なパターン形成に適した第2
レジスト材を用いて実行されることを特徴とするもので
ある。
導体装置の製造方法であって、前記高密度領域の写真製
版は、高密度なパターン形成に適した第1レジスト材を
用いて実行され、前記低密度領域の写真製版は、前記第
1レジストに比して低密度なパターン形成に適した第2
レジスト材を用いて実行されることを特徴とするもので
ある。
【0023】請求項3記載の発明は、請求項1または2
記載の半導体装置の製造方法であって、前記低密度領域
を保護した状態で、前記高密度領域にパターンを形成す
るためのエッチングを行うステップと、前記高密津領域
を保護した状態で、前記低密度領域にパターンを形成す
るためのエッチングを行うステップと、を含むことを特
徴とするものである。
記載の半導体装置の製造方法であって、前記低密度領域
を保護した状態で、前記高密度領域にパターンを形成す
るためのエッチングを行うステップと、前記高密津領域
を保護した状態で、前記低密度領域にパターンを形成す
るためのエッチングを行うステップと、を含むことを特
徴とするものである。
【0024】請求項4記載の発明は、請求項1乃至3の
何れか1項記載の半導体装置の製造方法であって、前記
半導体基板には、DRAMの構成要素を形成するための
DRAM領域と、周辺回路を形成するための周辺回路領
域とが含まれ、前記高密度領域にはDRAMの構成要素
として形成されるトランジスタのゲート電極が含まれ、
前記低密度領域には周辺回路の構成要素として形成され
るトランジスタのゲート電極が含まれることを特徴とす
るものである。
何れか1項記載の半導体装置の製造方法であって、前記
半導体基板には、DRAMの構成要素を形成するための
DRAM領域と、周辺回路を形成するための周辺回路領
域とが含まれ、前記高密度領域にはDRAMの構成要素
として形成されるトランジスタのゲート電極が含まれ、
前記低密度領域には周辺回路の構成要素として形成され
るトランジスタのゲート電極が含まれることを特徴とす
るものである。
【0025】請求項5記載の発明は、請求項4記載の半
導体装置の製造方法であって、パターン転写に先立って
半導体基板上に導電層と絶縁膜とを形成するステップ
と、前記絶縁膜上の高密度領域中に、所望形状の第1レ
ジスト膜を形成するステップと、前記第1レジスト膜を
マスクとして前記絶縁膜をエッチングするステップと、
前記エッチングの後に前記低密度領域に所望形状の第2
レジスト膜を形成するステップと、前記高密度領域上の
絶縁膜と、前記低密度領域上の第2レジスト膜とをマス
クとして前記導電層をエッチングするステップと、を含
むことを特徴とするものである。
導体装置の製造方法であって、パターン転写に先立って
半導体基板上に導電層と絶縁膜とを形成するステップ
と、前記絶縁膜上の高密度領域中に、所望形状の第1レ
ジスト膜を形成するステップと、前記第1レジスト膜を
マスクとして前記絶縁膜をエッチングするステップと、
前記エッチングの後に前記低密度領域に所望形状の第2
レジスト膜を形成するステップと、前記高密度領域上の
絶縁膜と、前記低密度領域上の第2レジスト膜とをマス
クとして前記導電層をエッチングするステップと、を含
むことを特徴とするものである。
【0026】請求項6記載の発明は、請求項5記載の半
導体装置の製造方法であって、前記導電層は不純物を含
有するシリコン膜であると共に、前記第2レジスト膜を
除去した後に、半導体基板の全面にシリサイド生成用の
金属を堆積させるステップを備えることを特徴とするも
のである。
導体装置の製造方法であって、前記導電層は不純物を含
有するシリコン膜であると共に、前記第2レジスト膜を
除去した後に、半導体基板の全面にシリサイド生成用の
金属を堆積させるステップを備えることを特徴とするも
のである。
【0027】請求項7記載の発明は、請求項4記載の半
導体装置の製造方法であって、パターン転写に先立って
半導体基板上に不純物を含有するシリコン膜と、シリサ
イド膜と、絶縁膜とを形成するステップと、前記絶縁膜
上の高密度領域中に、所望形状の第1レジスト膜を形成
するステップと、前記レジスト膜をマスクとして前記絶
縁膜および前記シリサイド膜をエッチングするステップ
と、前記エッチングの後に前記低密度領域に所望形状の
第2レジスト膜を形成するステップと、前記高密度領域
上の絶縁膜と、前記低密度領域上の第2レジスト膜とを
マスクとして前記シリコン膜をエッチングするステップ
と、前記第2レジスト膜を除去した後に、半導体基板の
全面にシリサイド生成用の金属を堆積させるステップ
と、を備えることを特徴とするものである。
導体装置の製造方法であって、パターン転写に先立って
半導体基板上に不純物を含有するシリコン膜と、シリサ
イド膜と、絶縁膜とを形成するステップと、前記絶縁膜
上の高密度領域中に、所望形状の第1レジスト膜を形成
するステップと、前記レジスト膜をマスクとして前記絶
縁膜および前記シリサイド膜をエッチングするステップ
と、前記エッチングの後に前記低密度領域に所望形状の
第2レジスト膜を形成するステップと、前記高密度領域
上の絶縁膜と、前記低密度領域上の第2レジスト膜とを
マスクとして前記シリコン膜をエッチングするステップ
と、前記第2レジスト膜を除去した後に、半導体基板の
全面にシリサイド生成用の金属を堆積させるステップ
と、を備えることを特徴とするものである。
【0028】請求項8記載の発明は、半導体基板上に所
望の回路パターンを形成するための半導体装置の製造方
法であって、形成すべき回路パターンは第1群のパター
ンと第2群のパターンとに区分され、前記第1群のパタ
ーンを写真製版によりパターン転写するステップと、前
記第2群のパターンを写真製版によりパターン転写する
ステップと、前記第1群のパターンおよび前記第2群の
パターンを半導体基板上に形成するステップとを含み、
前記第1群のパターンは、主として、形成すべき回路パ
ターンのピッチに比べて大きなピッチで配列され、か
つ、前記第2群のパターンは、主として、形成すべき回
路パターンのピッチに比べて大きなピッチで配列されて
いることを特徴とするものである。
望の回路パターンを形成するための半導体装置の製造方
法であって、形成すべき回路パターンは第1群のパター
ンと第2群のパターンとに区分され、前記第1群のパタ
ーンを写真製版によりパターン転写するステップと、前
記第2群のパターンを写真製版によりパターン転写する
ステップと、前記第1群のパターンおよび前記第2群の
パターンを半導体基板上に形成するステップとを含み、
前記第1群のパターンは、主として、形成すべき回路パ
ターンのピッチに比べて大きなピッチで配列され、か
つ、前記第2群のパターンは、主として、形成すべき回
路パターンのピッチに比べて大きなピッチで配列されて
いることを特徴とするものである。
【0029】請求項9記載の発明は、請求項8記載の半
導体装置の製造方法であって、DRAMの構成要素であ
るトランジスタのゲート電極が前記第1群のパターンお
よび前記第2群のパターンに区分されることを特徴とす
るものである。
導体装置の製造方法であって、DRAMの構成要素であ
るトランジスタのゲート電極が前記第1群のパターンお
よび前記第2群のパターンに区分されることを特徴とす
るものである。
【0030】請求項10記載の発明は、請求項8記載の
半導体装置の製造方法であって、半導体基板上に形成さ
れる配線のパターンが前記第1群のパターンおよび前記
第2群のパターンに区分されることを特徴とするもので
ある。
半導体装置の製造方法であって、半導体基板上に形成さ
れる配線のパターンが前記第1群のパターンおよび前記
第2群のパターンに区分されることを特徴とするもので
ある。
【0031】請求項11記載の発明は、請求項8記載の
半導体装置の製造方法であって、パターン転写に先立っ
て半導体基板上に導電層と絶縁膜とを形成するステップ
と、前記絶縁膜上に前記第1群のパターンに対応する第
1レジスト膜を形成するステップと、前記第1レジスト
膜をマスクとして前記絶縁膜をエッチングするステップ
と、前記エッチングの後に前記第2群のパターンに対応
する第2レジスト膜を形成するステップと、前記導電層
上に残存する前記絶縁膜と、前記第2レジスト膜とをマ
スクとして前記導電層をエッチングするステップと、を
含むことを特徴とするものである。
半導体装置の製造方法であって、パターン転写に先立っ
て半導体基板上に導電層と絶縁膜とを形成するステップ
と、前記絶縁膜上に前記第1群のパターンに対応する第
1レジスト膜を形成するステップと、前記第1レジスト
膜をマスクとして前記絶縁膜をエッチングするステップ
と、前記エッチングの後に前記第2群のパターンに対応
する第2レジスト膜を形成するステップと、前記導電層
上に残存する前記絶縁膜と、前記第2レジスト膜とをマ
スクとして前記導電層をエッチングするステップと、を
含むことを特徴とするものである。
【0032】請求項12記載の発明は、請求項8記載の
半導体装置の製造方法であって、パターン転写に先立っ
て半導体基板上に導電層と、絶縁膜と、前記導電層と同
じエッチングレートを示す導電層相当膜とを形成するス
テップと、前記導電層相当膜上に前記第1群のパターン
に対応する第1レジスト膜を形成するステップと、前記
第1レジスト膜をマスクとして前記導電層相当膜をエッ
チングするステップと、前記エッチングの後に前記第2
群のパターンに対応する第2レジスト膜を形成するステ
ップと、前記絶縁膜上に残存する前記導電層相当膜と、
前記第2レジスト膜とをマスクとして前記絶縁膜をエッ
チングするステップと、前記絶縁膜をマスクとして前記
導電層をエッチングすると共に、前記絶縁膜上に残存す
る前記導電層相当膜をエッチングにより除去するステッ
プと、を含むことを特徴とするものである。
半導体装置の製造方法であって、パターン転写に先立っ
て半導体基板上に導電層と、絶縁膜と、前記導電層と同
じエッチングレートを示す導電層相当膜とを形成するス
テップと、前記導電層相当膜上に前記第1群のパターン
に対応する第1レジスト膜を形成するステップと、前記
第1レジスト膜をマスクとして前記導電層相当膜をエッ
チングするステップと、前記エッチングの後に前記第2
群のパターンに対応する第2レジスト膜を形成するステ
ップと、前記絶縁膜上に残存する前記導電層相当膜と、
前記第2レジスト膜とをマスクとして前記絶縁膜をエッ
チングするステップと、前記絶縁膜をマスクとして前記
導電層をエッチングすると共に、前記絶縁膜上に残存す
る前記導電層相当膜をエッチングにより除去するステッ
プと、を含むことを特徴とするものである。
【0033】請求項13記載の発明は、半導体基板上に
所望の回路パターンを形成するための半導体装置の製造
方法であって、前記半導体基板の領域は、第1群のパタ
ーンを形成すべき第1領域と、第2群のパターンを形成
すべき第2領域とに区分され、前記半導体基板上に導電
層と絶縁膜とを形成するステップと、前記絶縁膜上の前
記第1領域中に、前記第1群のパターンに対応する第1
レジスト膜を形成するステップと、前記第1レジスト膜
をマスクとして前記絶縁膜をエッチングするステップ
と、前記第2領域を保護した状態で、前記第1領域上に
残存する絶縁膜をマスクとして前記第1領域に露出する
導電層をエッチングするステップと、前記第1領域を覆
い、かつ、前記第2群のパターンに対応する部分を覆う
第2レジスト膜を形成するステップと、前記第2レジス
ト膜をマスクとして前記第2領域に露出する導電層をエ
ッチングするステップと、を含むことを特徴とするもの
である。
所望の回路パターンを形成するための半導体装置の製造
方法であって、前記半導体基板の領域は、第1群のパタ
ーンを形成すべき第1領域と、第2群のパターンを形成
すべき第2領域とに区分され、前記半導体基板上に導電
層と絶縁膜とを形成するステップと、前記絶縁膜上の前
記第1領域中に、前記第1群のパターンに対応する第1
レジスト膜を形成するステップと、前記第1レジスト膜
をマスクとして前記絶縁膜をエッチングするステップ
と、前記第2領域を保護した状態で、前記第1領域上に
残存する絶縁膜をマスクとして前記第1領域に露出する
導電層をエッチングするステップと、前記第1領域を覆
い、かつ、前記第2群のパターンに対応する部分を覆う
第2レジスト膜を形成するステップと、前記第2レジス
ト膜をマスクとして前記第2領域に露出する導電層をエ
ッチングするステップと、を含むことを特徴とするもの
である。
【0034】請求項14記載の発明は、半導体基板上に
所望の回路パターンを形成するための半導体装置の製造
方法であって、半導体基板の領域は、第1群のパターン
を形成すべき第1領域と、第2群のパターンを形成すべ
き第2領域とに区分され、半導体基板上に不純物を含有
するシリコン膜と、シリサイド膜と、絶縁膜とを形成す
るステップと、前記絶縁膜上の前記第1領域中に、前記
第1群のパターンに対応する第1レジスト膜を形成する
ステップと、前記レジスト膜をマスクとして前記絶縁膜
および前記シリサイド膜をエッチングするステップと、
前記エッチングの後に前記第2領域に、前記第2群のパ
ターンに対応する第2レジスト膜を形成するステップ
と、前記第1領域上に残存する絶縁膜と、前記第2領域
上の第2レジスト膜とをマスクとして前記シリコン膜を
エッチングにより除去するステップと、前記第2レジス
ト膜を除去した後に、半導体基板の全面にシリサイド生
成用の金属を堆積させるステップと、を含むことを特徴
とするものである。
所望の回路パターンを形成するための半導体装置の製造
方法であって、半導体基板の領域は、第1群のパターン
を形成すべき第1領域と、第2群のパターンを形成すべ
き第2領域とに区分され、半導体基板上に不純物を含有
するシリコン膜と、シリサイド膜と、絶縁膜とを形成す
るステップと、前記絶縁膜上の前記第1領域中に、前記
第1群のパターンに対応する第1レジスト膜を形成する
ステップと、前記レジスト膜をマスクとして前記絶縁膜
および前記シリサイド膜をエッチングするステップと、
前記エッチングの後に前記第2領域に、前記第2群のパ
ターンに対応する第2レジスト膜を形成するステップ
と、前記第1領域上に残存する絶縁膜と、前記第2領域
上の第2レジスト膜とをマスクとして前記シリコン膜を
エッチングにより除去するステップと、前記第2レジス
ト膜を除去した後に、半導体基板の全面にシリサイド生
成用の金属を堆積させるステップと、を含むことを特徴
とするものである。
【0035】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【0036】実施の形態1.図1および図2は、本発明
の実施の形態1の製造方法を説明するための図である。
本実施形態の製造方法は、ロジック回路などの周辺回路
とDRAMとを同一基板上に備えるDRAM混載ICを
製造するための方法である。
の実施の形態1の製造方法を説明するための図である。
本実施形態の製造方法は、ロジック回路などの周辺回路
とDRAMとを同一基板上に備えるDRAM混載ICを
製造するための方法である。
【0037】本実施形態の製造方法では、先ず、半導体
基板1に分離酸化膜2が設けられる。半導体基板1の上
層には、その全面が覆われるように導電層21および絶
縁膜22が堆積される(図1(A))。導電層21は、
注入ポリシリコン膜、ドープトポリシリコン膜、シリサ
イド膜、或いはサリサイド膜などで形成することができ
る。
基板1に分離酸化膜2が設けられる。半導体基板1の上
層には、その全面が覆われるように導電層21および絶
縁膜22が堆積される(図1(A))。導電層21は、
注入ポリシリコン膜、ドープトポリシリコン膜、シリサ
イド膜、或いはサリサイド膜などで形成することができ
る。
【0038】尚、注入ポリシリコン膜は、不純物を含ま
ない状態で堆積されたポリシリコン膜に不純物を注入す
ることで形成することができる。ドープトポリシリコン
は、不純物を含有するようにポリシリコン膜を堆積させ
ることで形成することができる。シリサイド膜は、シリ
コンと金属との反応生成物であるシリサイドを堆積させ
ることにより形成することができる。また、サリサイド
膜は、シリコン膜の上部から金属を堆積させてシリコン
の露出部にシリサイドを生成させることにより形成する
ことができる。
ない状態で堆積されたポリシリコン膜に不純物を注入す
ることで形成することができる。ドープトポリシリコン
は、不純物を含有するようにポリシリコン膜を堆積させ
ることで形成することができる。シリサイド膜は、シリ
コンと金属との反応生成物であるシリサイドを堆積させ
ることにより形成することができる。また、サリサイド
膜は、シリコン膜の上部から金属を堆積させてシリコン
の露出部にシリサイドを生成させることにより形成する
ことができる。
【0039】半導体基板1は、図1におけるほぼ左半分
の領域がDRAM領域として用いられ、図1におけるほ
ぼ右半分の領域が周辺回路領域として用いられる。本実
施形態の製造方法では、先ず、そのDRAM領域上にレ
ジスト膜23がパターニングされる(図1(B))。レ
ジスト膜23は、ピッチの狭いパターンの形成に適した
特性を有しており、例えばネガティブタイプのレジスト
材により形成される。
の領域がDRAM領域として用いられ、図1におけるほ
ぼ右半分の領域が周辺回路領域として用いられる。本実
施形態の製造方法では、先ず、そのDRAM領域上にレ
ジスト膜23がパターニングされる(図1(B))。レ
ジスト膜23は、ピッチの狭いパターンの形成に適した
特性を有しており、例えばネガティブタイプのレジスト
材により形成される。
【0040】レジスト膜23をマスクとして、導電層2
1が露出するまでドライエッチングが行われる。その結
果、DRAM領域上で、絶縁膜22が所望の形状にパタ
ーニングされる。上記のエッチングが終了すると、残存
するレジスト膜23が除去される(図1(C))。
1が露出するまでドライエッチングが行われる。その結
果、DRAM領域上で、絶縁膜22が所望の形状にパタ
ーニングされる。上記のエッチングが終了すると、残存
するレジスト膜23が除去される(図1(C))。
【0041】半導体基板1の周辺回路領域にレジスト膜
24がパターニングされる(図1(D))。レジスト膜
24は、ピッチの広いパターンの形成に適した特性を有
しており、例えばポジティブタイプのレジスト材により
形成される。
24がパターニングされる(図1(D))。レジスト膜
24は、ピッチの広いパターンの形成に適した特性を有
しており、例えばポジティブタイプのレジスト材により
形成される。
【0042】DRAM領域に残存する絶縁膜22と、周
辺回路領域に形成されたレジスト膜24とをマスクとし
てドライエッチングが行われる。その結果、DRAM領
域には、導電層21と絶縁膜22とからなるゲート電極
が、また、周辺回路には導電層21からなるゲート電極
が、それぞれ形成される(図1(E))。
辺回路領域に形成されたレジスト膜24とをマスクとし
てドライエッチングが行われる。その結果、DRAM領
域には、導電層21と絶縁膜22とからなるゲート電極
が、また、周辺回路には導電層21からなるゲート電極
が、それぞれ形成される(図1(E))。
【0043】DRAM混載ICにおいて、DRAM領域
には、周辺回路領域に比して密にゲート電極を形成する
必要がある。写真製版によるパターン転写を行う場合、
密なパターンを精度良く転写する条件と、疎なパターン
を精度良く転写する条件とに差異が生ずることがある。
このため、DRAM領域のゲート電極のパターンと、周
辺回路領域のゲート電極のパターンとを一回の写真製版
で同時に転写する場合は、それらが別個に転写される場
合に比して写真製版のマージンが減少する。
には、周辺回路領域に比して密にゲート電極を形成する
必要がある。写真製版によるパターン転写を行う場合、
密なパターンを精度良く転写する条件と、疎なパターン
を精度良く転写する条件とに差異が生ずることがある。
このため、DRAM領域のゲート電極のパターンと、周
辺回路領域のゲート電極のパターンとを一回の写真製版
で同時に転写する場合は、それらが別個に転写される場
合に比して写真製版のマージンが減少する。
【0044】上述の如く、本実施形態の製造方法では、
DRAM領域のゲート電極に対応するレジスト膜23
と、周辺回路領域のゲート電極に対応するレジスト膜2
4とが、それぞれ別個の工程でパターン転写される。更
に、本実施形態においては、密なパターンの形成に適し
たレジスト材でレジスト膜23が成膜され、かつ、疎な
パターンの形成に適したレジスト材でレジスト膜24が
成膜される。このため、本実施形態の製造方法によれ
ば、パターン密度の相違に関わらず、DRAM領域のゲ
ート電極と周辺回路領域のゲート電極とを、共に優れた
寸法精度で形成することができる。
DRAM領域のゲート電極に対応するレジスト膜23
と、周辺回路領域のゲート電極に対応するレジスト膜2
4とが、それぞれ別個の工程でパターン転写される。更
に、本実施形態においては、密なパターンの形成に適し
たレジスト材でレジスト膜23が成膜され、かつ、疎な
パターンの形成に適したレジスト材でレジスト膜24が
成膜される。このため、本実施形態の製造方法によれ
ば、パターン密度の相違に関わらず、DRAM領域のゲ
ート電極と周辺回路領域のゲート電極とを、共に優れた
寸法精度で形成することができる。
【0045】半導体基板1には、ゲート電極を構成する
導電層21および絶縁膜22の上部から不純物が注入さ
れる。その結果、半導体基板1には、ゲート電極を挟む
ように不純物拡散層20が形成される。半導体基板1の
上層には、不純物拡散層20やゲート電極が覆われるよ
うにシリコン窒化膜7が形成される(図2(A))。
導電層21および絶縁膜22の上部から不純物が注入さ
れる。その結果、半導体基板1には、ゲート電極を挟む
ように不純物拡散層20が形成される。半導体基板1の
上層には、不純物拡散層20やゲート電極が覆われるよ
うにシリコン窒化膜7が形成される(図2(A))。
【0046】DRAM領域上のシリコン窒化膜7がレジ
スト膜(図示せず)で保護された状態で、周辺回路領域
のシリコン窒化膜7がエッチングされる。その結果、周
辺回路領域には、上面が露出し、かつ、側面がシリコン
窒化膜7の側壁で覆われたゲート電極が形成される(図
2(B))。上記のエッチングが終了すると、所定の注
入角度で半導体基板1に不純物が注入される。その結
果、周辺回路領域に、LDD構造の不純物拡散層20が
形成される。
スト膜(図示せず)で保護された状態で、周辺回路領域
のシリコン窒化膜7がエッチングされる。その結果、周
辺回路領域には、上面が露出し、かつ、側面がシリコン
窒化膜7の側壁で覆われたゲート電極が形成される(図
2(B))。上記のエッチングが終了すると、所定の注
入角度で半導体基板1に不純物が注入される。その結
果、周辺回路領域に、LDD構造の不純物拡散層20が
形成される。
【0047】次に、半導体基板20に対して、コバルト
(Co)などの金属が堆積される。シリコンの露出して
いる部分では、シリコンとCoとが反応することにより
コバルトシリサイドが生成される。本実施形態では、上
記の処理が実行されることにより、周辺回路領域のゲー
ト電極(導電層21)の上面と、周辺回路領域の不純物
拡散層20の上面とに、すなわち、周辺回路領域に形成
されるトランジスタのゲート電極の表面と、そのトラン
ジスタのソースドレイン領域の表面とにコバルトシリサ
イド(以下、「サリサイド膜25」と称す)が生成され
る(図2(C))。
(Co)などの金属が堆積される。シリコンの露出して
いる部分では、シリコンとCoとが反応することにより
コバルトシリサイドが生成される。本実施形態では、上
記の処理が実行されることにより、周辺回路領域のゲー
ト電極(導電層21)の上面と、周辺回路領域の不純物
拡散層20の上面とに、すなわち、周辺回路領域に形成
されるトランジスタのゲート電極の表面と、そのトラン
ジスタのソースドレイン領域の表面とにコバルトシリサ
イド(以下、「サリサイド膜25」と称す)が生成され
る(図2(C))。
【0048】導電層21や不純物拡散層20の表面にサ
リサイド膜25が形成されると、それらの層の抵抗値
(以下、「配線抵抗」と称す)を減少させることができ
る。従って、本実施形態の製造方法によれば、周辺回路
領域に、配線抵抗の小さなトランジスタを形成すること
ができる。
リサイド膜25が形成されると、それらの層の抵抗値
(以下、「配線抵抗」と称す)を減少させることができ
る。従って、本実施形態の製造方法によれば、周辺回路
領域に、配線抵抗の小さなトランジスタを形成すること
ができる。
【0049】半導体基板1の上層には、その全面が覆わ
れるように層間絶縁膜11が堆積される。DRAM領域
に設けられている所定の不純物拡散領域20に開口する
ように、セルフアラインの手法でコンタクトホールが形
成される。次いで、そのコンタクトホールを介して不純
物拡散層20と導通するビット線10が形成される。ビ
ット線10および層間絶縁膜11が覆われるように、そ
れらの上層に層間絶縁膜12が形成される。層間絶縁膜
10,11を貫通してDRAM領域の所定の不純物拡散
層20に導通するようにコンタクトホールが設けられ
る。そのコンタクトホールを介して不純物拡散層20と
導通する下部電極13が形成される。下部電極13が覆
われるように、絶縁膜14および上部電極15が形成さ
れ、キャパシタ16が構成される(図2(D))。
れるように層間絶縁膜11が堆積される。DRAM領域
に設けられている所定の不純物拡散領域20に開口する
ように、セルフアラインの手法でコンタクトホールが形
成される。次いで、そのコンタクトホールを介して不純
物拡散層20と導通するビット線10が形成される。ビ
ット線10および層間絶縁膜11が覆われるように、そ
れらの上層に層間絶縁膜12が形成される。層間絶縁膜
10,11を貫通してDRAM領域の所定の不純物拡散
層20に導通するようにコンタクトホールが設けられ
る。そのコンタクトホールを介して不純物拡散層20と
導通する下部電極13が形成される。下部電極13が覆
われるように、絶縁膜14および上部電極15が形成さ
れ、キャパシタ16が構成される(図2(D))。
【0050】以後、層間絶縁膜12およびキャパシタ1
6が覆われるように、それらの上層に層間絶縁膜18が
成膜され、周辺回路領域にタングステンプラグ17が形
成され、更に、タングステンプラグ17と導通するアル
ミ配線19が形成されることによりDRAM混載ICが
形成される(図12参照)。
6が覆われるように、それらの上層に層間絶縁膜18が
成膜され、周辺回路領域にタングステンプラグ17が形
成され、更に、タングステンプラグ17と導通するアル
ミ配線19が形成されることによりDRAM混載ICが
形成される(図12参照)。
【0051】図2(D)に示す如く、本実施形態の製造
方法によれば、DRAM領域のゲート電極を導電層21
と絶縁膜22とからなる2層構造とすると共に、周辺回
路領域のゲート電極およびソースドレイン領域を、サリ
サイド膜25を含む構造とすることができる。ビット線
10のコンタクトホールをセルフアラインの手法で形成
する場合は、DRAM領域のゲート電極の最上層を絶縁
膜とすることが必要である。一方、周辺回路のトランジ
スタに優れた電気特性を与えるためには、周辺回路領域
のゲート電極がサリサイド膜25を形成し得る構造であ
ること、すなわち、導電層21の上層が酸化層22で覆
われていないことが望ましい。
方法によれば、DRAM領域のゲート電極を導電層21
と絶縁膜22とからなる2層構造とすると共に、周辺回
路領域のゲート電極およびソースドレイン領域を、サリ
サイド膜25を含む構造とすることができる。ビット線
10のコンタクトホールをセルフアラインの手法で形成
する場合は、DRAM領域のゲート電極の最上層を絶縁
膜とすることが必要である。一方、周辺回路のトランジ
スタに優れた電気特性を与えるためには、周辺回路領域
のゲート電極がサリサイド膜25を形成し得る構造であ
ること、すなわち、導電層21の上層が酸化層22で覆
われていないことが望ましい。
【0052】本実施形態の製造方法によれば、DRAM
領域のゲート電極と、周辺回路領域のゲート電極とが別
工程でパターニングされるため、それら2つのゲート電
極を異なる構造とすることができる。具体的には、DR
AM領域のゲート電極の構造と、周辺回路領域のゲート
電極の構造とを、それぞれ上述した所望の構造とするこ
とができる。このため、本実施形態の製造方法によれ
ば、高い信頼性と優れた電気特性とを有するDRAM混
載ICを高い歩留まりで製造することができる。
領域のゲート電極と、周辺回路領域のゲート電極とが別
工程でパターニングされるため、それら2つのゲート電
極を異なる構造とすることができる。具体的には、DR
AM領域のゲート電極の構造と、周辺回路領域のゲート
電極の構造とを、それぞれ上述した所望の構造とするこ
とができる。このため、本実施形態の製造方法によれ
ば、高い信頼性と優れた電気特性とを有するDRAM混
載ICを高い歩留まりで製造することができる。
【0053】ところで、上記の実施形態においては、D
RAM領域のゲート電極を形成するためのレジスト膜2
3と、周辺回路領域のゲート電極を形成するためのレジ
スト膜24とを異なるレジスト材で形成することとして
いるが、本発明はこれに限定されるものではなく、両者
を同じレジスト材で形成することとしてもよい。
RAM領域のゲート電極を形成するためのレジスト膜2
3と、周辺回路領域のゲート電極を形成するためのレジ
スト膜24とを異なるレジスト材で形成することとして
いるが、本発明はこれに限定されるものではなく、両者
を同じレジスト材で形成することとしてもよい。
【0054】尚、上記の実施形態においては、DRAM
領域が前記請求項1記載の「高密度領域」に、周辺回路
領域が前記請求項1記載の「低密度領域」に、それぞれ
相当している。また、レジスト膜23の材料が前記請求
項2記載の「第1レジスト材」に、レジスト膜24の材
料が前記請求項2記載の「第2レジスト材」に、それぞ
れ相当している。更に、レジスト膜23が前記請求項5
記載の「第1レジスト膜」に、レジスト膜24が前記請
求項5記載の「第2レジスト膜」に、それぞれ相当して
いる
領域が前記請求項1記載の「高密度領域」に、周辺回路
領域が前記請求項1記載の「低密度領域」に、それぞれ
相当している。また、レジスト膜23の材料が前記請求
項2記載の「第1レジスト材」に、レジスト膜24の材
料が前記請求項2記載の「第2レジスト材」に、それぞ
れ相当している。更に、レジスト膜23が前記請求項5
記載の「第1レジスト膜」に、レジスト膜24が前記請
求項5記載の「第2レジスト膜」に、それぞれ相当して
いる
【0055】実施の形態2.次に、図3および図4を参
照して、本発明の実施の形態2について説明する。図3
および図4は、本実施形態の半導体装置の製造方法を説
明するための図を示す。本実施形態の製造方法では、実
施の形態1の場合と同様の手法で(図1(A)〜図1
(C)参照)、すなわち、密なパターンの形成に適した
レジスト膜23を用いる手法で、DRAM領域上に絶縁
膜22がパターニングされる(図3(A)および図3
(B))。
照して、本発明の実施の形態2について説明する。図3
および図4は、本実施形態の半導体装置の製造方法を説
明するための図を示す。本実施形態の製造方法では、実
施の形態1の場合と同様の手法で(図1(A)〜図1
(C)参照)、すなわち、密なパターンの形成に適した
レジスト膜23を用いる手法で、DRAM領域上に絶縁
膜22がパターニングされる(図3(A)および図3
(B))。
【0056】本実施形態の製造方法では、次に、周辺回
路領域の全面が覆われるようにレジスト膜26が形成さ
れる(図3(C))。
路領域の全面が覆われるようにレジスト膜26が形成さ
れる(図3(C))。
【0057】周辺回路領域の導電層21がレジスト膜2
6で保護された状態で、絶縁膜22をマスクとするドラ
イエッチングが行われる。その結果、DRAM領域に、
導電層21と絶縁膜22とからなるゲート電極が形成さ
れる(図3(D))。
6で保護された状態で、絶縁膜22をマスクとするドラ
イエッチングが行われる。その結果、DRAM領域に、
導電層21と絶縁膜22とからなるゲート電極が形成さ
れる(図3(D))。
【0058】本実施形態の製造方法では、次に、DRA
M領域の全面と、周辺回路領域上の所定領域(ゲート電
極を形成すべき領域)とが覆われるように、レジスト膜
27が形成される(図4(A))。レジスト膜27は、
実施の形態1におけるレジスト膜24と同様に、ピッチ
の広いパターンの形成に適した特性を有している。
M領域の全面と、周辺回路領域上の所定領域(ゲート電
極を形成すべき領域)とが覆われるように、レジスト膜
27が形成される(図4(A))。レジスト膜27は、
実施の形態1におけるレジスト膜24と同様に、ピッチ
の広いパターンの形成に適した特性を有している。
【0059】周辺回路領域上に露出した状態で残存する
導電層21が除去されるように、レジスト膜27をマス
クとするドライエッチングが行われる。上記のドライエ
ッチングが終了すると、レジスト膜27が除去される。
その結果、DRAM領域に、導電層21と絶縁膜22と
からなるゲート電極が、また、周辺回路に、導電層21
からなるゲート電極がそれぞれ形成される(図4
(B))。以後、実施の形態1の場合と同様の処理が行
われることにより本実施形態のDRAM混載ICが製造
される(図2(A)〜図2(D)参照)。
導電層21が除去されるように、レジスト膜27をマス
クとするドライエッチングが行われる。上記のドライエ
ッチングが終了すると、レジスト膜27が除去される。
その結果、DRAM領域に、導電層21と絶縁膜22と
からなるゲート電極が、また、周辺回路に、導電層21
からなるゲート電極がそれぞれ形成される(図4
(B))。以後、実施の形態1の場合と同様の処理が行
われることにより本実施形態のDRAM混載ICが製造
される(図2(A)〜図2(D)参照)。
【0060】上述の如く、本実施形態の製造方法によれ
ば、実施の形態1の場合と同様に、DRAM領域のゲー
ト電極を形成するためのレジスト膜23と、周辺回路領
域のゲート電極を形成するためのレジスト膜27とを、
別個の工程で形成することができる。従って、本実施形
態の製造方法によれば、実施の形態1の製造方法で得ら
れる効果をそのまま享受することができる。
ば、実施の形態1の場合と同様に、DRAM領域のゲー
ト電極を形成するためのレジスト膜23と、周辺回路領
域のゲート電極を形成するためのレジスト膜27とを、
別個の工程で形成することができる。従って、本実施形
態の製造方法によれば、実施の形態1の製造方法で得ら
れる効果をそのまま享受することができる。
【0061】本実施形態の製造方法によれば、DRAM
領域のゲート電極を形成するための導電層21のエッチ
ングと、周辺回路領域のゲート電極を形成するための導
電層21のエッチングとを別個に行うことができる。密
度の高いパターンを精度良く形成するためのエッチング
条件と、密度の低いパターンを精度良く形成するための
エッチング条件とは必ずしも一致しない。本実施形態の
製造方法によれば、DRAM領域の導電層21と、周辺
領域の導電層21を、それらのパターン密度に応じて適
当な条件でそれぞれエッチングすることができる。この
ため、本実施形態の製造方法によれば、DRAM領域の
ゲート電極および周辺回路領域のゲート電極を、実施の
形態1の場合に比して更に精度良く形成することができ
る。
領域のゲート電極を形成するための導電層21のエッチ
ングと、周辺回路領域のゲート電極を形成するための導
電層21のエッチングとを別個に行うことができる。密
度の高いパターンを精度良く形成するためのエッチング
条件と、密度の低いパターンを精度良く形成するための
エッチング条件とは必ずしも一致しない。本実施形態の
製造方法によれば、DRAM領域の導電層21と、周辺
領域の導電層21を、それらのパターン密度に応じて適
当な条件でそれぞれエッチングすることができる。この
ため、本実施形態の製造方法によれば、DRAM領域の
ゲート電極および周辺回路領域のゲート電極を、実施の
形態1の場合に比して更に精度良く形成することができ
る。
【0062】ところで、上記の実施形態においては、D
RAM領域のゲート電極を形成するためのレジスト膜2
3と、周辺回路領域のゲート電極を形成するためのレジ
スト膜27とを異なるレジスト材で形成することとして
いるが、本発明はこれに限定されるものではなく、両者
を同じレジスト材で形成することとしてもよい。
RAM領域のゲート電極を形成するためのレジスト膜2
3と、周辺回路領域のゲート電極を形成するためのレジ
スト膜27とを異なるレジスト材で形成することとして
いるが、本発明はこれに限定されるものではなく、両者
を同じレジスト材で形成することとしてもよい。
【0063】実施の形態3.次に、図5および図6を参
照して、本発明の実施の形態3について説明する。図5
および図6は、本実施形態の半導体装置の製造方法を説
明するための図を示す。本実施形態の製造方法では、先
ず、半導体基板1に分離酸化膜2が設けられる。半導体
基板1の上層には、その全面が覆われるようにポリシリ
コン層28が形成される。ポリシリコン層28の上層に
は、ストッパ膜29、シリサイド膜30、および絶縁膜
31が順次堆積される(図5(A))。
照して、本発明の実施の形態3について説明する。図5
および図6は、本実施形態の半導体装置の製造方法を説
明するための図を示す。本実施形態の製造方法では、先
ず、半導体基板1に分離酸化膜2が設けられる。半導体
基板1の上層には、その全面が覆われるようにポリシリ
コン層28が形成される。ポリシリコン層28の上層に
は、ストッパ膜29、シリサイド膜30、および絶縁膜
31が順次堆積される(図5(A))。
【0064】ポリシリコン層28は、注入ポリシリコン
またはドープトポリシリコンにより形成される。ストッ
パ膜29は、シリコン酸化膜またはシリコン窒化膜で形
成される。シリサイド膜30には、例えばタングステン
シリサイド膜が用いられる。また、絶縁膜31は、シリ
コン酸化膜で構成される。
またはドープトポリシリコンにより形成される。ストッ
パ膜29は、シリコン酸化膜またはシリコン窒化膜で形
成される。シリサイド膜30には、例えばタングステン
シリサイド膜が用いられる。また、絶縁膜31は、シリ
コン酸化膜で構成される。
【0065】半導体基板1のDRAM領域上に、レジス
ト膜33がパターニングされる(図5(B))。レジス
ト膜33は、実施の形態1におけるレジスト膜23と同
様に、ピッチの狭いパターンの形成に適した特性を有す
るレジスト材で形成される。
ト膜33がパターニングされる(図5(B))。レジス
ト膜33は、実施の形態1におけるレジスト膜23と同
様に、ピッチの狭いパターンの形成に適した特性を有す
るレジスト材で形成される。
【0066】レジスト膜33をマスクとして、シリサイ
ド膜30と絶縁膜31とを除去するためのドライエッチ
ングが行われる。この際、エッチングの進行はストッパ
膜29によって阻止される。上記のエッチングが行われ
ることにより、シリサイド膜30と絶縁膜31とがDR
AM領域上で所望形状にパターニングされる(図5
(C))。
ド膜30と絶縁膜31とを除去するためのドライエッチ
ングが行われる。この際、エッチングの進行はストッパ
膜29によって阻止される。上記のエッチングが行われ
ることにより、シリサイド膜30と絶縁膜31とがDR
AM領域上で所望形状にパターニングされる(図5
(C))。
【0067】半導体基板1の周辺回路領域にレジスト膜
34がパターニングされる(図5(D))。レジスト膜
34は、実施の形態1におけるレジスト膜24と同様に
ピッチの広いパターンの形成に適した特性を有してい
る。
34がパターニングされる(図5(D))。レジスト膜
34は、実施の形態1におけるレジスト膜24と同様に
ピッチの広いパターンの形成に適した特性を有してい
る。
【0068】DRAM領域に残存する絶縁膜31および
シリサイド膜30と、周辺回路領域に形成されたレジス
ト膜34とをマスクとしてドライエッチングが行われ
る。その結果、DRAM領域では、ポリシリコン層2
8、ストッパ膜29、シリサイド膜30および絶縁膜3
1が所望の形状に、また、周辺回路領域では、ポリシリ
コン層28とストッパ膜29とが所望の形状に、それぞ
れパターニングされる(図6(A))。
シリサイド膜30と、周辺回路領域に形成されたレジス
ト膜34とをマスクとしてドライエッチングが行われ
る。その結果、DRAM領域では、ポリシリコン層2
8、ストッパ膜29、シリサイド膜30および絶縁膜3
1が所望の形状に、また、周辺回路領域では、ポリシリ
コン層28とストッパ膜29とが所望の形状に、それぞ
れパターニングされる(図6(A))。
【0069】半導体基板1には不純物拡散層20が形成
される。次いで、不純物拡散層20やゲート電極が覆わ
れるようにシリコン窒化膜7が形成される(図6
(B))。
される。次いで、不純物拡散層20やゲート電極が覆わ
れるようにシリコン窒化膜7が形成される(図6
(B))。
【0070】周辺回路領域のシリコン窒化膜7がエッチ
ングされることにより、周辺回路領域に、シリコン窒化
膜7による側壁が形成される。この際、ゲート電極(ポ
リシリコン層28)の表面を覆っていたストッパ膜29
が同時に除去される(図6(C))。
ングされることにより、周辺回路領域に、シリコン窒化
膜7による側壁が形成される。この際、ゲート電極(ポ
リシリコン層28)の表面を覆っていたストッパ膜29
が同時に除去される(図6(C))。
【0071】以後、実施の形態1の場合と同様の手順
で、周辺回路領域の不純物拡散層20がLDD構造とさ
れ、周辺回路領域にサリサイド膜35が形成され(図6
(D))、キャパシタ16やタングステンプラグ17が
形成されることにより本実施形態のDRAM混載ICが
形成される(図2(D)、および図12参照)。
で、周辺回路領域の不純物拡散層20がLDD構造とさ
れ、周辺回路領域にサリサイド膜35が形成され(図6
(D))、キャパシタ16やタングステンプラグ17が
形成されることにより本実施形態のDRAM混載ICが
形成される(図2(D)、および図12参照)。
【0072】上述の如く、本実施形態の製造方法では、
実施の形態1の場合と同様に、DRAM領域のゲート電
極を形成するためのレジスト膜33と、周辺回路領域の
ゲート電極を形成するためのレジスト膜34とをそれぞ
れ別個の工程で形成することができる。このため、本実
施形態の製造方法によれば、実施の形態1の場合と同様
に、パターン密度の相違に関わらず、DRAM領域のゲ
ート電極と周辺回路領域のゲート電極とを、共に優れた
寸法精度で形成することができる。
実施の形態1の場合と同様に、DRAM領域のゲート電
極を形成するためのレジスト膜33と、周辺回路領域の
ゲート電極を形成するためのレジスト膜34とをそれぞ
れ別個の工程で形成することができる。このため、本実
施形態の製造方法によれば、実施の形態1の場合と同様
に、パターン密度の相違に関わらず、DRAM領域のゲ
ート電極と周辺回路領域のゲート電極とを、共に優れた
寸法精度で形成することができる。
【0073】また、本実施形態の製造方法によれば、図
6(D)に示す如く、DRAM領域にシリサイド構造の
ゲート電極を形成し、かつ、周辺回路領域にサリサイド
膜25を含む配線構造を形成することができる。このた
め、本実施形態の製造方法によれば、DRAM領域およ
び周辺回路領域の双方に十分に小さな配線抵抗を有し、
高速動作に有利なDRAM混載ICを製造することがで
きる。
6(D)に示す如く、DRAM領域にシリサイド構造の
ゲート電極を形成し、かつ、周辺回路領域にサリサイド
膜25を含む配線構造を形成することができる。このた
め、本実施形態の製造方法によれば、DRAM領域およ
び周辺回路領域の双方に十分に小さな配線抵抗を有し、
高速動作に有利なDRAM混載ICを製造することがで
きる。
【0074】ところで、上記の実施形態においては、D
RAM領域のゲート電極を形成するためのレジスト膜3
3と、周辺回路領域のゲート電極を形成するためのレジ
スト膜34とを異なるレジスト材で形成することとして
いるが、本発明はこれに限定されるものではなく、両者
を同じレジスト材で形成することとしてもよい。
RAM領域のゲート電極を形成するためのレジスト膜3
3と、周辺回路領域のゲート電極を形成するためのレジ
スト膜34とを異なるレジスト材で形成することとして
いるが、本発明はこれに限定されるものではなく、両者
を同じレジスト材で形成することとしてもよい。
【0075】尚、上記の実施形態においては、レジスト
膜33が前記請求項7記載の「第1レジスト膜」に、レ
ジスト膜34が前記請求項7記載の「第2レジスト膜」
に、それぞれ相当している。
膜33が前記請求項7記載の「第1レジスト膜」に、レ
ジスト膜34が前記請求項7記載の「第2レジスト膜」
に、それぞれ相当している。
【0076】実施の形態4.次に、図7を参照して、本
発明の実施の形態4について説明する。図7は、本実施
形態の半導体装置の製造方法を説明するための図を示
す。本実施形態の製造方法では、実施の形態1の場合と
同様に、分離酸化膜2の形成された半導体基板1の上層
に、導電層36および絶縁膜37が順次形成される(図
7(A))。
発明の実施の形態4について説明する。図7は、本実施
形態の半導体装置の製造方法を説明するための図を示
す。本実施形態の製造方法では、実施の形態1の場合と
同様に、分離酸化膜2の形成された半導体基板1の上層
に、導電層36および絶縁膜37が順次形成される(図
7(A))。
【0077】次に、半導体基板1のDRAM領域に、レ
ジスト膜38がパターニングされる。レジスト膜38
は、DRAM領域上に形成すべき全てのゲート電極のう
ち一部に対応する部位に設けられる(図7(B))。以
下、上述した一部のゲート電極を「第1群のゲート電
極」と称す。
ジスト膜38がパターニングされる。レジスト膜38
は、DRAM領域上に形成すべき全てのゲート電極のう
ち一部に対応する部位に設けられる(図7(B))。以
下、上述した一部のゲート電極を「第1群のゲート電
極」と称す。
【0078】レジスト膜38をマスクとして、導電層3
6が露出するまでドライエッチングが行われる。その結
果、DRAM領域上には、第1群のゲート電極に対応す
るように絶縁膜37がパターニングされる(図7
(C))。
6が露出するまでドライエッチングが行われる。その結
果、DRAM領域上には、第1群のゲート電極に対応す
るように絶縁膜37がパターニングされる(図7
(C))。
【0079】次に、半導体基板1のDRAM領域および
周辺回路領域にレジスト膜39がパターニングされる。
レジスト膜38は、DRAM領域上に形成すべき全ての
ゲート電極のうち、上述した第1群のゲート電極に含ま
れない全ての電極、および、周辺回路領域上に形成すべ
き全てのゲート電極に対応する部位に設けられる(図7
(D))。以下、それらのゲート電極を「第2群のゲー
ト電極」と称す。
周辺回路領域にレジスト膜39がパターニングされる。
レジスト膜38は、DRAM領域上に形成すべき全ての
ゲート電極のうち、上述した第1群のゲート電極に含ま
れない全ての電極、および、周辺回路領域上に形成すべ
き全てのゲート電極に対応する部位に設けられる(図7
(D))。以下、それらのゲート電極を「第2群のゲー
ト電極」と称す。
【0080】DRAM領域上にパターニングされた絶縁
膜37と、DRAM領域上および周辺回路領域上に形成
されたレジスト膜39とをマスクとしてドライエッチン
グが行われる。その結果、半導体基板1上に、導電層3
6と絶縁膜37とからなる第1群のゲート電極と、導電
層36のみで構成される第2群のゲート電極とが形成さ
れる(図7(E))。
膜37と、DRAM領域上および周辺回路領域上に形成
されたレジスト膜39とをマスクとしてドライエッチン
グが行われる。その結果、半導体基板1上に、導電層3
6と絶縁膜37とからなる第1群のゲート電極と、導電
層36のみで構成される第2群のゲート電極とが形成さ
れる(図7(E))。
【0081】本実施形態においては、第1群に属するゲ
ート電極と第2群に属するゲート電極とがDRAM領域
上で交互に並ぶように、それら第1群および第2群が設
定されている。つまり、DRAM領域上に形成される全
てのゲート電極のピッチに比べて、第1群のゲート電極
のピッチ、および第2群のゲート電極のピッチが共に大
きくなるような設定が施されている。
ート電極と第2群に属するゲート電極とがDRAM領域
上で交互に並ぶように、それら第1群および第2群が設
定されている。つまり、DRAM領域上に形成される全
てのゲート電極のピッチに比べて、第1群のゲート電極
のピッチ、および第2群のゲート電極のピッチが共に大
きくなるような設定が施されている。
【0082】ゲート電極のパターン転写は、パターンの
ピッチが広いほど容易である。従って、本実施形態の製
造方法によれば、DRAM領域上に形成すべき全てのゲ
ート電極のパターンが一回の写真製版で転写される場合
に比して、ゲート電極の形成工程を容易化することがで
きる。
ピッチが広いほど容易である。従って、本実施形態の製
造方法によれば、DRAM領域上に形成すべき全てのゲ
ート電極のパターンが一回の写真製版で転写される場合
に比して、ゲート電極の形成工程を容易化することがで
きる。
【0083】尚、上記の実施形態においては、レジスト
膜38が前記請求項11記載の「第1レジスト膜」に、
レジスト膜39が前記請求項11記載の「第2レジスト
膜」に、それぞれ相当している。
膜38が前記請求項11記載の「第1レジスト膜」に、
レジスト膜39が前記請求項11記載の「第2レジスト
膜」に、それぞれ相当している。
【0084】実施の形態5.次に、図8を参照して、本
発明の実施の形態5について説明する。図8は、本実施
形態の半導体装置の製造方法を説明するための図を示
す。本実施形態の製造方法は、半導体基板上に配線を形
成するための方法である。
発明の実施の形態5について説明する。図8は、本実施
形態の半導体装置の製造方法を説明するための図を示
す。本実施形態の製造方法は、半導体基板上に配線を形
成するための方法である。
【0085】本実施形態の製造方法では、絶縁膜43の
上層に導電層40、絶縁膜41、および導電層相当膜4
2が順次形成される(図8(A))。導電層相当膜42
は、導電層40と同じ材質、或いは導電層40と同じエ
ッチングレートを示す材質で構成される。
上層に導電層40、絶縁膜41、および導電層相当膜4
2が順次形成される(図8(A))。導電層相当膜42
は、導電層40と同じ材質、或いは導電層40と同じエ
ッチングレートを示す材質で構成される。
【0086】次に、導電層相当膜42の上層にレジスト
膜44がパターニングされる。レジスト膜44は、半導
体基板上に形成すべき全ての配線のうち一部に対応する
部位に設けられる(図8(B))。以下、上述した一部
の配線を「第1群の配線」と称す。
膜44がパターニングされる。レジスト膜44は、半導
体基板上に形成すべき全ての配線のうち一部に対応する
部位に設けられる(図8(B))。以下、上述した一部
の配線を「第1群の配線」と称す。
【0087】レジスト膜44をマスクとして、絶縁膜4
1が露出するまでドライエッチングが行われる。その結
果、導電層相当膜42が、絶縁膜41の上部で、第1群
の配線に対応する形状にパターニングされる(図8
(C))。
1が露出するまでドライエッチングが行われる。その結
果、導電層相当膜42が、絶縁膜41の上部で、第1群
の配線に対応する形状にパターニングされる(図8
(C))。
【0088】レジスト膜44が除去された後、絶縁膜4
1の上部にレジスト膜44′がパターニングされる。レ
ジスト膜44′は、半導体基板上に形成すべき全ての配
線のうち、上述した第1群の配線に含まれない全ての配
線に対応する部位に設けられる(図8(D))。以下、
それらの配線を「第2群の配線」と称す。
1の上部にレジスト膜44′がパターニングされる。レ
ジスト膜44′は、半導体基板上に形成すべき全ての配
線のうち、上述した第1群の配線に含まれない全ての配
線に対応する部位に設けられる(図8(D))。以下、
それらの配線を「第2群の配線」と称す。
【0089】絶縁膜41上にパターニングされた導電層
相当膜42とレジスト膜44′とをマスクとして、絶縁
膜41のエッチングが行われる。その結果、導電層40
の上層には、第1群の配線に対応する部位に絶縁膜41
と導電層相当膜42との積層膜が、また、第2群の配線
に対応する部位に絶縁膜41の単層膜が形成される(図
8(E))。
相当膜42とレジスト膜44′とをマスクとして、絶縁
膜41のエッチングが行われる。その結果、導電層40
の上層には、第1群の配線に対応する部位に絶縁膜41
と導電層相当膜42との積層膜が、また、第2群の配線
に対応する部位に絶縁膜41の単層膜が形成される(図
8(E))。
【0090】半導体基板の全面を対象とするエッチング
が行われることにより、絶縁膜41の上層に残存してい
る導電層相当膜42、および露出状態の導電層40が除
去される。その結果、絶縁膜43の上層に第1群および
第2群の配線が、何れも導電層40と絶縁膜41とから
なる2層構造で形成される。
が行われることにより、絶縁膜41の上層に残存してい
る導電層相当膜42、および露出状態の導電層40が除
去される。その結果、絶縁膜43の上層に第1群および
第2群の配線が、何れも導電層40と絶縁膜41とから
なる2層構造で形成される。
【0091】本実施形態においては、第1群に属する配
線と第2群に属する配線とが半導体基板上で交互に並ぶ
ように、それら第1群および第2群が設定されている。
つまり、半導体基板上に形成される全ての配線のピッチ
に比べて、第1群の配線のピッチ、および第2群の配線
のピッチが共に大きくなるような設定が施されている。
線と第2群に属する配線とが半導体基板上で交互に並ぶ
ように、それら第1群および第2群が設定されている。
つまり、半導体基板上に形成される全ての配線のピッチ
に比べて、第1群の配線のピッチ、および第2群の配線
のピッチが共に大きくなるような設定が施されている。
【0092】配線のパターン転写は、パターンのピッチ
が広いほど容易である。従って、本実施形態の製造方法
によれば、半導体基板上に形成すべき全ての配線のパタ
ーンを一回の写真製版で転写する場合に比して、配線の
形成工程を容易化することができる。
が広いほど容易である。従って、本実施形態の製造方法
によれば、半導体基板上に形成すべき全ての配線のパタ
ーンを一回の写真製版で転写する場合に比して、配線の
形成工程を容易化することができる。
【0093】ところで、上記の実施形態においては、半
導体基板上に配線を形成することとしているが、形成さ
れる対象物は配線に限定されるものではなくゲート電極
であってもよい。上記の手順によれば、DRAM領域上
に同じ積層構造を有するゲート電極を形成することがで
きる。
導体基板上に配線を形成することとしているが、形成さ
れる対象物は配線に限定されるものではなくゲート電極
であってもよい。上記の手順によれば、DRAM領域上
に同じ積層構造を有するゲート電極を形成することがで
きる。
【0094】尚、上記の実施形態においては、レジスト
膜44が前記請求項12記載の「第1レジスト膜」に、
レジスト膜44′が前記請求項12記載の「第2レジス
ト膜」に、それぞれ相当している。
膜44が前記請求項12記載の「第1レジスト膜」に、
レジスト膜44′が前記請求項12記載の「第2レジス
ト膜」に、それぞれ相当している。
【0095】実施の形態6.次に、図9を参照して、本
発明の実施の形態6について説明する。図9は、本実施
形態の半導体装置の製造方法を説明するための図を示
す。本実施形態の製造方法は、半導体基板上に配線を形
成するための方法である。
発明の実施の形態6について説明する。図9は、本実施
形態の半導体装置の製造方法を説明するための図を示
す。本実施形態の製造方法は、半導体基板上に配線を形
成するための方法である。
【0096】本実施形態の製造方法では、絶縁膜43の
上層に導電層40および絶縁膜41が順次形成される。
絶縁膜41の上層には、半導体基板上に形成すべき全て
の配線のうちの一部、すなわち、第1群の配線に対応す
る部位に、レジスト膜44がパターニングされる(図9
(A))。
上層に導電層40および絶縁膜41が順次形成される。
絶縁膜41の上層には、半導体基板上に形成すべき全て
の配線のうちの一部、すなわち、第1群の配線に対応す
る部位に、レジスト膜44がパターニングされる(図9
(A))。
【0097】レジスト膜44をマスクとして、導電層4
0が露出するまでドライエッチングが行われる。その結
果、絶縁膜41が、導電層40の上部で、第1群の配線
に対応する形状にパターニングされる(図9(B))。
0が露出するまでドライエッチングが行われる。その結
果、絶縁膜41が、導電層40の上部で、第1群の配線
に対応する形状にパターニングされる(図9(B))。
【0098】レジスト膜44が除去された後、導電層4
0の上部にレジスト膜44′がパターニングされる。レ
ジスト膜44′は、半導体基板上に形成すべき全ての配
線のうち、上述した第1群の配線に含まれない全ての配
線、すなわち、第2群の配線に対応する部位に設けられ
る(図9(C))。
0の上部にレジスト膜44′がパターニングされる。レ
ジスト膜44′は、半導体基板上に形成すべき全ての配
線のうち、上述した第1群の配線に含まれない全ての配
線、すなわち、第2群の配線に対応する部位に設けられ
る(図9(C))。
【0099】導電層40上にパターニングされた絶縁膜
41とレジスト膜44′とをマスクとして、導電層40
のエッチングが行われる。その結果、絶縁膜43の上層
には、導電層40と絶縁膜41とからなる第1群の配線
と、導電層40で構成される第2群の配線とが形成され
る(図9(D))。
41とレジスト膜44′とをマスクとして、導電層40
のエッチングが行われる。その結果、絶縁膜43の上層
には、導電層40と絶縁膜41とからなる第1群の配線
と、導電層40で構成される第2群の配線とが形成され
る(図9(D))。
【0100】上述の如く、本実施形態の製造方法によれ
ば、半導体基板上に、構造の異なる2種類の配線を形成
することができる。また、本実施形態において、第1群
の配線と第2群の配線とは、実施の形態5の場合と同様
に、それらが交互に並ぶように設定されている。このた
め、本実施形態の製造方法によれば、実施の形態5の場
合と同様に配線の形成工程を容易化することができる。
ば、半導体基板上に、構造の異なる2種類の配線を形成
することができる。また、本実施形態において、第1群
の配線と第2群の配線とは、実施の形態5の場合と同様
に、それらが交互に並ぶように設定されている。このた
め、本実施形態の製造方法によれば、実施の形態5の場
合と同様に配線の形成工程を容易化することができる。
【0101】本実施形態において、第1群の配線は、導
電層40の表面が絶縁膜41で覆われるように形成され
る。一方、第2群の配線は、導電層40の表面が露出す
るように形成される。導電層40が注入ポリシリコンま
たはドープトポリシリコンで構成されている場合は、上
述した配線構造の相違を利用して、第1群の配線と第2
群の配線とに異なる抵抗率を与えることができる。
電層40の表面が絶縁膜41で覆われるように形成され
る。一方、第2群の配線は、導電層40の表面が露出す
るように形成される。導電層40が注入ポリシリコンま
たはドープトポリシリコンで構成されている場合は、上
述した配線構造の相違を利用して、第1群の配線と第2
群の配線とに異なる抵抗率を与えることができる。
【0102】第1群の配線の抵抗率と第2群の配線の抵
抗率とは、例えば以下の処理を施すことにより相違させ
ることができる。すなわち、第1群および第2群の配線
に相違する抵抗率を付与する場合、それらの配線の側面
に絶縁膜の側壁45が形成される(図9(E))。
抗率とは、例えば以下の処理を施すことにより相違させ
ることができる。すなわち、第1群および第2群の配線
に相違する抵抗率を付与する場合、それらの配線の側面
に絶縁膜の側壁45が形成される(図9(E))。
【0103】次に、半導体基板の全面にコバルト或いは
タングステン等の金属が堆積される。シリコンが露出し
ている部分には、シリコンと上記の金属との反応により
シリサイドが生成される。その結果、第2群の配線の表
面にのみ自己整合的にサリサイド膜46が生成される
(図9(F))。従って、本実施形態の製造方法によれ
ば、第2群の配線の抵抗率を、第1群の配線の抵抗率に
比して低くすることができる。
タングステン等の金属が堆積される。シリコンが露出し
ている部分には、シリコンと上記の金属との反応により
シリサイドが生成される。その結果、第2群の配線の表
面にのみ自己整合的にサリサイド膜46が生成される
(図9(F))。従って、本実施形態の製造方法によれ
ば、第2群の配線の抵抗率を、第1群の配線の抵抗率に
比して低くすることができる。
【0104】上述した手順では、配線の側面にサリサイ
ド膜が形成されるのを避けるため側壁45を設けた後に
金属を堆積させているが、側壁45の形成を省略して
も、第1群の配線の抵抗率と第2群の配線の抵抗率とを
相違させることができる。すなわち、側壁45の形成が
省略される場合、半導体基板上に金属が堆積されること
により、第1群の配線の側面と、第2群の配線の上面お
よび側面とにサリサイド膜が形成される。この場合、第
1群の配線の抵抗率と、第2群の配線の抵抗率とには、
それらの表面に形成されるサリサイド膜の面積の差に起
因する差異が生じる。従って、本実施形態の製造方法に
よれば、側壁45の形成を省略しても、同一基板上に抵
抗率の異なる2種類の配線を形成することができる。
ド膜が形成されるのを避けるため側壁45を設けた後に
金属を堆積させているが、側壁45の形成を省略して
も、第1群の配線の抵抗率と第2群の配線の抵抗率とを
相違させることができる。すなわち、側壁45の形成が
省略される場合、半導体基板上に金属が堆積されること
により、第1群の配線の側面と、第2群の配線の上面お
よび側面とにサリサイド膜が形成される。この場合、第
1群の配線の抵抗率と、第2群の配線の抵抗率とには、
それらの表面に形成されるサリサイド膜の面積の差に起
因する差異が生じる。従って、本実施形態の製造方法に
よれば、側壁45の形成を省略しても、同一基板上に抵
抗率の異なる2種類の配線を形成することができる。
【0105】尚、上記の実施形態においては、レジスト
膜44が前記請求項11記載の「第1レジスト膜」に、
レジスト膜44′が前記請求項11記載の「第2レジス
ト膜」に、それぞれ相当している。
膜44が前記請求項11記載の「第1レジスト膜」に、
レジスト膜44′が前記請求項11記載の「第2レジス
ト膜」に、それぞれ相当している。
【0106】実施の形態7.次に、図10を参照して、
本発明の実施の形態7について説明する。図10は、本
実施形態の半導体装置の製造方法を説明するための図を
示す。本実施形態の製造方法は、半導体基板上に配線を
形成するための方法である。
本発明の実施の形態7について説明する。図10は、本
実施形態の半導体装置の製造方法を説明するための図を
示す。本実施形態の製造方法は、半導体基板上に配線を
形成するための方法である。
【0107】本実施形態の製造方法では、絶縁膜43の
上層に導電層40および絶縁膜41が順次形成される。
半導体基板上の領域は第1群の配線を形成すべき領域
(以下、「第1領域」と称す)と、第2群の配線を形成
すべき領域(以下、「第2領域」と称す)とに区分され
る。本実施形態では、先ず、絶縁膜41上の第1領域中
にレジスト膜44がパターニングされる(図10
(A))。
上層に導電層40および絶縁膜41が順次形成される。
半導体基板上の領域は第1群の配線を形成すべき領域
(以下、「第1領域」と称す)と、第2群の配線を形成
すべき領域(以下、「第2領域」と称す)とに区分され
る。本実施形態では、先ず、絶縁膜41上の第1領域中
にレジスト膜44がパターニングされる(図10
(A))。
【0108】レジスト膜44をマスクとして、導電層4
0が露出するまでドライエッチングが行われる。その結
果、絶縁膜41が、導電層40の上部で、第1群の配線
に対応する形状にパターニングされる(図10
(B))。
0が露出するまでドライエッチングが行われる。その結
果、絶縁膜41が、導電層40の上部で、第1群の配線
に対応する形状にパターニングされる(図10
(B))。
【0109】第2領域の導電層40を保護するために、
その上層にレジスト膜44が形成される(図10
(C))。
その上層にレジスト膜44が形成される(図10
(C))。
【0110】第1領域上で所定形状にパターニングされ
ている絶縁膜41と、第2領域上に形成されているレジ
スト膜44とをマスクとして、第1領域に絶縁膜43が
露出するまでドライエッチングが行われる。その結果、
第1領域に、導電層40と絶縁膜41とからなる第1群
の配線が形成される。上記のエッチングが終了すると、
第2領域上のレジスト膜44が除去される(図10
(C))。
ている絶縁膜41と、第2領域上に形成されているレジ
スト膜44とをマスクとして、第1領域に絶縁膜43が
露出するまでドライエッチングが行われる。その結果、
第1領域に、導電層40と絶縁膜41とからなる第1群
の配線が形成される。上記のエッチングが終了すると、
第2領域上のレジスト膜44が除去される(図10
(C))。
【0111】第1領域に形成された第1群の配線と、第
2領域の所定領域とを覆うレジスト膜44′が形成され
る(図10(D))。
2領域の所定領域とを覆うレジスト膜44′が形成され
る(図10(D))。
【0112】レジスト膜44′をマスクとして、第2領
域に絶縁膜43が露出するまでドライエッチングが行わ
れる。その結果、第2領域に、導電層40で構成される
第2群の配線が形成される。上記のエッチングが終了す
ると、レジスト膜44′が除去される(図10
(F))。
域に絶縁膜43が露出するまでドライエッチングが行わ
れる。その結果、第2領域に、導電層40で構成される
第2群の配線が形成される。上記のエッチングが終了す
ると、レジスト膜44′が除去される(図10
(F))。
【0113】上述の如く、本実施形態の製造方法によれ
ば、第1群の配線を形成するためのレジスト膜44と、
第2群の配線を形成するためのレジスト膜44′とをそ
れぞれ別個の工程でパターニングすることができる。こ
のため、本実施形態の製造方法によれば、第1群の配線
の密度と、第2群の配線の密度とが相違する場合でも、
それらの配線を共に優れた寸法精度で形成することがで
きる。
ば、第1群の配線を形成するためのレジスト膜44と、
第2群の配線を形成するためのレジスト膜44′とをそ
れぞれ別個の工程でパターニングすることができる。こ
のため、本実施形態の製造方法によれば、第1群の配線
の密度と、第2群の配線の密度とが相違する場合でも、
それらの配線を共に優れた寸法精度で形成することがで
きる。
【0114】また、本実施形態の製造方法によれば、絶
縁膜41をマスクとして第1領域の導電層40を除去す
るエッチングと、レジスト膜44′をマスクとして第2
領域の導電層40を除去するエッチングとを別個に行う
ことができる。絶縁膜41をマスクとするエッチングの
最適条件と、レジスト膜44′をマスクとするエッチン
グの最適条件とは必ずしも一致しない。本実施形態の製
造方法によれば、双方のエッチングをそれぞれ最適な条
件で行うことができるため、第1群の配線および第2群
の配線の全てを精度良く形成することができる。
縁膜41をマスクとして第1領域の導電層40を除去す
るエッチングと、レジスト膜44′をマスクとして第2
領域の導電層40を除去するエッチングとを別個に行う
ことができる。絶縁膜41をマスクとするエッチングの
最適条件と、レジスト膜44′をマスクとするエッチン
グの最適条件とは必ずしも一致しない。本実施形態の製
造方法によれば、双方のエッチングをそれぞれ最適な条
件で行うことができるため、第1群の配線および第2群
の配線の全てを精度良く形成することができる。
【0115】本実施形態において、第1群の配線と第2
群の配線とは異なる構造を有している。このため、導電
層40が注入ポリシリコンまたはドープトポリシリコン
で構成されている場合は、側壁45を形成してサリサイ
ド膜46を形成することにより(図10(G)参照)、
或いは側壁45の形成を省略して第1群および第2群の
配線の露出部にサリサイド膜を形成することにより、実
施の形態6の場合と同様に、それらの配線に異なる抵抗
率を与えることができる。
群の配線とは異なる構造を有している。このため、導電
層40が注入ポリシリコンまたはドープトポリシリコン
で構成されている場合は、側壁45を形成してサリサイ
ド膜46を形成することにより(図10(G)参照)、
或いは側壁45の形成を省略して第1群および第2群の
配線の露出部にサリサイド膜を形成することにより、実
施の形態6の場合と同様に、それらの配線に異なる抵抗
率を与えることができる。
【0116】尚、上記の実施形態においては、レジスト
膜44が前記請求項13記載の「第1レジスト膜」に、
レジスト膜44′が前記請求項13記載の「第2レジス
ト膜」に、それぞれ相当している。
膜44が前記請求項13記載の「第1レジスト膜」に、
レジスト膜44′が前記請求項13記載の「第2レジス
ト膜」に、それぞれ相当している。
【0117】実施の形態8.次に、図11を参照して、
本発明の実施の形態8について説明する。図11は、本
実施形態の半導体装置の製造方法を説明するための図を
示す。本実施形態の製造方法は、半導体基板上に配線を
形成するための方法である。
本発明の実施の形態8について説明する。図11は、本
実施形態の半導体装置の製造方法を説明するための図を
示す。本実施形態の製造方法は、半導体基板上に配線を
形成するための方法である。
【0118】本実施形態の製造方法では、絶縁膜43の
上層にポリシリコン層47、ストッパ膜48、シリサイ
ド膜49、および絶縁膜50が順次堆積される(図11
(A))。ポリシリコン層47は注入ポリシリコンまた
はドープトポリシリコンにより形成される。ストッパ膜
48はシリコン酸化膜またはシリコン窒化膜で形成され
る。シリサイド膜49には例えばタングステンシリサイ
ド膜が用いられる。また、絶縁膜50はシリコン酸化膜
で構成される。
上層にポリシリコン層47、ストッパ膜48、シリサイ
ド膜49、および絶縁膜50が順次堆積される(図11
(A))。ポリシリコン層47は注入ポリシリコンまた
はドープトポリシリコンにより形成される。ストッパ膜
48はシリコン酸化膜またはシリコン窒化膜で形成され
る。シリサイド膜49には例えばタングステンシリサイ
ド膜が用いられる。また、絶縁膜50はシリコン酸化膜
で構成される。
【0119】半導体基板上の領域は第1群の配線を形成
すべき第1領域と、第2群の配線を形成すべき第2領域
とに区分される。本実施形態では、先ず、絶縁膜50上
の第1領域中にレジスト膜44が形成される。レジスト
膜44は、第1群の配線の形状にパターニングされる
(図11(A))。
すべき第1領域と、第2群の配線を形成すべき第2領域
とに区分される。本実施形態では、先ず、絶縁膜50上
の第1領域中にレジスト膜44が形成される。レジスト
膜44は、第1群の配線の形状にパターニングされる
(図11(A))。
【0120】レジスト膜44をマスクとして、絶縁膜5
0とシリサイド膜49とを除去するためのドライエッチ
ングが行われる。この際、エッチングの進行はストッパ
膜48によって阻止される。上記のエッチングが行われ
ることにより、絶縁膜50とシリサイド膜49とが第1
領域上で所望形状にパターニングされる。ストッパ膜4
8上の第2領域中にはレジスト膜44′が形成される。
レジスト膜44′は第2群の配線の形状にパターニング
される(図11(B))。
0とシリサイド膜49とを除去するためのドライエッチ
ングが行われる。この際、エッチングの進行はストッパ
膜48によって阻止される。上記のエッチングが行われ
ることにより、絶縁膜50とシリサイド膜49とが第1
領域上で所望形状にパターニングされる。ストッパ膜4
8上の第2領域中にはレジスト膜44′が形成される。
レジスト膜44′は第2群の配線の形状にパターニング
される(図11(B))。
【0121】第1領域上でパターニングされた絶縁膜3
1およびシリサイド膜30と、第1領域上でパターニン
グされたレジスト膜44′とをマスクとして、絶縁膜4
3が露出するまでドライエッチングが行われる。その結
果、第1領域には、ポリシリコン層47、ストッパ膜4
8、シリサイド膜49および絶縁膜50を含む第1群の
配線が、また、第2領域には、ポリシリコン層47とス
トッパ膜48とを含む第2群の配線が、それぞれ形成さ
れる(図11(C))。
1およびシリサイド膜30と、第1領域上でパターニン
グされたレジスト膜44′とをマスクとして、絶縁膜4
3が露出するまでドライエッチングが行われる。その結
果、第1領域には、ポリシリコン層47、ストッパ膜4
8、シリサイド膜49および絶縁膜50を含む第1群の
配線が、また、第2領域には、ポリシリコン層47とス
トッパ膜48とを含む第2群の配線が、それぞれ形成さ
れる(図11(C))。
【0122】第1群の配線の側面、および第2群の配線
の側面には、それらを覆う側壁51が形成される。側壁
51を形成するためのエッチングの際に第2領域のゲー
ト電極を覆っていたストッパ膜48が同時に除去される
(図11(D))。
の側面には、それらを覆う側壁51が形成される。側壁
51を形成するためのエッチングの際に第2領域のゲー
ト電極を覆っていたストッパ膜48が同時に除去される
(図11(D))。
【0123】半導体基板の全面にコバルト或いはタング
ステン等の金属が堆積されることにより、第2群の配線
の表面に、自己整合的にサリサイド膜52が生成される
(図11(E))。
ステン等の金属が堆積されることにより、第2群の配線
の表面に、自己整合的にサリサイド膜52が生成される
(図11(E))。
【0124】上述の如く、本実施形態の製造方法によれ
ば、第1群の配線を形成するためのレジスト膜44と、
第2群の配線を形成するためのレジスト膜44′とをそ
れぞれ別個の工程でパターニングすることができる。こ
のため、本実施形態の製造方法によれば、第1群の配線
の密度と、第2群の配線の密度とが相違する場合でも、
それらの配線を共に優れた寸法精度で形成することがで
きる。
ば、第1群の配線を形成するためのレジスト膜44と、
第2群の配線を形成するためのレジスト膜44′とをそ
れぞれ別個の工程でパターニングすることができる。こ
のため、本実施形態の製造方法によれば、第1群の配線
の密度と、第2群の配線の密度とが相違する場合でも、
それらの配線を共に優れた寸法精度で形成することがで
きる。
【0125】また、本実施形態の製造方法によれば、第
1群の配線をシリサイド構造とし、かつ、第2群の配線
をサリサイド膜52を含む構成とすることができる。こ
のため、本実施形態の製造方法によれば、第1領域およ
び第2領域の双方に抵抗の小さな配線を有する半導体装
置を製造することができる。
1群の配線をシリサイド構造とし、かつ、第2群の配線
をサリサイド膜52を含む構成とすることができる。こ
のため、本実施形態の製造方法によれば、第1領域およ
び第2領域の双方に抵抗の小さな配線を有する半導体装
置を製造することができる。
【0126】尚、上記の実施形態においては、レジスト
膜44が前記請求項14記載の「第1レジスト膜」に、
レジスト膜44′が前記請求項14記載の「第2レジス
ト膜」に、それぞれ相当している。
膜44が前記請求項14記載の「第1レジスト膜」に、
レジスト膜44′が前記請求項14記載の「第2レジス
ト膜」に、それぞれ相当している。
【0127】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項1
記載の発明によれば、高密度領域のパターン転写と、低
密度領域のパターン転写とを別工程で行うことができ
る。このため、本発明によれば、高密度なパターンと、
低密度なパターンとを、それぞれの密度に応じた最適な
条件で転写することができる。従って、本発明によれ
ば、半導体基板上に形成すべき全ての回路パターンを高
精度に形成することができる。
ているので、以下に示すような効果を奏する。請求項1
記載の発明によれば、高密度領域のパターン転写と、低
密度領域のパターン転写とを別工程で行うことができ
る。このため、本発明によれば、高密度なパターンと、
低密度なパターンとを、それぞれの密度に応じた最適な
条件で転写することができる。従って、本発明によれ
ば、半導体基板上に形成すべき全ての回路パターンを高
精度に形成することができる。
【0128】請求項2記載の発明によれば、高密度領域
のパターン転写と、低密度領域のパターン転写とを、そ
れぞれの転写に適したレジスト材を用いて行うことがで
きる。このため、本発明によれば、半導体基板上に形成
すべき全ての回路パターンを高精度に形成することがで
きる。
のパターン転写と、低密度領域のパターン転写とを、そ
れぞれの転写に適したレジスト材を用いて行うことがで
きる。このため、本発明によれば、半導体基板上に形成
すべき全ての回路パターンを高精度に形成することがで
きる。
【0129】請求項3記載の発明によれば、高密度領域
のエッチングと、低密度領域のエッチングとを別工程で
行うことができる。このため、本発明によれば、高密度
なパターンを形成するためのエッチングと、低密度なパ
ターンを形成するためのエッチングとを、それぞれの密
度に応じた最適な条件で行うことができる。従って、本
発明によれば、半導体基板上に形成すべき全ての回路パ
ターンを高精度に形成することができる。
のエッチングと、低密度領域のエッチングとを別工程で
行うことができる。このため、本発明によれば、高密度
なパターンを形成するためのエッチングと、低密度なパ
ターンを形成するためのエッチングとを、それぞれの密
度に応じた最適な条件で行うことができる。従って、本
発明によれば、半導体基板上に形成すべき全ての回路パ
ターンを高精度に形成することができる。
【0130】請求項4記載の発明によれば、高い集積度
の要求されるDRAMのゲート電極と、比較的集積度の
低い周辺回路のゲート電極とを、同一の半導体基板上に
精度良く形成することができる。
の要求されるDRAMのゲート電極と、比較的集積度の
低い周辺回路のゲート電極とを、同一の半導体基板上に
精度良く形成することができる。
【0131】請求項5記載の発明によれば、高密度領域
に導電層と絶縁膜とからなる2層構造の回路パターンを
形成し、低密度領域に導電層のみで構成される回路パタ
ーンを形成することができる。このように、本発明によ
れば、同一の半導体基板上に構造の異なる2種類の回路
パターンを精度良く形成することができる。
に導電層と絶縁膜とからなる2層構造の回路パターンを
形成し、低密度領域に導電層のみで構成される回路パタ
ーンを形成することができる。このように、本発明によ
れば、同一の半導体基板上に構造の異なる2種類の回路
パターンを精度良く形成することができる。
【0132】請求項6記載の発明によれば、回路パター
ンの上部から金属を堆積させることにより、その表面に
自己整合的にサリサイド膜を形成させることができる。
2種類の回路パターンにそれぞれ形成されるサリサイド
膜の面積は、回路パターンの構造の相違に起因して異な
る値となる。このため、本発明によれば、同一の半導体
基板上に、抵抗率の異なる2種類の回路パターンを形成
することができる。
ンの上部から金属を堆積させることにより、その表面に
自己整合的にサリサイド膜を形成させることができる。
2種類の回路パターンにそれぞれ形成されるサリサイド
膜の面積は、回路パターンの構造の相違に起因して異な
る値となる。このため、本発明によれば、同一の半導体
基板上に、抵抗率の異なる2種類の回路パターンを形成
することができる。
【0133】請求項7記載の発明によれば、高密度領域
にシリサイド構造の回路パターンを形成し、低密度領域
にサリサイド膜を含む回路パターンを形成することがで
きる。このように、本発明によれば、高密度領域にも低
密度領域にも抵抗の小さな回路パターンを有する半導体
装置、すなわち、高速動作に適した半導体装置を製造す
ることができる。
にシリサイド構造の回路パターンを形成し、低密度領域
にサリサイド膜を含む回路パターンを形成することがで
きる。このように、本発明によれば、高密度領域にも低
密度領域にも抵抗の小さな回路パターンを有する半導体
装置、すなわち、高速動作に適した半導体装置を製造す
ることができる。
【0134】請求項8記載の発明によれば、形成すべき
回路パターンを第1群のパターンと第2群のパターンに
区分してパターン転写を行うことができる。この場合、
一度の写真製版でパターン転写されるパターンのピッチ
を広く確保することができるため、回路パターンの形成
工程を容易化することができる。
回路パターンを第1群のパターンと第2群のパターンに
区分してパターン転写を行うことができる。この場合、
一度の写真製版でパターン転写されるパターンのピッチ
を広く確保することができるため、回路パターンの形成
工程を容易化することができる。
【0135】請求項9記載の発明によれば、高い集積度
の要求されるDRAMのゲート電極を第1群のパターン
と第2群のパターンに分けて転写することができる。従
って、本発明によれば、DRAMのゲート電極を、容易
に精度良く形成することができる。
の要求されるDRAMのゲート電極を第1群のパターン
と第2群のパターンに分けて転写することができる。従
って、本発明によれば、DRAMのゲート電極を、容易
に精度良く形成することができる。
【0136】請求項10記載の発明によれば、高い密度
の要求される配線を第1群のパターンと第2群のパター
ンに分けて転写することができる。従って、本発明によ
れば、それらの配線を、容易に精度良く形成することが
できる。
の要求される配線を第1群のパターンと第2群のパター
ンに分けて転写することができる。従って、本発明によ
れば、それらの配線を、容易に精度良く形成することが
できる。
【0137】請求項11記載の発明によれば、第1群の
パターンを導電層と絶縁膜とからなる2層構造とし、第
2群のパターンを導電層のみで構成される単層構造とす
ることができる。このように、本発明によれば、写真製
版の際のパターンピッチを広く確保しつつ、同一の半導
体基板上に構造の異なる2種類の回路パターンを精度良
く形成することができる。
パターンを導電層と絶縁膜とからなる2層構造とし、第
2群のパターンを導電層のみで構成される単層構造とす
ることができる。このように、本発明によれば、写真製
版の際のパターンピッチを広く確保しつつ、同一の半導
体基板上に構造の異なる2種類の回路パターンを精度良
く形成することができる。
【0138】請求項12記載の発明によれば、第1群の
パターンおよび第2群のパターンを、何れも導電層と絶
縁膜とからなる2層構造とすることができる。このよう
に、本発明によれば、写真製版の際のパターンピッチを
広く確保しつつ、半導体基板上に形成される回路パター
ンの構造を統一することができる。
パターンおよび第2群のパターンを、何れも導電層と絶
縁膜とからなる2層構造とすることができる。このよう
に、本発明によれば、写真製版の際のパターンピッチを
広く確保しつつ、半導体基板上に形成される回路パター
ンの構造を統一することができる。
【0139】請求項13記載の発明によれば、第1群の
パターンと第2群のパターンとを別工程でパターン転写
し、かつ、それらを形成するためのエッチングを別工程
とすることができる。このため、本発明によれば、第1
群のパターンと、第2群のパターンとを、それぞれ最適
な条件で精度良く形成することができる。
パターンと第2群のパターンとを別工程でパターン転写
し、かつ、それらを形成するためのエッチングを別工程
とすることができる。このため、本発明によれば、第1
群のパターンと、第2群のパターンとを、それぞれ最適
な条件で精度良く形成することができる。
【0140】請求項14記載の発明によれば、同一の半
導体基板上に、シリサイド構造の回路パターンと、サリ
サイド膜を含む回路パターンとを、容易かつ精度良く形
成することができる。
導体基板上に、シリサイド構造の回路パターンと、サリ
サイド膜を含む回路パターンとを、容易かつ精度良く形
成することができる。
【図1】 本発明の実施の形態1の半導体装置の製造方
法を説明するための図(その1)である。
法を説明するための図(その1)である。
【図2】 本発明の実施の形態1の半導体装置の製造方
法を説明するための図(その2)である。
法を説明するための図(その2)である。
【図3】 本発明の実施の形態2の半導体装置の製造方
法を説明するための図(その1)である。
法を説明するための図(その1)である。
【図4】 本発明の実施の形態2の半導体装置の製造方
法を説明するための図(その2)である。
法を説明するための図(その2)である。
【図5】 本発明の実施の形態3の半導体装置の製造方
法を説明するための図(その1)である。
法を説明するための図(その1)である。
【図6】 本発明の実施の形態3の半導体装置の製造方
法を説明するための図(その2)である。
法を説明するための図(その2)である。
【図7】 本発明の実施の形態4の半導体装置の製造方
法を説明するための図である。
法を説明するための図である。
【図8】 本発明の実施の形態5の半導体装置の製造方
法を説明するための図である。
法を説明するための図である。
【図9】 本発明の実施の形態6の半導体装置の製造方
法を説明するための図である。
法を説明するための図である。
【図10】 本発明の実施の形態7の半導体装置の製造
方法を説明するための図である。
方法を説明するための図である。
【図11】 本発明の実施の形態8の半導体装置の製造
方法を説明するための図である。
方法を説明するための図である。
【図12】 従来の半導体装置の構造を表す断面図であ
る。
る。
【図13】 従来の半導体装置の製造方法を説明するた
めの図である。
めの図である。
1 半導体基板、 2 分離酸化膜、 20 不純
物拡散層、 21;36;40 導電層、 22;
31;37;41,43 絶縁膜、 23,24;2
7;38,39;44,44′ レジスト膜、 25
サリサイド膜、 28;47 ポリシリコン層、
29;48 ストッパ膜、 30シリサイド膜、
42 導電層相当膜。
物拡散層、 21;36;40 導電層、 22;
31;37;41,43 絶縁膜、 23,24;2
7;38,39;44,44′ レジスト膜、 25
サリサイド膜、 28;47 ポリシリコン層、
29;48 ストッパ膜、 30シリサイド膜、
42 導電層相当膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 添田 真也 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 Fターム(参考) 5F083 AD10 AD42 AD48 AD49 AD56 ER22 JA35 JA39 JA56 MA06 MA17 MA19 PR29 PR43 PR53 ZA12
Claims (14)
- 【請求項1】 半導体基板上に所望の回路パターンを形
成するための半導体装置の製造方法であって、 半導体基板の領域を、主として高密度にパターンを含む
高密度領域と、主として低密度にパターンを含む低密度
領域とに区分して、 前記高密度領域に写真製版によりパターン転写を行うス
テップと、 前記低密度領域に写真製版によりパターン転写を行うス
テップと、 前記高密度領域および前記低密度領域に転写されたパタ
ーンを半導体基板上に形成するステップと、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項2】 前記高密度領域の写真製版は、高密度な
パターン形成に適した第1レジスト材を用いて実行さ
れ、 前記低密度領域の写真製版は、前記第1レジストに比し
て低密度なパターン形成に適した第2レジスト材を用い
て実行されることを特徴とする請求項1記載の半導体装
置の製造方法。 - 【請求項3】 前記低密度領域を保護した状態で、前記
高密度領域にパターンを形成するためのエッチングを行
うステップと、 前記高密津領域を保護した状態で、前記低密度領域にパ
ターンを形成するためのエッチングを行うステップと、 を含むことを特徴とする請求項1または2記載の半導体
装置の製造方法。 - 【請求項4】 前記半導体基板には、DRAMの構成要
素を形成するためのDRAM領域と、周辺回路を形成す
るための周辺回路領域とが含まれ、 前記高密度領域にはDRAMの構成要素として形成され
るトランジスタのゲート電極が含まれ、 前記低密度領域には周辺回路の構成要素として形成され
るトランジスタのゲート電極が含まれることを特徴とす
る請求項1乃至3の何れか1項記載の半導体装置の製造
方法。 - 【請求項5】 パターン転写に先立って半導体基板上に
導電層と絶縁膜とを形成するステップと、 前記絶縁膜上の高密度領域中に、所望形状の第1レジス
ト膜を形成するステップと、 前記第1レジスト膜をマスクとして前記絶縁膜をエッチ
ングするステップと、 前記エッチングの後に前記低密度領域に所望形状の第2
レジスト膜を形成するステップと、 前記高密度領域上の絶縁膜と、前記低密度領域上の第2
レジスト膜とをマスクとして前記導電層をエッチングす
るステップと、 を含むことを特徴とする請求項4記載の半導体装置の製
造方法。 - 【請求項6】 前記導電層は不純物を含有するシリコン
膜であると共に、 前記第2レジスト膜を除去した後に、半導体基板の全面
にシリサイド生成用の金属を堆積させるステップを備え
ることを特徴とする請求項5記載の半導体装置の製造方
法。 - 【請求項7】 パターン転写に先立って半導体基板上に
不純物を含有するシリコン膜と、シリサイド膜と、絶縁
膜とを形成するステップと、 前記絶縁膜上の高密度領域中に、所望形状の第1レジス
ト膜を形成するステップと、 前記レジスト膜をマスクとして前記絶縁膜および前記シ
リサイド膜をエッチングするステップと、 前記エッチングの後に前記低密度領域に所望形状の第2
レジスト膜を形成するステップと、 前記高密度領域上の絶縁膜と、前記低密度領域上の第2
レジスト膜とをマスクとして前記シリコン膜をエッチン
グするステップと、 前記第2レジスト膜を除去した後に、半導体基板の全面
にシリサイド生成用の金属を堆積させるステップと、 を備えることを特徴とする請求項4記載の半導体装置の
製造方法。 - 【請求項8】 半導体基板上に所望の回路パターンを形
成するための半導体装置の製造方法であって、 形成すべき回路パターンは第1群のパターンと第2群の
パターンとに区分され、 前記第1群のパターンを写真製版によりパターン転写す
るステップと、 前記第2群のパターンを写真製版によりパターン転写す
るステップと、 前記第1群のパターンおよび前記第2群のパターンを半
導体基板上に形成するステップとを含み、 前記第1群のパターンは、主として、形成すべき回路パ
ターンのピッチに比べて大きなピッチで配列され、か
つ、 前記第2群のパターンは、主として、形成すべき回路パ
ターンのピッチに比べて大きなピッチで配列されている
ことを特徴とする半導体装置の製造方法。 - 【請求項9】 DRAMの構成要素であるトランジスタ
のゲート電極が前記第1群のパターンおよび前記第2群
のパターンに区分されることを特徴とする請求項8記載
の半導体装置の製造方法。 - 【請求項10】 半導体基板上に形成される配線のパタ
ーンが前記第1群のパターンおよび前記第2群のパター
ンに区分されることを特徴とする請求項8記載の半導体
装置の製造方法。 - 【請求項11】 パターン転写に先立って半導体基板上
に導電層と絶縁膜とを形成するステップと、 前記絶縁膜上に前記第1群のパターンに対応する第1レ
ジスト膜を形成するステップと、 前記第1レジスト膜をマスクとして前記絶縁膜をエッチ
ングするステップと、 前記エッチングの後に前記第2群のパターンに対応する
第2レジスト膜を形成するステップと、 前記導電層上に残存する前記絶縁膜と、前記第2レジス
ト膜とをマスクとして前記導電層をエッチングするステ
ップと、 を含むことを特徴とする請求項8記載の半導体装置の製
造方法。 - 【請求項12】 パターン転写に先立って半導体基板上
に導電層と、絶縁膜と、前記導電層と同じエッチングレ
ートを示す導電層相当膜とを形成するステップと、 前記導電層相当膜上に前記第1群のパターンに対応する
第1レジスト膜を形成するステップと、 前記第1レジスト膜をマスクとして前記導電層相当膜を
エッチングするステップと、 前記エッチングの後に前記第2群のパターンに対応する
第2レジスト膜を形成するステップと、 前記絶縁膜上に残存する前記導電層相当膜と、前記第2
レジスト膜とをマスクとして前記絶縁膜をエッチングす
るステップと、 前記絶縁膜をマスクとして前記導電層をエッチングする
と共に、前記絶縁膜上に残存する前記導電層相当膜をエ
ッチングにより除去するステップと、 を含むことを特徴とする請求項8記載の半導体装置の製
造方法。 - 【請求項13】 半導体基板上に所望の回路パターンを
形成するための半導体装置の製造方法であって、 前記半導体基板の領域は、第1群のパターンを形成すべ
き第1領域と、第2群のパターンを形成すべき第2領域
とに区分され、 前記半導体基板上に導電層と絶縁膜とを形成するステッ
プと、 前記絶縁膜上の前記第1領域中に、前記第1群のパター
ンに対応する第1レジスト膜を形成するステップと、 前記第1レジスト膜をマスクとして前記絶縁膜をエッチ
ングするステップと、 前記第2領域を保護した状態で、前記第1領域上に残存
する絶縁膜をマスクとして前記第1領域に露出する導電
層をエッチングするステップと、 前記第1領域を覆い、かつ、前記第2群のパターンに対
応する部分を覆う第2レジスト膜を形成するステップ
と、 前記第2レジスト膜をマスクとして前記第2領域に露出
する導電層をエッチングするステップと、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項14】 半導体基板上に所望の回路パターンを
形成するための半導体装置の製造方法であって、 半導体基板の領域は、第1群のパターンを形成すべき第
1領域と、第2群のパターンを形成すべき第2領域とに
区分され、 半導体基板上に不純物を含有するシリコン膜と、シリサ
イド膜と、絶縁膜とを形成するステップと、 前記絶縁膜上の前記第1領域中に、前記第1群のパター
ンに対応する第1レジスト膜を形成するステップと、 前記レジスト膜をマスクとして前記絶縁膜および前記シ
リサイド膜をエッチングするステップと、 前記エッチングの後に前記第2領域に、前記第2群のパ
ターンに対応する第2レジスト膜を形成するステップ
と、 前記第1領域上に残存する絶縁膜と、前記第2領域上の
第2レジスト膜とをマスクとして前記シリコン膜をエッ
チングにより除去するステップと、 前記第2レジスト膜を除去した後に、半導体基板の全面
にシリサイド生成用の金属を堆積させるステップと、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11186526A JP2001015711A (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
US09/453,807 US6331462B1 (en) | 1999-06-30 | 1999-12-03 | Manufacturing method of a semiconductor device for desired circuit patterns |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11186526A JP2001015711A (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001015711A true JP2001015711A (ja) | 2001-01-19 |
Family
ID=16190045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11186526A Withdrawn JP2001015711A (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6331462B1 (ja) |
JP (1) | JP2001015711A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007066958A (ja) * | 2005-08-29 | 2007-03-15 | Nec Electronics Corp | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2809183B2 (ja) * | 1996-03-27 | 1998-10-08 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
US6344416B1 (en) * | 2000-03-10 | 2002-02-05 | International Business Machines Corporation | Deliberate semiconductor film variation to compensate for radial processing differences, determine optimal device characteristics, or produce small productions |
JP3669681B2 (ja) * | 2000-03-31 | 2005-07-13 | 株式会社東芝 | 半導体装置の製造方法 |
TW504831B (en) * | 2001-11-26 | 2002-10-01 | United Microelectronics Corp | Manufacturing method of single chip system |
US7709367B2 (en) * | 2006-06-30 | 2010-05-04 | Hynix Semiconductor Inc. | Method for fabricating storage node contact in semiconductor device |
CN113097143B (zh) * | 2021-03-30 | 2022-03-08 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及制备方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09312380A (ja) | 1996-05-23 | 1997-12-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5843817A (en) * | 1997-09-19 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for integrating stacked capacitor DRAM devices with MOSFET devices used for high performance logic circuits |
-
1999
- 1999-06-30 JP JP11186526A patent/JP2001015711A/ja not_active Withdrawn
- 1999-12-03 US US09/453,807 patent/US6331462B1/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007066958A (ja) * | 2005-08-29 | 2007-03-15 | Nec Electronics Corp | 半導体装置の製造方法 |
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---|---|
US6331462B1 (en) | 2001-12-18 |
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Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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