JP3216110B2 - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧のトランジスタ
と通常耐圧のトランジスタとを含む相補型半導体装置の
製造方法に関するものである。
と通常耐圧のトランジスタとを含む相補型半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】通常耐圧のトランジスタで構成されてい
る論理回路部等と、空乏層を伸ばすためのオフセット層
がドレイン層とチャネル部との間に設けられている高耐
圧のトランジスタで構成されている高耐圧部とが一体に
なっている相補型半導体装置の製造に際しては、従来
は、例えば、通常耐圧のＮチャネルトランジスタにおけ
るチャネルストップ層及び高耐圧のＰチャネルトランジ
スタにおけるオフセット層と、高耐圧のＮチャネルトラ
ンジスタにおけるチャネルストップ層とを同一のイオン
注入工程で形成していた。
る論理回路部等と、空乏層を伸ばすためのオフセット層
がドレイン層とチャネル部との間に設けられている高耐
圧のトランジスタで構成されている高耐圧部とが一体に
なっている相補型半導体装置の製造に際しては、従来
は、例えば、通常耐圧のＮチャネルトランジスタにおけ
るチャネルストップ層及び高耐圧のＰチャネルトランジ
スタにおけるオフセット層と、高耐圧のＮチャネルトラ
ンジスタにおけるチャネルストップ層とを同一のイオン
注入工程で形成していた。
【０００３】
【発明が解決しようとする課題】ところが、上述の従来
例では、まず、高耐圧のＮチャネルトランジスタにおけ
るチャネルストップ層と高耐圧のＰチャネルトランジス
タにおけるオフセット層との不純物濃度が互いに等しく
なるので、高耐圧のＮチャネルトランジスタの素子分離
領域における寄生ＭＯＳトランジスタの閾値電圧と、高
耐圧のＰチャネルトランジスタのドレイン耐圧との両方
を同時に高めることが原理的に不可能であった。
例では、まず、高耐圧のＮチャネルトランジスタにおけ
るチャネルストップ層と高耐圧のＰチャネルトランジス
タにおけるオフセット層との不純物濃度が互いに等しく
なるので、高耐圧のＮチャネルトランジスタの素子分離
領域における寄生ＭＯＳトランジスタの閾値電圧と、高
耐圧のＰチャネルトランジスタのドレイン耐圧との両方
を同時に高めることが原理的に不可能であった。
【０００４】また、高耐圧及び通常耐圧の何れのＮチャ
ネルトランジスタにおけるチャネルストップ層の不純物
濃度も互いに等しくなるので、高耐圧のＮチャネルトラ
ンジスタの素子分離領域における寄生ＭＯＳトランジス
タの閾値電圧と、通常耐圧のＮチャネルトランジスタに
おけるドレイン層及びチャネルストップ層間の耐圧との
両方を同時に高めることも原理的に不可能であった。
ネルトランジスタにおけるチャネルストップ層の不純物
濃度も互いに等しくなるので、高耐圧のＮチャネルトラ
ンジスタの素子分離領域における寄生ＭＯＳトランジス
タの閾値電圧と、通常耐圧のＮチャネルトランジスタに
おけるドレイン層及びチャネルストップ層間の耐圧との
両方を同時に高めることも原理的に不可能であった。
【０００５】一方、通常耐圧のＮチャネルトランジスタ
におけるチャネルストップ層及び高耐圧のＰチャネルト
ランジスタにおけるオフセット層と、高耐圧のＮチャネ
ルトランジスタにおけるチャネルストップ層とを、別個
のイオン注入で形成して、夫々の不純物濃度を自由に設
定する方法もある。しかし、この方法では、イオン注入
工程のみならずフォトリソグラフィ工程も増加する。従
って、従来の方法では、信頼性の高い相補型半導体装置
を、製造コストを上昇させることなく製造することがで
きなかった。
におけるチャネルストップ層及び高耐圧のＰチャネルト
ランジスタにおけるオフセット層と、高耐圧のＮチャネ
ルトランジスタにおけるチャネルストップ層とを、別個
のイオン注入で形成して、夫々の不純物濃度を自由に設
定する方法もある。しかし、この方法では、イオン注入
工程のみならずフォトリソグラフィ工程も増加する。従
って、従来の方法では、信頼性の高い相補型半導体装置
を、製造コストを上昇させることなく製造することがで
きなかった。
【０００６】
【課題を解決するための手段】本発明による相補型半導
体装置の製造方法は、ドレイン層６４とチャネル部との
間に前記ドレイン層６４よりも不純物濃度の低いオフセ
ット層４３が設けられている高耐圧のトランジスタ７３
と、前記オフセット層４３が設けられていない通常耐圧
のトランジスタ７１、７２とを含む相補型半導体装置の
製造方法において、第１導電型チャネルトランジスタ７
１、７３におけるチャネルストップ層２１、２２、２
４、２６を形成すべき第１の領域に第２導電型の不純物
を導入すると同時に、通常耐圧の第２導電型チャネルト
ランジスタ７２におけるチャネルストップ層４１、４２
を形成すべき第２の領域と、高耐圧の第１導電型チャネ
ルトランジスタ７３における前記オフセット層４３を形
成すべき第３の領域とに、前記第２導電型の不純物を導
入する工程と、高耐圧の第２導電型チャネルトランジス
タ７４におけるチャネルストップ層３３、３４を形成す
べき第４の領域に第１導電型の不純物３２を導入すると
同時に、前記第２及び第３の領域に前記第１導電型の不
純物３２を導入する工程とを有することを特徴としてい
る。
体装置の製造方法は、ドレイン層６４とチャネル部との
間に前記ドレイン層６４よりも不純物濃度の低いオフセ
ット層４３が設けられている高耐圧のトランジスタ７３
と、前記オフセット層４３が設けられていない通常耐圧
のトランジスタ７１、７２とを含む相補型半導体装置の
製造方法において、第１導電型チャネルトランジスタ７
１、７３におけるチャネルストップ層２１、２２、２
４、２６を形成すべき第１の領域に第２導電型の不純物
を導入すると同時に、通常耐圧の第２導電型チャネルト
ランジスタ７２におけるチャネルストップ層４１、４２
を形成すべき第２の領域と、高耐圧の第１導電型チャネ
ルトランジスタ７３における前記オフセット層４３を形
成すべき第３の領域とに、前記第２導電型の不純物を導
入する工程と、高耐圧の第２導電型チャネルトランジス
タ７４におけるチャネルストップ層３３、３４を形成す
べき第４の領域に第１導電型の不純物３２を導入すると
同時に、前記第２及び第３の領域に前記第１導電型の不
純物３２を導入する工程とを有することを特徴としてい
る。
【０００７】
【作用】本発明による相補型半導体装置の製造方法で
は、第２及び第３の領域には第１導電型の不純物３２と
第２導電型の不純物との両方を導入して不純物補償を行
っているのに対して、第４の領域には第１導電型の不純
物３２のみを導入している。しかも、これらの不純物の
導入は、何れもチャネルストップ層２１、２２、２４、
２６、３３、３４、４１、４２を形成するための不純物
の導入と同時に行っている。
は、第２及び第３の領域には第１導電型の不純物３２と
第２導電型の不純物との両方を導入して不純物補償を行
っているのに対して、第４の領域には第１導電型の不純
物３２のみを導入している。しかも、これらの不純物の
導入は、何れもチャネルストップ層２１、２２、２４、
２６、３３、３４、４１、４２を形成するための不純物
の導入と同時に行っている。
【０００８】このため、製造工程を増加させることな
く、通常耐圧の第２導電型チャネルトランジスタ７２に
おけるチャネルストップ層４１、４２と高耐圧の第１導
電型チャネルトランジスタ７３におけるオフセット層４
３との不純物濃度を相対的に低くし、高耐圧の第２導電
型チャネルトランジスタ７４におけるチャネルストップ
層３３、３４の不純物濃度を相対的に高くすることがで
きる。
く、通常耐圧の第２導電型チャネルトランジスタ７２に
おけるチャネルストップ層４１、４２と高耐圧の第１導
電型チャネルトランジスタ７３におけるオフセット層４
３との不純物濃度を相対的に低くし、高耐圧の第２導電
型チャネルトランジスタ７４におけるチャネルストップ
層３３、３４の不純物濃度を相対的に高くすることがで
きる。
【０００９】
【実施例】以下、通常耐圧のトランジスタで構成されて
いる論理回路部と高耐圧のトランジスタで構成されてい
る高耐圧部とが一体になっており、高耐圧部のＣＭＯＳ
トランジスタのうちのＰチャネルトランジスタがＬＯＣ
ＯＳオフセットドレイン型でＮチャネルトランジスタが
オフセットドレイン型である相補型半導体装置の製造に
適用した本発明の一実施例を、図１〜３を参照しながら
説明する。
いる論理回路部と高耐圧のトランジスタで構成されてい
る高耐圧部とが一体になっており、高耐圧部のＣＭＯＳ
トランジスタのうちのＰチャネルトランジスタがＬＯＣ
ＯＳオフセットドレイン型でＮチャネルトランジスタが
オフセットドレイン型である相補型半導体装置の製造に
適用した本発明の一実施例を、図１〜３を参照しながら
説明する。
【００１０】本実施例では、従来公知の方法によって、
図１に示す様に、Ｐ型のＳｉ基板１１のうちで、論理回
路部１２と高耐圧部１３のＰチャネルトランジスタ形成
領域とに、Ｎウェル１４、１５をまず形成し、更に、後
に形成する素子分離用のＳｉＯ2 膜とは反転パターンの
ＳｉＮ膜（図示せず）をＳｉ基板１１の表面にパターニ
ングする。
図１に示す様に、Ｐ型のＳｉ基板１１のうちで、論理回
路部１２と高耐圧部１３のＰチャネルトランジスタ形成
領域とに、Ｎウェル１４、１５をまず形成し、更に、後
に形成する素子分離用のＳｉＯ2 膜とは反転パターンの
ＳｉＮ膜（図示せず）をＳｉ基板１１の表面にパターニ
ングする。
【００１１】その後、論理回路部１２のＰチャネル及び
Ｎチャネルの両方のトランジスタに形成すべきチャネル
ストップ層、並びに高耐圧部１３のＰチャネルトランジ
スタに形成すべきチャネルストップ層及びオフセット層
とは反転パターンのフォトレジスト（図示せず）を、Ｓ
ｉＮ膜上でパターニングする。
Ｎチャネルの両方のトランジスタに形成すべきチャネル
ストップ層、並びに高耐圧部１３のＰチャネルトランジ
スタに形成すべきチャネルストップ層及びオフセット層
とは反転パターンのフォトレジスト（図示せず）を、Ｓ
ｉＮ膜上でパターニングする。
【００１２】その後、このフォトレジストをマスクにし
てＮ型の不純物（図示せず）をＳｉ基板１１にイオン注
入して、Ｎウェル１４、１５内にＮ- 層２１〜２６を形
成してから、フォトレジストを剥離する。そして、Ｓｉ
Ｎ膜を酸化防止マスクとするＬＯＣＯＳ法で素子分離用
のＳｉＯ2 膜２７を形成した後、このＳｉＮ膜を除去す
る。
てＮ型の不純物（図示せず）をＳｉ基板１１にイオン注
入して、Ｎウェル１４、１５内にＮ- 層２１〜２６を形
成してから、フォトレジストを剥離する。そして、Ｓｉ
Ｎ膜を酸化防止マスクとするＬＯＣＯＳ法で素子分離用
のＳｉＯ2 膜２７を形成した後、このＳｉＮ膜を除去す
る。
【００１３】次に、図２に示す様に、論理回路部１２及
び高耐圧部１３の両方のＮチャネルトランジスタに形成
すべきチャネルストップ層、高耐圧部１３のＰチャネル
トランジスタに形成すべきオフセット層、並びにＮウェ
ル１４、１５間の領域とは反転パターンのフォトレジス
ト３１を、パターニングする。そして、このフォトレジ
スト３１をマスクにしてＰ型の不純物３２をＳｉ基板１
１にイオン注入した後、フォトレジスト３１を剥離す
る。
び高耐圧部１３の両方のＮチャネルトランジスタに形成
すべきチャネルストップ層、高耐圧部１３のＰチャネル
トランジスタに形成すべきオフセット層、並びにＮウェ
ル１４、１５間の領域とは反転パターンのフォトレジス
ト３１を、パターニングする。そして、このフォトレジ
スト３１をマスクにしてＰ型の不純物３２をＳｉ基板１
１にイオン注入した後、フォトレジスト３１を剥離す
る。
【００１４】なお、上述のＮ型の不純物及びＰ型の不純
物３２をイオン注入する際のドーズ量及び加速エネルギ
は、素子分離領域における寄生ＭＯＳトランジスタに必
要な閾値電圧や、ＬＯＣＯＳオフセット層における不純
物濃度と耐圧との関係等から決定する。例えば、Ｎ型の
不純物としては、リンを６０ｋｅＶの加速エネルギ及び
６×１０12ｃｍ-2のドーズ量でイオン注入し、Ｐ型の不
純物３２としては、ボロンを２７０ｋｅＶの加速エネル
ギ及び２×１０13ｃｍ-2のドーズ量でイオン注入する。
物３２をイオン注入する際のドーズ量及び加速エネルギ
は、素子分離領域における寄生ＭＯＳトランジスタに必
要な閾値電圧や、ＬＯＣＯＳオフセット層における不純
物濃度と耐圧との関係等から決定する。例えば、Ｎ型の
不純物としては、リンを６０ｋｅＶの加速エネルギ及び
６×１０12ｃｍ-2のドーズ量でイオン注入し、Ｐ型の不
純物３２としては、ボロンを２７０ｋｅＶの加速エネル
ギ及び２×１０13ｃｍ-2のドーズ量でイオン注入する。
【００１５】この結果、図３に示す様に、Ｓｉ基板１１
にＰ層３３〜３５が形成されると共に、Ｎ- 層２２、２
３、２６の一部ずつとＮ- 層２５の全体とで不純物補償
が行われてＰ- 層４１〜４４が形成される。その後、論
理回路部１２のＮチャネルトランジスタを形成するため
のＰウェル４５をＮウェル１４内に形成し、ＳｉＯ2膜
２７に囲まれている素子活性領域の表面にゲート酸化膜
としてのＳｉＯ2 膜４６を形成する。
にＰ層３３〜３５が形成されると共に、Ｎ- 層２２、２
３、２６の一部ずつとＮ- 層２５の全体とで不純物補償
が行われてＰ- 層４１〜４４が形成される。その後、論
理回路部１２のＮチャネルトランジスタを形成するため
のＰウェル４５をＮウェル１４内に形成し、ＳｉＯ2膜
２７に囲まれている素子活性領域の表面にゲート酸化膜
としてのＳｉＯ2 膜４６を形成する。
【００１６】そして、閾値電圧を制御するために不純物
（図示せず）をイオン注入し、多結晶Ｓｉ膜４７等でゲ
ート電極を形成した後、Ｎ- 層５１〜５４を形成する。
そして更に、ＳｉＯ2 膜５５等の絶縁膜から成る側壁を
多結晶Ｓｉ膜４７に形成した後、Ｐ+ 層６１〜６４とＮ
+ 層６５〜６８とを形成する。以上の工程で、論理回路
部１２にＰチャネルトランジスタ７１とＮチャネルトラ
ンジスタ７２とを形成し、高耐圧部１３にＬＯＣＯＳオ
フセットドレイン型のＰチャネルトランジスタ７３とオ
フセットドレイン型のＮチャネルトランジスタ７４とを
形成する。
（図示せず）をイオン注入し、多結晶Ｓｉ膜４７等でゲ
ート電極を形成した後、Ｎ- 層５１〜５４を形成する。
そして更に、ＳｉＯ2 膜５５等の絶縁膜から成る側壁を
多結晶Ｓｉ膜４７に形成した後、Ｐ+ 層６１〜６４とＮ
+ 層６５〜６８とを形成する。以上の工程で、論理回路
部１２にＰチャネルトランジスタ７１とＮチャネルトラ
ンジスタ７２とを形成し、高耐圧部１３にＬＯＣＯＳオ
フセットドレイン型のＰチャネルトランジスタ７３とオ
フセットドレイン型のＮチャネルトランジスタ７４とを
形成する。
【００１７】以上の様な実施例における、Ｐチャネルト
ランジスタ７１、７３のチャネルストップ層等を形成す
るためのＮ型の不純物（図示せず）のイオン注入と、Ｎ
チャネルトランジスタ７２、７４のチャネルストップ層
等を形成するためのＰ型の不純物３２のイオン注入とを
まとめると、次の表１の様になる。なお、この表１にお
いて、○はイオン注入を行うことを示しており、×はイ
オン注入を行わないことを示している。
ランジスタ７１、７３のチャネルストップ層等を形成す
るためのＮ型の不純物（図示せず）のイオン注入と、Ｎ
チャネルトランジスタ７２、７４のチャネルストップ層
等を形成するためのＰ型の不純物３２のイオン注入とを
まとめると、次の表１の様になる。なお、この表１にお
いて、○はイオン注入を行うことを示しており、×はイ
オン注入を行わないことを示している。
【００１８】
【表１】
【００１９】以上の様な実施例では、Ｎチャネルトラン
ジスタ７４におけるＰ層３３、３４の不純物濃度を、Ｎ
チャネルトランジスタ７２及びＰチャネルトランジスタ
７３におけるＰ- 層４１〜４４の不純物濃度よりも高く
しているので、Ｎチャネルトランジスタ７４の素子分離
領域における寄生ＭＯＳトランジスタの閾値電圧が高
い。このため、Ｐ層３３、３４上のＳｉＯ2 膜２７上に
多結晶Ｓｉ配線（図示せず）を延在させることが可能で
あり、レイアウトの自由度が大きい。従って、チップサ
イズの縮小が可能であり、製造コストを低減させること
ができる。
ジスタ７４におけるＰ層３３、３４の不純物濃度を、Ｎ
チャネルトランジスタ７２及びＰチャネルトランジスタ
７３におけるＰ- 層４１〜４４の不純物濃度よりも高く
しているので、Ｎチャネルトランジスタ７４の素子分離
領域における寄生ＭＯＳトランジスタの閾値電圧が高
い。このため、Ｐ層３３、３４上のＳｉＯ2 膜２７上に
多結晶Ｓｉ配線（図示せず）を延在させることが可能で
あり、レイアウトの自由度が大きい。従って、チップサ
イズの縮小が可能であり、製造コストを低減させること
ができる。
【００２０】逆に、Ｐチャネルトランジスタ７３におけ
るＰ- 層４３の不純物濃度を、Ｎチャネルトランジスタ
７４におけるＰ層３３、３４の不純物濃度よりも低くし
ているので、Ｐチャネルトランジスタ７３のドレイン耐
圧を更に高くすることができる。また、Ｎチャネルトラ
ンジスタ７２におけるＰ- 層４１、４２の不純物濃度
を、Ｎチャネルトランジスタ７４におけるＰ層３３、３
４の不純物濃度よりも低くしているので、Ｎ+ 層６５、
６６とＰ- 層４１、４２との間の接合降伏やリーク電流
を減少させることができる。
るＰ- 層４３の不純物濃度を、Ｎチャネルトランジスタ
７４におけるＰ層３３、３４の不純物濃度よりも低くし
ているので、Ｐチャネルトランジスタ７３のドレイン耐
圧を更に高くすることができる。また、Ｎチャネルトラ
ンジスタ７２におけるＰ- 層４１、４２の不純物濃度
を、Ｎチャネルトランジスタ７４におけるＰ層３３、３
４の不純物濃度よりも低くしているので、Ｎ+ 層６５、
６６とＰ- 層４１、４２との間の接合降伏やリーク電流
を減少させることができる。
【００２１】しかも、上述の様に、Ｎチャネルトランジ
スタ７４におけるＰ層３３、３４の不純物濃度を相対的
に高くし、Ｎチャネルトランジスタ７２及びＰチャネル
トランジスタ７３におけるＰ- 層４１〜４４の不純物濃
度を相対的に低くしているが、本実施例では、従来例に
比べてマスクのパターンを変更するだけで製造工程は増
加していないので、製造コストは殆ど上昇していない。
スタ７４におけるＰ層３３、３４の不純物濃度を相対的
に高くし、Ｎチャネルトランジスタ７２及びＰチャネル
トランジスタ７３におけるＰ- 層４１〜４４の不純物濃
度を相対的に低くしているが、本実施例では、従来例に
比べてマスクのパターンを変更するだけで製造工程は増
加していないので、製造コストは殆ど上昇していない。
【００２２】なお、上述の実施例では、図２に示した様
に、素子分離用のＳｉＯ2 膜２７を形成した後に、チャ
ネルストップ層を形成するための不純物３２をイオン注
入しているが、これは、形成されたＳｉＯ2 膜２７の膜
厚の変動によってＳｉ基板１１の表面における不純物３
２の濃度が変化するのを抑制するためである。しかし、
ＳｉＯ2 膜２７を形成する前に、このＳｉＯ2 膜２７を
形成するためのＳｉＮ膜をマスクにして、素子分離領域
に対して自己整合的に不純物３２をイオン注入してもよ
い。
に、素子分離用のＳｉＯ2 膜２７を形成した後に、チャ
ネルストップ層を形成するための不純物３２をイオン注
入しているが、これは、形成されたＳｉＯ2 膜２７の膜
厚の変動によってＳｉ基板１１の表面における不純物３
２の濃度が変化するのを抑制するためである。しかし、
ＳｉＯ2 膜２７を形成する前に、このＳｉＯ2 膜２７を
形成するためのＳｉＮ膜をマスクにして、素子分離領域
に対して自己整合的に不純物３２をイオン注入してもよ
い。
【００２３】また、上述の実施例は、高耐圧部１３のＣ
ＭＯＳトランジスタのうちのＰチャネルトランジスタ７
３をＬＯＣＯＳオフセットドレイン型にしてＮチャネル
トランジスタ７４をオフセットドレイン型にしている
が、逆にＰチャネルトランジスタをオフセットドレイン
型にしてＮチャネルトランジスタをＬＯＣＯＳオフセッ
トドレイン型にしたり、Ｐチャネル及びＮチャネルの総
てのトランジスタをＬＯＣＯＳオフセットドレイン型に
したりすることも可能である。
ＭＯＳトランジスタのうちのＰチャネルトランジスタ７
３をＬＯＣＯＳオフセットドレイン型にしてＮチャネル
トランジスタ７４をオフセットドレイン型にしている
が、逆にＰチャネルトランジスタをオフセットドレイン
型にしてＮチャネルトランジスタをＬＯＣＯＳオフセッ
トドレイン型にしたり、Ｐチャネル及びＮチャネルの総
てのトランジスタをＬＯＣＯＳオフセットドレイン型に
したりすることも可能である。
【００２４】
【発明の効果】本発明による相補型半導体装置の製造方
法では、製造工程を増加させることなく、通常耐圧の第
２導電型チャネルトランジスタにおけるチャネルストッ
プ層と高耐圧の第１導電型チャネルトランジスタにおけ
るオフセット層との不純物濃度を相対的に低くし、高耐
圧の第２導電型チャネルトランジスタにおけるチャネル
ストップ層の不純物濃度を相対的に高くすることができ
る。
法では、製造工程を増加させることなく、通常耐圧の第
２導電型チャネルトランジスタにおけるチャネルストッ
プ層と高耐圧の第１導電型チャネルトランジスタにおけ
るオフセット層との不純物濃度を相対的に低くし、高耐
圧の第２導電型チャネルトランジスタにおけるチャネル
ストップ層の不純物濃度を相対的に高くすることができ
る。
【００２５】このため、通常耐圧のトランジスタにおけ
るドレイン層とチャネルストップ層との間の耐圧が高
く、高耐圧のトランジスタのドレイン耐圧も更に高く、
且つ高耐圧のトランジスタの素子分離領域における寄生
ＭＯＳトランジスタの閾値電圧も高くて、信頼性の高い
相補型半導体装置を、製造コストを殆ど上昇させること
なく製造することができる。
るドレイン層とチャネルストップ層との間の耐圧が高
く、高耐圧のトランジスタのドレイン耐圧も更に高く、
且つ高耐圧のトランジスタの素子分離領域における寄生
ＭＯＳトランジスタの閾値電圧も高くて、信頼性の高い
相補型半導体装置を、製造コストを殆ど上昇させること
なく製造することができる。
【図１】本発明の一実施例の初期の工程を示す側断面図
である。
である。
【図２】一実施例の中期の工程を示す側断面図である。
【図３】一実施例の終期の工程を示す側断面図である。
２１ Ｎ- 層 ２２ Ｎ- 層 ２４ Ｎ- 層 ２６ Ｎ- 層 ３２ 不純物 ３３ Ｐ層 ３４ Ｐ層 ４１ Ｐ- 層 ４２ Ｐ- 層 ４３ Ｐ- 層 ６４ Ｐ+ 層 ７１ Ｐチャネルトランジスタ ７２ Ｎチャネルトランジスタ ７３ Ｐチャネルトランジスタ ７４ Ｎチャネルトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092
Claims (1)
- 【請求項１】 ドレイン層とチャネル部との間に前記ド
レイン層よりも不純物濃度の低いオフセット層が設けら
れている高耐圧のトランジスタと、前記オフセット層が
設けられていない通常耐圧のトランジスタとを含む相補
型半導体装置の製造方法において、 第１導電型チャネルトランジスタにおけるチャネルスト
ップ層を形成すべき第１の領域に第２導電型の不純物を
導入すると同時に、通常耐圧の第２導電型チャネルトラ
ンジスタにおけるチャネルストップ層を形成すべき第２
の領域と、高耐圧の第１導電型チャネルトランジスタに
おける前記オフセット層を形成すべき第３の領域とに、
前記第２導電型の不純物を導入する工程と、 高耐圧の第２導電型チャネルトランジスタにおけるチャ
ネルストップ層を形成すべき第４の領域に第１導電型の
不純物を導入すると同時に、前記第２及び第３の領域に
前記第１導電型の不純物を導入する工程とを有すること
を特徴とする相補型半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP33933393A JP3216110B2 (ja) | 1993-12-03 | 1993-12-03 | 相補型半導体装置の製造方法 |
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| JP33933393A JP3216110B2 (ja) | 1993-12-03 | 1993-12-03 | 相補型半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| JPH07161821A JPH07161821A (ja) | 1995-06-23 |
| JP3216110B2 true JP3216110B2 (ja) | 2001-10-09 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1993
- 1993-12-03 JP JP33933393A patent/JP3216110B2/ja not_active Expired - Fee Related
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| JPH07161821A (ja) | 1995-06-23 |
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