KR0131741B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법

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Abstract

본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로, 모스펫소자의 소오스전극과 기판전극을 접속시키는 부분의 면적을 감소시키기 위하여 소오스전극이 형성되는 동일한 활성영역에 게이트전극 측벽의 스페이서에 의한 자기정렬방식을 이용하여 소오스전극과 기판전극을 형성하는 방법에 관한 것이다.

Description

반도체 기억장치 및 그 제조방법
제1도는 일반적인 반도체 장치의 집적회로에서 가장 널리 사용되는 인버터(inverter)의 회로도.
제2도는 종래기술에 따른 제1도의 회로를 종래 방법에 의해 반도체 기판에 형성한 단면도.
제3a도 내지 제3d도는 본 발명에 따른 제1도의 회로를 본 발명의 반도체 기판에 형성한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자분리 절연막
3 : 게이트 산화막 4 : 게이트전극
6 : 층간절연막 10 : N-웰
15A : P+소오스전극 15B : P+그레인전극
15C : N+기판전극 20 : P- 웰
25A : N+소오스전극 25B : N+드레인전극
25C : P+기판전극 30A : LDD용 스페이서
30B : 기판전극 형성용 스페이서 31 : 제1감광막패턴
32 : 제2 감광막패턴 35A, 35B, 35C : 연결선
본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히 모스펫 소자의소오스전극과 기판전극을 접속시키는 부분의 면적을 감소시키기 위하여 소오스전극이 형성되는 동일한 활성영역(active region)게이트전극 측벽의 스페이서에 의한 자기정렬방식을 이용하여 소오스전극과 기판전극을 형성하는 방법에 관한 것이다.
일반적으로 반도체 장치의 고집적화에 따라 반도체 장치를 구성하는 각각의 소자들의 크기가 감소되어야 한다. 반도체 장치의 집적회로를 구성하는 소자중 가장 많은 부분을 차지하는 모스펫 구조는 집적회로내에서 소오스 전극과 기판전극이 서로 연결된 형태로 이루어지고 있다.
제1도는 일반적인 반도체 장치의 집적회로에서 가장 널리 사용되는 인버트(inverter)의 회로도이다.
제1도에 도시된 바와같이, VDD가 PMOS의 소오스전극에 연결되고, PMOS의 드레인전극이 NMOS의 드레인전극에 연결되어 있다.
또한, NMOS의 소오스전극이 VSS에 연결되고, PMOS의 소오스전극은 PMOS의 기판전극과 연결되어 있다. 그리고, NMOS의 소오스전극은 NMOS의 기판전극에 연결되고, 상기 PMOS와 NMOS의 게이트전극이 서로 연결된 부분이 입력단자가 되며, PMOS의 드레인전극과 NMOS의 드레인전극이 서로 연결된 부분이 출력단자가 되어 입력단자와 출력단자가 서로 반전된다.
이와 관련하여, 종래 기술에 따른 종래의 방법에 의해 형성된 모스펫 소자를 제2도를 참조하여 설명하면 다음과 같다. 제2도는 종래 기술에 따른 제1도의 반도체소자의 회로를 종래의 방법에 적용하여 형성된 모스펫 소자의 단면도이다. 제2도에 도시된 바와 같이, 공지의 기술에 의해 반도체 기판(1) 상부에 N-웰(well)(10) 및 P-웰(well)(20)을 각각 형성한다.
이어서, 소자분리 절연막(2), 게이트전극(4), 소오스/드레인전극(15A)(15B)(25A)(25B)을 순차적으로 형성한다음, 층간절연막(6)과 연결선 (35A)(35B)(35C)을 형성한다.
그 다음, 모스펫 소자의 소오스전극(15A)(25A)과 기판전극(15C)(25C)을 연결하기 위하여 소오스전극(15A)(25A)이 형성되는 활성영역과 이웃한 별도의 활성영역에 기판과 동일한 타입(type)의 불순물을 이온주입하여 기판전극(15C)(25C)을 형성하므로써 소오스전극(15A)(25A)과 연결시킨다.
상기한 바와같이, 상기 종래 방법에 있어서는 소오스전극 형성용 마스크와 기판전극 형성용 마스크, 그리고 게이트전극 마스크사이의 레티클 레지스트레이션(reticle registration) 및 마스크 작업시의 오정렬, CD변화 등을 고려하면 소오스전극이 형성되는 활성영역의 크기를 줄일 수 없는 문제점이 발생한다.
이에, 본 발명은 모스펫 소자의 소오스전극이 형성되는 동일한 활성영역에 자기정렬방식을 이용하여 소오스전극과 기판전극을 형성함으로써 소오스전극이 형성되는 활성영역의 크기를 최소화할 수 있는 반도체기억장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체기억장치는, 반도체 기판의 한 영역에 형성된 소자분리절연막과 활성영역 및 상기 활성영역상에 형성된 게이트영역과, 상기 활성영역의 일부분을 차단시키도록 상기 게이트영역의 측벽에 형성된 절연막 스페이서와, 상기 반도체기판의 노출된 활성영역의 표면상에 형성된 소오스 및 드레인 영역과, 상기 절연막스페이서와 게이트영역 및 드레인영역을 제외한 상기 소오스영역의 노출된 영역내에 형성되고 상기 소오스영역과 접속되는 기판전극을 포함하여 구성됨을 그 특징으로한다.
또한, 본 발명에 따른 반도체기억장치는, 반도체 기판의 한 영역에 형성된 소자분리절연막과 활성영역 및 게이트영역과, 상기 게이트영역의 측벽에 형성된 제1절연막 스페이서와, 상기 제1절연막스페이서상에 형성된 제2절연막스페이서와, 상기 활성영역의 노출된 표면상에 형성된 소오스 및 드레인영역과, 상기 제2 절연막스페이서와 소자분리절연막사이에 있는 상기 소오스영역의 노출된 영역내에 형성되고 상기 소오스영역과 접속되는 기판전극을 포함하여 구성됨을 그 특징으로 한다.
그리고, 본 발명에 따른 반도체기억장치의 제조방법은 반도체 기판의 한 영역에 소자분리절연막과 활성영역 및 게이트영역을 형성하는 공정과, 상기 게이트영역의 측벽에 제1절연막 스페이서를 형성하는 공정과, 상기 제1절연막스페이서상에 제2절연막스페이서를 형성하는 공정과, 상기 활성영역의 노출된 표면상에 소오스 및 드레인 영역을 형성하는 공정과, 상기 드레인영역을 포함한 게이트영역의 일측면에 있는 노출된 구조상에 감광막패턴을 형성하는 공정과, 상기 제2절연막스페이서와 소자분리절연막 및 감광막패턴을 마스크로한 자기정렬방식에 의해 상기 소오스영역의 노출된 영역내에 상기 소오스영역의 도전성타입과 반대되는 타입의 불순물을 이온주입하여 기판전극을 형성하는 공정을 포하하여 이루어짐을 그 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 기억장치 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
제3a도 내지 제3d도는 제1도의 회로를 본 발명에 의해 반도체 기판에 형성한 단면도이다.
제3a도에 도시된 바와같이, N-웰(10)과 P-웰(20)내의 일정부분에 소자분리 절연막(2)을 형성하고, 게이트전극(4)과 LDD용 스페이서(30A), 그리고 N-웰(10)에 P+소오스/드레인전극(15A)(15B), P-웰(20)에 N+소오스/드레인전극(25A)(25B)을 형성한다.
이어서, 상기 LDD용 스페이서(30A)는 목적에 따라 형성하거나, 형성하지 않을 수도 있다. 그다음, 제3b도에 도시된 바와같이, 게이트전극(4) 측벽에 폭이 큰 기판전극형성용 스페이서(30B)를 형성한다. 이어서, 상기 전체구조의 노출된 표면상에 제1감광막을 도포하고, 상기 제1감광막을 PMOS 트랜지스터의 상기 소오스전극의 일부분만이 노출되도록 선택적으로 제거하여 N+기판전극 마스크용 제1 감광막패턴(31)을 형성한다.
그다음, 상기 N+기판전극 마스크용 제1감광막패턴(31)을 마스크로하여 상기 P+소오스전극(15A)의 노출된 일부분에 N형 불순물을 이온주입하여 N+기판전극(15C) 형성한다. 이때, 상기 제1감광막패턴(31)은 상기 PMOS의 소오스전극(15A)의 예정된 위치에 형성되지 않고 게이트전극(4) 에 겹쳐지도록 형성되지만, 상기 N형 불순물들은 폭이 큰 상기 기판전극형성용 스페이서(30B) 때문에 상기 소오스전극(15A)의 전체면적안으로 이온주입되는 것이 방지된다.
즉,상기 이온주입되는 불순물들은 상기 게이트전극(4)과 상기 기판 전극형성용 스페이서(30B)에 자기정렬되어 N+기판전극(15C)을 형성한다.
이어서, 제3c도에 도시된 바와같이, 상기 제1감광막패턴(31)을 제거하고, 상기 전체구조의 노출된 표면상에 제2감광막을 도포하고, 상기 제2감광막을 NMOS 트랜지스터의 상기 소오스전극의 일부분만이 노출되도록 선택적으로 제거하여 P+기판전극 마스크용 제2 감광막패턴(32)를 형성한다.
그다음, 상기 P+기판전극 마스크용 제2감광막패턴(32)을 마스크로하여 상기 N+ 소오스전극(25 A)의 노출된 일부분에 P형 불순물을 이온주입하여 P+기판전극(25C)을 형성한다.
이때, 상기 제2감광막패턴(32)은 상기 NMOS의 소오스전극(25A)의 예정된 위치에 형성되지 않고 게이트전극(4)상에 겹쳐지도록 형성되지만, 상기 P형 불순물들은 폭이 큰 상기 기판전극형성용 스페이서(30B) 때문에 상기 소오스전극(25A)의 전체면적안으로 이온주입되는 것이 방지된다.
즉, 상기 이용주입되는 P형 불순물들은 상기 게이트전극(4)과 상기 기판전극형성용 스페이서(30B)에 자기정렬되어 P+기판전극(15C)을 형성한다.
이어서, 제3d도에 도시된 바와같이, 상기 전체구조상에 층간절연막(6)을 형성하고 상기 층간절연막을 선택적으로 제거하여 상기 소오스/드레인전극(15A)(25A)(15B)(25B)과 기판전극(15C)(25C) 상부를 노출시키는 콘택(미도시)을 형성한다. 이때, 상기 콘택형성시에 소오스전극(15A)(25A)과 기판전극(15C)(25C)이 동시에 노출되도록 한다.
그 다음, 상기 콘택을 통해 상기 노출된 층간절연막(6)상에 도전층을 형성하고 이를 선택적으로 패터닝하여 상호 연결선(35A)(35B)(35C)을 형성한다.
상기한 바와 같이, 본 발명에 의하면 모스펫 소자의 소오스전극이 형성되는 동일한 활성영역에 게이트 전극측벽의 스페이서에 의한 자기정렬방식을 이용하여 소오스전극과 기판전극을 형성함으로써 소오스전극이 형성되는 활성영역의 크기를 최소화할 수 있다.

Claims (5)

  1. 반도체 기판의 한 영역에 형성된 소자분리절연막과 활성영역 및 상기 활성영역상에 형성된 게이트영역;상기 활성영역의 일부분을 차단시키도록 상기 게이트영역의 측벽에 형성된 절연막 스페이서;상기 반도체기판의 노출된 활성영역의 표면상에 형성된 소오스 및 드레인 영역;상기 절연막스페이서와 게이트영역 및 드레인영역을 제외한 상기 소오스영역의 노출된 영역내에 형성되고, 상기 소오스영역과 접속되는 기판전극을 포함하여 구성되는 반도체기억장치.
  2. 반도체 기판의 한 영역에 형성된 소자분리절연막과 활성영역 및 게이트영역;상기 게이트영역의 측벽에 형성된 제1절연막 스페이서;상기 제1절연막스페이서상에 형성된 제2 절연막스페이서;상기 활성영역의 노출된 표면상에 형성된 소오스 및 드레인영역;상기 제2절연막스페이서와 소자분리절연막사이에 있는 상기 소오스영역의 노출된 영역내에 형성되고, 상기 소오스영역과 접속되는 기판전극을 포함하여 구성되는 반도체기억장치.
  3. 반도체 기판의 한 영역에 소자분리절연막과 활성영역 및 게이트영역을 형성하는 공정;상기 게이트영역의 측벽에 제1절연막 스페이서를 형성하는 공정;상기 제1절연막스페이서상에 제2 절연막스페이서를 형성하는 공정;상기 활성영역의 노출된 표면상에 소오스 및 드레인 영역을 형성하는 공정; 상기 드레인영역을 포함한 게이트영역의 일측면에 있는 노출된 구조상에 감광막패턴을 형성하는 공정;상기 제2절연막스페이서와 소자분리절연막 및 감광막패턴을 마스크로한 자기정렬방식에 의해 상기 소오스영역의 노출된 영역내에 상기 소오스영역의 도전성타입과 반대되는 타입의 불순물을 이온주입하여 기판전극을 형성하는 공정;을 포함하여 이루어지는 반도체기억장치의 제조방법.
  4. 제3항에 있어서, 상기 반도체 기판이 P형 불순물로 도핑되고, 소오스/드레인전극이 N형 불순물로 도핑되며, 기판전극이 P형 불순물로 도핑되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  5. 제3항에 있어서, 상기 반도체 기판이 N형 불순물로 도핑되고, 소오스/드레인전극이 P형 불순물로 도핑되며, 기판전극이 N형 불순물로 도핑되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
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US3821781A (en) * 1972-11-01 1974-06-28 Ibm Complementary field effect transistors having p doped silicon gates
JPS6235666A (ja) * 1985-08-09 1987-02-16 Nissan Motor Co Ltd Ｍｏｓトランジスタ
JPS63133564A (ja) * 1986-11-25 1988-06-06 Nec Corp 半導体集積回路の製造方法
JPH0521736A (ja) * 1991-07-12 1993-01-29 Fujitsu Ltd 半導体装置及びその製造方法

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