JP2993784B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2993784B2 JP2993784B2 JP3279598A JP27959891A JP2993784B2 JP 2993784 B2 JP2993784 B2 JP 2993784B2 JP 3279598 A JP3279598 A JP 3279598A JP 27959891 A JP27959891 A JP 27959891A JP 2993784 B2 JP2993784 B2 JP 2993784B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity diffusion
- diffusion layer
- channel mos
- mos transistor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置における
特にＬＤＤ構造のＮチャネルＭＯＳトランジスタの構成
に関するものである。
特にＬＤＤ構造のＮチャネルＭＯＳトランジスタの構成
に関するものである。
【０００２】
【従来の技術】半導体集積回路素子において、素子集積
度を高めるため、素子の微細化が進められ、その素子の
うちＭＯＳトランジスタにおいては、ドレイン部での高
電界が生じホットキャリアが発生し、ゲート酸化膜へ注
入されるため、その素子寿命を低下させていた。この素
子寿命の低下を抑制するため、Ｎチャネルトランジスタ
に対してはドレイン部に低濃度拡散層（ｎ- 層）を設け
たＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ（ＬＤＤ）
構造のトランジスタを用いているようになってきた。図
２にその概略断面図を示す。従来このＬＤＤトランジス
タを用いた場合、周知のように回路素子全てのトランジ
スタのドレイン構造が同一となっていた。つまり図３に
示すＮ−Ｎ型の出力バッファー回路のトランジスタも同
一のドレイン構造（ＬＤＤ構造）となっていた。
度を高めるため、素子の微細化が進められ、その素子の
うちＭＯＳトランジスタにおいては、ドレイン部での高
電界が生じホットキャリアが発生し、ゲート酸化膜へ注
入されるため、その素子寿命を低下させていた。この素
子寿命の低下を抑制するため、Ｎチャネルトランジスタ
に対してはドレイン部に低濃度拡散層（ｎ- 層）を設け
たＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ（ＬＤＤ）
構造のトランジスタを用いているようになってきた。図
２にその概略断面図を示す。従来このＬＤＤトランジス
タを用いた場合、周知のように回路素子全てのトランジ
スタのドレイン構造が同一となっていた。つまり図３に
示すＮ−Ｎ型の出力バッファー回路のトランジスタも同
一のドレイン構造（ＬＤＤ構造）となっていた。
【０００３】
【発明が解決しようとする課題】しかしながら、前記構
造のトランジスタでは、ホットキャリア発生が抑制され
素子寿命が長くなるが、同時にソース−ドレイン間の耐
圧ＢＶｓｄが上昇するため、出力バッファー部にＬＤＤ
トランジスタを用いた場合、出力ピン（端子）からの静
電気注入に対する静電耐圧が低下するという問題点があ
った。特にＬＤＤトランジスタの素子寿命は、低濃度部
（ｎ- 層）の濃度に依存しており、素子寿命に対し最適
濃度とした場合、静電耐圧が最も低くなるという欠点が
あった。
造のトランジスタでは、ホットキャリア発生が抑制され
素子寿命が長くなるが、同時にソース−ドレイン間の耐
圧ＢＶｓｄが上昇するため、出力バッファー部にＬＤＤ
トランジスタを用いた場合、出力ピン（端子）からの静
電気注入に対する静電耐圧が低下するという問題点があ
った。特にＬＤＤトランジスタの素子寿命は、低濃度部
（ｎ- 層）の濃度に依存しており、素子寿命に対し最適
濃度とした場合、静電耐圧が最も低くなるという欠点が
あった。
【０００４】本発明は、以上述べた静電耐圧の低下を抑
制し、かつ集積回路素子としてのホットキャリアに対す
る耐性を維持する半導体装置及びその製造方法を提供す
ることを目的とする。
制し、かつ集積回路素子としてのホットキャリアに対す
る耐性を維持する半導体装置及びその製造方法を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】この発明は前述の目的の
ため、半導体装置において、出力バッファー部のＮチャ
ネルトランジスタのｎ- 層部のみにヒ素をイオン注入す
ることで、出力バッファー部トランジスタのＢＶｓｄを
低下させ静電耐圧の向上を図ったものである。
ため、半導体装置において、出力バッファー部のＮチャ
ネルトランジスタのｎ- 層部のみにヒ素をイオン注入す
ることで、出力バッファー部トランジスタのＢＶｓｄを
低下させ静電耐圧の向上を図ったものである。
【０００６】
【作用】本発明は前述のように、出力バッファー部のみ
のＮチャネルトランジスタのＬＤＤ構造のｎ- 層部にヒ
素を導入したので、静電耐圧の向上が得られる。
のＮチャネルトランジスタのＬＤＤ構造のｎ- 層部にヒ
素を導入したので、静電耐圧の向上が得られる。
【０００７】
【実施例】図１は本発明の実施例の製造方法を説明する
断面構造である。ここで、図１の左側の図は出力バッフ
ァー部以外のＮチャネルトランジスタに対応し、図１の
右側の図は出力バッファー部のＮチャネルトランジスタ
に対応している。
断面構造である。ここで、図１の左側の図は出力バッフ
ァー部以外のＮチャネルトランジスタに対応し、図１の
右側の図は出力バッファー部のＮチャネルトランジスタ
に対応している。
【０００８】図１（ａ）に示す様に、シリコン半導体基
板１を通常の素子分離法、例えばＬＯＣＯＳ法により素
子分離のための比較的厚い（４０００〜６０００Å）酸
化膜であるフィールド酸化膜２を形成し、シリコン基板
１を８００℃〜９００℃で乾燥もしくは水蒸気酸化によ
りゲート酸化膜３を１５０〜２５０Å形成する。その後
ゲート電極となる導電性の膜、例えばリンが４〜６×１
０20ｃｍ-3ドープされた２０００〜４０００Åのポリシ
リコン膜を形成し、通常のホトリソグラフィー技術及び
レジストをマスクとしたエッチングを用いてゲート電極
４を得る。次にＬＤＤトランジスタのｎ- 層の形成のた
め、フィールド酸化膜２及びゲート電極４をマスクとし
て、リン（31ｐ+ ）をイオン注入法により１〜３×１０
13ｃｍ-2のドーズ量、４０〜６０ｋｅＶのエネルギーで
注入してｎ- 層５を得る。このときのドーズ量、エネル
ギーはトランジスタを動作させたときのホットキャリア
発生量が極小となる条件である。次に出力バッファーの
Ｎチャネルトランジスタ部ｎ- 層のみにヒ素を導入す
る。ここではホトリソグラフィー技術を用いた方法で示
す。
板１を通常の素子分離法、例えばＬＯＣＯＳ法により素
子分離のための比較的厚い（４０００〜６０００Å）酸
化膜であるフィールド酸化膜２を形成し、シリコン基板
１を８００℃〜９００℃で乾燥もしくは水蒸気酸化によ
りゲート酸化膜３を１５０〜２５０Å形成する。その後
ゲート電極となる導電性の膜、例えばリンが４〜６×１
０20ｃｍ-3ドープされた２０００〜４０００Åのポリシ
リコン膜を形成し、通常のホトリソグラフィー技術及び
レジストをマスクとしたエッチングを用いてゲート電極
４を得る。次にＬＤＤトランジスタのｎ- 層の形成のた
め、フィールド酸化膜２及びゲート電極４をマスクとし
て、リン（31ｐ+ ）をイオン注入法により１〜３×１０
13ｃｍ-2のドーズ量、４０〜６０ｋｅＶのエネルギーで
注入してｎ- 層５を得る。このときのドーズ量、エネル
ギーはトランジスタを動作させたときのホットキャリア
発生量が極小となる条件である。次に出力バッファーの
Ｎチャネルトランジスタ部ｎ- 層のみにヒ素を導入す
る。ここではホトリソグラフィー技術を用いた方法で示
す。
【０００９】図１（ｂ）の左側、右側は、前述したよう
にそれぞれ出力バッファー以外のトランジスタ部と出力
バッファー部のみのトランジスタ部である。
にそれぞれ出力バッファー以外のトランジスタ部と出力
バッファー部のみのトランジスタ部である。
【００１０】まず、ウエハ（基板）全面に例えばポジレ
ジストを塗付し、その後マスクを用いて出力バッファー
部のＮチャネルトランジスタ部のみ露出させ、このレジ
スト６を現像することで、出力バッファー部Ｎチャネル
トランジスタ部以外レジスト６でおおわれている構造と
する。次にこのレジスト膜６及びフィールド酸化膜２と
ゲート電極４をマスクにヒ素（75Ａｓ+ ）を１〜５×１
０14ｃｍ-2のドーズ量，４０〜１００ｋｅＶのエネルギ
ーでイオン注入する。ここでヒ素を用いたのはヒ素はシ
リコン中の拡散が遅いため、後の熱処理によりｎ- 部横
方向拡散が出力バッファー以外のトランジスタよりも長
くなるのを抑制するためである。また、このドーズ量／
エネルギーの範囲で、静電耐圧試験を行なった結果、２
０００Ｖ以上の耐圧が得られている。
ジストを塗付し、その後マスクを用いて出力バッファー
部のＮチャネルトランジスタ部のみ露出させ、このレジ
スト６を現像することで、出力バッファー部Ｎチャネル
トランジスタ部以外レジスト６でおおわれている構造と
する。次にこのレジスト膜６及びフィールド酸化膜２と
ゲート電極４をマスクにヒ素（75Ａｓ+ ）を１〜５×１
０14ｃｍ-2のドーズ量，４０〜１００ｋｅＶのエネルギ
ーでイオン注入する。ここでヒ素を用いたのはヒ素はシ
リコン中の拡散が遅いため、後の熱処理によりｎ- 部横
方向拡散が出力バッファー以外のトランジスタよりも長
くなるのを抑制するためである。また、このドーズ量／
エネルギーの範囲で、静電耐圧試験を行なった結果、２
０００Ｖ以上の耐圧が得られている。
【００１１】次に図１（ｃ）のように、このレジスト膜
６を除去し、ＣＶＤ酸化膜を全面に約２０００〜４００
０Å形成し、リアクティブイオンエッチングを用いてサ
イドウォール８を得る。その後ｎ+層９を形成するため
フィールド酸化膜２，ゲート電極４，サイドウォール８
をマスクとしてヒ素を４〜８×１０15ｃｍー 2、４０〜８
０ｋｅＶでイオン注入し、活性化のための８００〜９０
０℃、３０〜６０分の熱処理を行なう。この段階で出力
バッファー部以外のＮチャネルトランジスタはＬＤＤ構
造としてリン単独のｎー層５を持っており、その濃度は
トランジスタ動作時のホットキャリアの発生が極小とな
る様にリンのイオン注入条件により設定されている。こ
れに対し、出力バッファー部のＮチャネルトランジスタ
はＬＤＤ構造として、リンとヒ素の二重のｎー層７を持
っており、その表面濃度は静電試験により２０００Ｖ以
上の耐圧を持つ様にヒ素のイオン注入条件により設定さ
れている。
６を除去し、ＣＶＤ酸化膜を全面に約２０００〜４００
０Å形成し、リアクティブイオンエッチングを用いてサ
イドウォール８を得る。その後ｎ+層９を形成するため
フィールド酸化膜２，ゲート電極４，サイドウォール８
をマスクとしてヒ素を４〜８×１０15ｃｍー 2、４０〜８
０ｋｅＶでイオン注入し、活性化のための８００〜９０
０℃、３０〜６０分の熱処理を行なう。この段階で出力
バッファー部以外のＮチャネルトランジスタはＬＤＤ構
造としてリン単独のｎー層５を持っており、その濃度は
トランジスタ動作時のホットキャリアの発生が極小とな
る様にリンのイオン注入条件により設定されている。こ
れに対し、出力バッファー部のＮチャネルトランジスタ
はＬＤＤ構造として、リンとヒ素の二重のｎー層７を持
っており、その表面濃度は静電試験により２０００Ｖ以
上の耐圧を持つ様にヒ素のイオン注入条件により設定さ
れている。
【００１２】次に図には示されていないが、中間絶縁膜
の形成及びその平坦化コンタクトホールの開孔、メタル
配線の形成、最終保護膜の形成を経て、半導体集積回路
素子を得る。
の形成及びその平坦化コンタクトホールの開孔、メタル
配線の形成、最終保護膜の形成を経て、半導体集積回路
素子を得る。
【００１３】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、出力バッファー部のＮチャネルトランジスタのＬＤ
Ｄ構造のｎー層部にヒ素を導入したので、静電耐圧の向
上が得られる。また一般に出力バッファー部のＮチャネ
ルトランジスタのゲート長はクリティカル寸法を用いて
いないため、半導体集積回路素子としての耐ホットキャ
リア性は、出力バッファー以外のＮチャネルトランジス
タで決定しているため、半導体集積回路素子としての耐
ホットキャリア性はそこなわれない。
ば、出力バッファー部のＮチャネルトランジスタのＬＤ
Ｄ構造のｎー層部にヒ素を導入したので、静電耐圧の向
上が得られる。また一般に出力バッファー部のＮチャネ
ルトランジスタのゲート長はクリティカル寸法を用いて
いないため、半導体集積回路素子としての耐ホットキャ
リア性は、出力バッファー以外のＮチャネルトランジス
タで決定しているため、半導体集積回路素子としての耐
ホットキャリア性はそこなわれない。
【図１】本発明の実施例。
【図２】ＬＤＤトランジスタ説明図。
【図３】出力バッファー回路。
１ Ｓｉ基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ｎ- 層 ６ レジスト ７ ｎ- 層（Ａｓ含） ８ サイドウォール ９ ｎ+ 層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 H01L 27/088 H01L 29/78
Claims (5)
- 【請求項１】 側壁にサイドウォール膜を有するゲート
電極と、第１の不純物拡散層と、該第１の不純物拡散層
に隣接し、該第１の不純物拡散層より高濃度の不純物か
らなる第２の不純物拡散層とを有するＮチャネル型ＭＯ
Ｓトランジスタを複数有する半導体装置において、 前記Ｎチャネル型ＭＯＳトランジスタのうち、信号を出
力するバッファー部を構成するＮチャネル型ＭＯＳトラ
ンジスタにおける前記第１の不純物拡散層はリンとヒ素
とを含み、該バッファー部を構成するＮチャネル型ＭＯ
Ｓトランジスタにおける前記第１の不純物拡散層は、該
バッファー部を構成するＮチャネル型ＭＯＳトランジス
タ以外のＮチャネル型ＭＯＳトランジスタにおける前記
第１の不純物拡散層よりヒ素の濃度が高いことを特徴と
する半導体装置。 - 【請求項２】 前記バッファー部を構成する前記Ｎチャ
ネル型ＭＯＳトランジスタにおける前記第２の不純物拡
散層には不純物として前記第１の不純物拡散層に含まれ
るヒ素より高濃度のヒ素が含まれることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 半導体装置の製造方法において、 半導体基体上にゲート絶縁膜を介して、Ｎチャネル型Ｍ
ＯＳトランジスタのためのゲート電極を複数設ける工程
と、 複数の前記ゲート電極をマスクとして、各Ｎチャネル型
ＭＯＳトランジスタの低濃度不純物拡散層形成のための
リンを導入する工程と、 複数の前記ゲート電極のうち、信号を出力するバッファ
ー部のためのＮチャネル型ＭＯＳトランジスタに用いら
れるゲート電極をマスクとして、前記バッファー部のた
めのＮチャネル型ＭＯＳトランジスタ形成予定領域にヒ
素を導入する工程と、 前記ヒ素導入後、複数の前記ゲート電極各々にサイドウ
ォールを設ける工程と、 複数の前記ゲート電極及び前記サイドウォールをマスク
として、各Ｎチャネル型ＭＯＳトランジスタの高濃度不
純物拡散層形成のためのヒ素を導入する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記バッファー部のためのＮチャネル型
ＭＯＳトランジスタ形成予定領域にヒ素を導入する工程
において、該バッファー部のためのＮチャネル型ＭＯＳ
トランジスタ形成予定領域以外のＮチャネル型ＭＯＳト
ランジスタ形成予定領域上にはレジストが設けられてい
ることを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項５】 前記低濃度不純物拡散層形成のためのリ
ンの導入は、１〜５×１０14ｃｍー 2のドーズ量、４０〜
１００ｋｅＶのエネルギーで行われることを特徴とする
請求項３または請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279598A JP2993784B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279598A JP2993784B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121432A JPH05121432A (ja) | 1993-05-18 |
| JP2993784B2 true JP2993784B2 (ja) | 1999-12-27 |
Family
ID=17613219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279598A Expired - Fee Related JP2993784B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2993784B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4353393B2 (ja) | 2001-06-05 | 2009-10-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2007251173A (ja) * | 2001-06-05 | 2007-09-27 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP5240792B2 (ja) * | 2001-06-05 | 2013-07-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1991
- 1991-10-25 JP JP3279598A patent/JP2993784B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05121432A (ja) | 1993-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5276346A (en) | Semiconductor integrated circuit device having protective/output elements and internal circuits | |
| EP0387999B1 (en) | Process for forming high-voltage and low-voltage CMOS transistors on a single integrated circuit chip | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| US5610089A (en) | Method of fabrication of semiconductor integrated circuit device | |
| US6054357A (en) | Semiconductor device and method for fabricating the same | |
| JPH1084045A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2778550B2 (ja) | 半導体集積回路の製造方法 | |
| JP4477197B2 (ja) | 半導体装置の製造方法 | |
| JP2993784B2 (ja) | 半導体装置及びその製造方法 | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH06268057A (ja) | 半導体装置の製造方法 | |
| JP2845186B2 (ja) | 半導体装置とその製造方法 | |
| JPS62265765A (ja) | 半導体装置の製造方法 | |
| JP3064003B2 (ja) | 半導体装置の製造方法 | |
| JP2706441B2 (ja) | 相補型ｍｉｓ集積回路の製造方法 | |
| JP3226252B2 (ja) | 半導体装置の製造方法 | |
| JPH0575045A (ja) | 半導体装置の製造方法 | |
| JPH05267338A (ja) | 半導体装置の製造方法 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JPH07297296A (ja) | 半導体装置の製造方法 | |
| JPH08186252A (ja) | 半導体装置 | |
| KR100474543B1 (ko) | 반도체소자의 제조방법 | |
| JPH06196642A (ja) | 半導体装置及びその製造方法 | |
| JP3064002B2 (ja) | 半導体装置の製造方法 | |
| KR100252902B1 (ko) | 씨모스 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |