JP6797010B2 - 半導体装置 - Google Patents
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Description
図1は実施形態に係る半導体装置を説明するための図である。半導体装置1は1つの半導体チップに形成された半導体集積回路装置である。半導体装置1は、駆動回路DV1と、駆動回路DV1により駆動され金属よりなる信号配線LNと、昇圧電位供給回路BSVSと、昇圧回路BSTCと、昇圧電位ノード配線VLUPと、を備える。
図1Bは、実施形態2に係る半導体装置を説明するための図である。実施形態2は、図1Aを半導体装置1に内蔵された記憶装置、例えば、スタティックランダムアクセスメモリ(SRAM)へ適用したものである。図1Aと異なる部分を説明する。
図4は、図2のメモリセルMCの構成を示す。メモリセルMCの各々は、CMOS型の6つのトランジスタを含むシングルポートのスタティック型メモリセルとされている。
図5は、図2の制御回路CNTCの構成を示す。
図6は、図5のプリデコーダPRIDECの構成を示す。
図7は、図2の行選択駆動回路RDECDの構成を示す。
図9は、図2の列選択回路と入出力制御回路とを示す。
図10は、図1A、図1B、図2の昇圧回路の構成を示す。
図11は、図2の記憶装置の概略的な動作例の波形図を示す。
図12は、ワード線WL0の遠端部分Bの電位を説明する波形図である。図12には、ワード線WL0の遠端部分Bの電位と昇圧電位ノード配線WLUPの電位とが示される。
図13は、図10の容量素子CAP1とCAP2の設定例を示す。
図14は、図2の記憶装置の概略的なレイアウト配置を示す。
図16Bは、図6のAND回路13の構成を示す。
図18は、8つのトランジスタで構成されるデュアルポート型メモリセル8T DP−SRAMセルの構成を示している。図18に図示されているように、8T DP−SRAMセルは、NチャネルMOS(NMOS)トランジスタND1,ND2,NTM1−MTM4と、PチャネルMOS(PMOS)トランジスタPM1、PM2とで構成される。
図17には、ポートA側のため、ポートA用制御回路CNTCA、ポートA用列選択回路CSELCA1,CSELCA2,ポートA用入出力回路IOCA1、IOCA2、ポートA用昇圧回路BSTCA,ポートA用昇圧電位ノード配線AWLUPが設けられる。ポートA用制御回路CNTCAは、ポートA用のクロック信号CLKA,ポートA用のアドレス信号RA[3:0]、ポートA用のチップ選択信号(チップイネーブル信号)CENA,ポートA用のライトイネーブル信号WENAを受ける。ポートA用制御回路CNTCAは、ポートA用行アドレス信号RA[0],RA[1],RA[3],RGA[0]、RGA[1]を行選択駆動回路RDECDへ出力し、ポートA用列アドレス信号CA[0],CA[1]をポートA用列選択回路CSELCA1,CSELCA2へ出力する。また、ポートA用制御回路CNTCAは、ポートA用読み出し制御信号ARDE、ポートA用書込み制御信号(内部ライトイネーブル信号)AWTEおよびポートA用センスアンプ活性化信号(センスアンプイネーブル信号)ASAEを、ポートA用入出力回路IOCA1、IOCA2およびポートA用昇圧回路BSTCAへ出力する。
図19は、図17の行選択駆動回路RDECDの構成を示す。
図20は、図17の記憶装置の概略的な動作例の波形図を示す。
DV1・・・駆動回路
LN・・・信号配線
BSVS、BSVS0−BSVS7・・・昇圧電位供給回路
BSTC・・・昇圧回路
VLUP、WLUP、CAUP・・・昇圧電位ノード配線
INV1、INV2インバータ回路
CAP・・・ブート容量
BTV・・・昇圧電位
SW・・・スイッチ素子
VDD・・・第1電源電圧
VSS・・・第2電源電圧(接地電位)
MARY・・・メモリアレイ
CPU1,CPU2・・・プロセッサユニット
MEM・・・記憶装置
PROM・・・プログラムメモリ
PIP・・・各種ロジック回路(周辺ロジック回路)
IOU・・・入出力ユニット
MC・・・メモリセル
MAT1、MAT2・・・メモリマット
WL[0]、WL[1]、WL[2]、・・・、WL[7]・・・ワード線
/BL[0],BL[0],/BL[1],BL[1]・・・相補ビット線対
CNTC・・・制御回路
RDECD・・・行選択駆動回路
CSELC1、CSELC2・・・列選択回路
IOC1、IOC2・・・入出力制御回路
WTE・・・内部ライトイネーブル信号
RDE・・・内部リードイネーブル信号
SAE・・・内部センスアンプイネーブル信号
D[0]、D[1]・・・データ入力端子
Q[0]、Q[1]・・・データ出力端子
CLK・・・クロック信号
AD[3:0]・・・アドレス信号
CEN・・・チップイネーブル信号
WEN・・・ライトイネーブル信号
BSVSA・・・昇圧電位供給回路アレイ
Claims (13)
- 複数のワード線ドライバと、
前記複数のワード線ドライバのそれぞれに結合された複数のワード線と、
前記複数のワード線のそれぞれに結合された複数のメモリセルと、
前記複数のワード線にそれぞれに結合され、第1昇圧電圧を供給する複数の第1供給回路と、
前記第1昇圧電圧を生成する第1昇圧回路と、を含み、
前記複数のワード線の各々は、前記複数のワード線ドライバの対応するワード線ドライバと前記複数の第1供給回路の対応する第1供給回路との間に配置され、
前記複数の第1供給回路の各々は、
対応するワード線にその入力が結合されたインバータ回路と、
前記インバータ回路の出力信号により制御されるスイッチ素子と、を備え、
前記スイッチ素子は前記第1昇圧電圧を前記対応するワード線へ供給し、
前記複数の第1供給回路に結合され、前記第1昇圧電圧が供給される第1配線を、含み、
前記第1昇圧回路は、第1容量素子を、含み、
前記第1容量素子は、
前記第1配線に結合され、かつ、第1電源電圧に選択的に接続される第1端子と、
前記第1電源電圧または前記第1電源電圧より低い第2電源電圧に選択的に接続される第2端子と、を有し、
前記第1容量素子は、
前記第1端子が前記第1電源電圧に接続され、前記第2端子が前記第2電源電圧に接続されることにより充電され、
前記第1端子が前記第1電源電圧に接続されていない状態で、前記第2端子が前記第1電源電圧と接続されることにより、前記第1昇圧電圧を生成し、
前記複数のメモリセルに結合された複数の相補ビット線対と、
共通ビット線対と、
前記複数の相補ビット線対と前記共通ビット線対とを選択的に接続するための列選択スイッチと、
前記列選択スイッチに結合されたカラム選択線と、
前記カラム選択線を駆動するカラム線ドライバと、
前記カラム選択線に結合された第2供給回路と、
第2昇圧電圧を生成する第2昇圧回路と、を有し、
前記カラム選択線は、前記カラム線ドライバと前記第2供給回路との間に設けられ、
前記第2供給回路は、
前記カラム選択線にその入力が結合されたインバータ回路と、
前記インバータ回路の出力信号により制御されるスイッチ素子と、を備え、
前記スイッチ素子は前記第2昇圧回路により生成された前記第2昇圧電圧を前記カラム選択線へ供給する、半導体装置。 - 請求項1の半導体装置において、
前記第1昇圧回路は、前記第1配線と前記第2電源電圧との間に結合される第2容量素子を、さらに、有する、半導体装置。 - 請求項1の半導体装置において、
前記ワード線ドライバは、前記第1電源電圧と前記第2電源電圧との間に結合される、半導体装置。 - 請求項1の半導体装置において、
前記メモリセルは、スタティック型メモリセルである、半導体装置。 - 請求項1の半導体装置において、
前記第2供給回路に結合され、前記第2昇圧電圧が供給される第2配線を、含み、
前記第2昇圧回路は、第3容量素子を、含み、
前記第3容量素子は、
前記第2配線に結合され、かつ、前記第1電源電圧に選択的に接続される第1端子と、
前記第1電源電圧または前記第2電源電圧に選択的に接続される第2端子と、を有し、
前記第3容量素子は、
前記第1端子が前記第1電源電圧に接続され、前記第2端子が前記第2電源電圧に接続されることにより充電され、
前記第1端子が前記第1電源電圧に接続されていない状態で、前記第2端子が前記第1電源電圧と接続されることにより、前記第2昇圧電圧を生成する、半導体装置。 - 請求項5の半導体装置において、
前記第2昇圧回路は、前記第2配線と前記第2電源電圧との間に結合される第4容量素子を、さらに、有する、半導体装置。 - 請求項6の半導体装置において、
前記カラム線ドライバは、前記第1電源電圧と前記第2電源電圧との間に結合される、半導体装置。 - 請求項1の半導体装置において、
前記複数のメモリセルの各々は、第1ポートと第2ポートとを有する2ポートメモリセルを含み、
前記複数のワード線の各々は、第1ポート用ワード線と第2ポート用ワード線と、を含み、
前記複数の第1供給回路は、
前記第1ポート用ワード線に接続された第1ポート用供給回路と、
前記第2ポート用ワード線に接続された第2ポート用供給回路と、を含み、
前記第1昇圧回路は、
前記第1ポート用供給回路に結合された第1ポート用昇圧回路と、
前記第2ポート用供給回路に結合された第2ポート用昇圧回路と、を含む、半導体装置。 - 第1辺と、前記第1辺に対向する第2辺と、前記第1辺と前記第2辺との間に設けられた第3辺と、前記第3辺に対向する第4辺とからなる四角形の外形とされた記憶装置、を有し、
前記記憶装置は、
前記第1辺に沿うように配置された行選択駆動回路および制御回路と、
前記第2辺に沿うように配置された昇圧電位供給回路アレイ、昇圧電位ノード配線および昇圧回路と、
前記行選択駆動回路と前記昇圧電位供給回路アレイとの間に配置され、メモリセルを含むメモリアレイと、
前記メモリアレイと前記第4辺との間に配置された列選択回路および入出力制御回路と、を有し、
前記列選択回路は、前記メモリアレイと前記入出力制御回路との間に配置され、
前記昇圧回路は、前記入出力制御回路と前記第2辺との間に配置され、
前記昇圧電位ノード配線は、前記昇圧電位供給回路アレイと前記第2辺の間に配置され、
前記行選択駆動回路は、ワード線ドライバを含み、
前記メモリアレイは、前記ワード線ドライバに接続されたワード線を有し、
前記昇圧電位供給回路アレイは、
前記ワード線にその入力が結合されたインバータ回路と、
前記インバータ回路の出力信号により制御されるMOSスイッチ素子と、を備え、
前記昇圧回路は、昇圧電圧を生成するための第1容量素子を、含み、
前記MOSスイッチ素子は、前記昇圧電位ノード配線を介して供給された前記昇圧電圧を前記ワード線へ供給する、半導体装置。 - 請求項9の半導体装置において、
前記第1容量素子は、前記昇圧電位ノード配線に結合され、かつ、第1電源電圧に選択的に接続される第1端子と前記第1電源電圧または前記第1電源電圧より低い第2電源電圧に選択的に接続される第2端子と、を有し、
前記第1容量素子は、前記第1端子が前記第1電源電圧に接続され、前記第2端子が前記第2電源電圧に接続されることにより充電され、前記第1端子が前記第1電源電圧に接続されていない状態で、前記第2端子が前記第1電源電圧と接続されることにより、前記昇圧電圧を生成する、半導体装置。 - 請求項10の半導体装置において、
前記昇圧回路は、前記昇圧電位ノード配線と前記第2電源電圧との間に結合される第2容量素子を、さらに、有する、半導体装置。 - 請求項10の半導体装置において、
前記ワード線ドライバは、前記第1電源電圧と前記第2電源電圧との間に結合される、半導体装置。 - 請求項10の半導体装置において、
前記メモリセルは、スタティック型メモリセルである、半導体装置。
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