JP3183037B2 - 絶縁ゲートバイポーラトランジスタ - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ構造のゲートを
有し、電圧駆動型のスイッチング素子として用いられる
絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記
す）に関する。
有し、電圧駆動型のスイッチング素子として用いられる
絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記
す）に関する。
【０００２】
【従来の技術】近年、スイッチング素子として、伝導度
変調を利用したＭＯＳＦＥＴ、いわゆるＩＧＢＴが注目
されている。このＩＧＢＴはＭＯＳＦＥＴと同様、入力
インピーダンスが高く、しかもバイポーラトランジスタ
と同様にオン抵抗を低くできる。このような利点を生か
しＩＧＢＴは従来のバイポーラトランジスタに代わっ
て、可変速モーターの駆動用や、テレビジョン受像機の
水平偏向用にも適用されているが、更に高周波用途への
対応が求められている。スイッチング用半導体素子は、
定常損失とスイッチング損失とを加えた総合損失が小さ
いことが理想である。しかし、スイッチング損失はスイ
ッチング周波数に比例するので、周波数が高い程素子の
発熱量が増え、素子自身の安全動作領域が狭くなる。
変調を利用したＭＯＳＦＥＴ、いわゆるＩＧＢＴが注目
されている。このＩＧＢＴはＭＯＳＦＥＴと同様、入力
インピーダンスが高く、しかもバイポーラトランジスタ
と同様にオン抵抗を低くできる。このような利点を生か
しＩＧＢＴは従来のバイポーラトランジスタに代わっ
て、可変速モーターの駆動用や、テレビジョン受像機の
水平偏向用にも適用されているが、更に高周波用途への
対応が求められている。スイッチング用半導体素子は、
定常損失とスイッチング損失とを加えた総合損失が小さ
いことが理想である。しかし、スイッチング損失はスイ
ッチング周波数に比例するので、周波数が高い程素子の
発熱量が増え、素子自身の安全動作領域が狭くなる。
【０００３】図４にＩＧＢＴの基本構造の断面図を示
す。図に示したのは、一つの制御電極を含む単位の部分
（以後セルと呼ぶ）であって、ＩＧＢＴの主電流の導
通、遮断のスイッチング作用を行う活性領域は、極めて
多数のこのようなセルから成っている。ＩＧＢＴには、
このような活性領域の他に、活性領域を囲む周縁部に耐
圧を分担する耐圧構造部があるが、本発明の本質に関わ
る部分ではないので省略する。図において、ｐ+ 基板１
の上にｎ+ バッファ層２を介して積層されたｎベース層
３があり、そのｎベース層３の表面層に選択的にｐベー
ス領域４が形成されている。そのｐベース領域４内に選
択的にｎ+ エミッタ領域５が形成され、ｐベース領域４
のｎベース層３とｎ+ エミッタ領域５とにはさまれたチ
ャンネル領域１１の表面上に、ゲート酸化膜６を介して
多結晶シリコンからなりＧ端子に接続されるゲート電極
７が設けられている。また、ｎ+ エミッタ領域５とｐベ
ース領域４の表面上には、両領域に共通に接触し、Ｅ端
子に接続されるエミッタ電極が、ｐ+ 基板１の裏面に
は、Ｃ端子に接続されるコレクタ電極８がそれぞれ設け
られている。図では、ゲート電極７の上に、絶縁膜１０
を介してエミッタ電極９が延長されている。
す。図に示したのは、一つの制御電極を含む単位の部分
（以後セルと呼ぶ）であって、ＩＧＢＴの主電流の導
通、遮断のスイッチング作用を行う活性領域は、極めて
多数のこのようなセルから成っている。ＩＧＢＴには、
このような活性領域の他に、活性領域を囲む周縁部に耐
圧を分担する耐圧構造部があるが、本発明の本質に関わ
る部分ではないので省略する。図において、ｐ+ 基板１
の上にｎ+ バッファ層２を介して積層されたｎベース層
３があり、そのｎベース層３の表面層に選択的にｐベー
ス領域４が形成されている。そのｐベース領域４内に選
択的にｎ+ エミッタ領域５が形成され、ｐベース領域４
のｎベース層３とｎ+ エミッタ領域５とにはさまれたチ
ャンネル領域１１の表面上に、ゲート酸化膜６を介して
多結晶シリコンからなりＧ端子に接続されるゲート電極
７が設けられている。また、ｎ+ エミッタ領域５とｐベ
ース領域４の表面上には、両領域に共通に接触し、Ｅ端
子に接続されるエミッタ電極が、ｐ+ 基板１の裏面に
は、Ｃ端子に接続されるコレクタ電極８がそれぞれ設け
られている。図では、ゲート電極７の上に、絶縁膜１０
を介してエミッタ電極９が延長されている。
【０００４】このようなＩＧＢＴのｎベース層３は、ｐ
+ 基板１とその上に積層されたｎ+バッファ層２とから
なるサブストレート上にエピタキシャル成長により形成
される。また、ｐベース領域４は、先ず先に形成したゲ
ート電極７をマスクとした不純物の導入により形成さ
れ、ｎ+ エミッタ領域５は、図示されていないフォトレ
ジストをマスクとしての不純物の導入により形成され
る。
+ 基板１とその上に積層されたｎ+バッファ層２とから
なるサブストレート上にエピタキシャル成長により形成
される。また、ｐベース領域４は、先ず先に形成したゲ
ート電極７をマスクとした不純物の導入により形成さ
れ、ｎ+ エミッタ領域５は、図示されていないフォトレ
ジストをマスクとしての不純物の導入により形成され
る。
【０００５】このＩＧＢＴのスイッチング動作は、次の
ように行う。Ｃ端子に、Ｅ端子に対して正の電圧を印加
した状態で、ゲート電極７にしきい値以上の電圧を印加
すると、ゲート電極７直下のｐベース領域４の表面のチ
ャネル領域１１にチャネルが形成され、そのチャネルを
通ってｎ+ エミッタ領域５から、電子がｎベース層３に
注入される。ｎ+ バッファ層２とｐ+ 基板１との間の接
合は、順バイアスされているので、ｎベース層３に注入
された電子電流は、ｎ+ バッファ層２を通過し、上記の
接合を通ってｐ+ 基板１へ流入する。すると、ｐ+ 基板
１からｎ+ バッファ層２およびｎベース層３へ正孔の注
入がおこり、その結果ｎ+ バッファ層２およびスタｎベ
ース層３において伝導度変調がおこる。すなわち、ｐ+
基板１、ｎ+ バッファ層２とｎベース層３、ｐベース領
域４をそれぞれエミッタ、ベース、コレクタとするｐｎ
ｐトランジスタが動作し、ｎベース層３に注入された正
孔電流がｐベース領域４に入り、ｎ+ エミッタ領域５の
直下を流れて、エミッタ電極９へ抜けてＩＧＢＴがオン
したことになる。このＩＧＢＴをオフするには、ゲート
電極７の電圧を除去すれば、エミッタ電極９はｐベース
領域４とｎ+ エミッタ領域５とを短絡しているので、ゲ
ート電極７直下のｐベース領域４の表面に形成されてい
たチャネルが消滅し、ｎ+ エミッタ領域５からの電子の
注入が止まって、ｐ+ 基板１、ｎ+ バッファ層２とｎベ
ース層３、ｐベース領域４およびｎ+エミッタ領域５か
らなる四層のサイリスタの動作が阻止され、素子をオフ
できる。
ように行う。Ｃ端子に、Ｅ端子に対して正の電圧を印加
した状態で、ゲート電極７にしきい値以上の電圧を印加
すると、ゲート電極７直下のｐベース領域４の表面のチ
ャネル領域１１にチャネルが形成され、そのチャネルを
通ってｎ+ エミッタ領域５から、電子がｎベース層３に
注入される。ｎ+ バッファ層２とｐ+ 基板１との間の接
合は、順バイアスされているので、ｎベース層３に注入
された電子電流は、ｎ+ バッファ層２を通過し、上記の
接合を通ってｐ+ 基板１へ流入する。すると、ｐ+ 基板
１からｎ+ バッファ層２およびｎベース層３へ正孔の注
入がおこり、その結果ｎ+ バッファ層２およびスタｎベ
ース層３において伝導度変調がおこる。すなわち、ｐ+
基板１、ｎ+ バッファ層２とｎベース層３、ｐベース領
域４をそれぞれエミッタ、ベース、コレクタとするｐｎ
ｐトランジスタが動作し、ｎベース層３に注入された正
孔電流がｐベース領域４に入り、ｎ+ エミッタ領域５の
直下を流れて、エミッタ電極９へ抜けてＩＧＢＴがオン
したことになる。このＩＧＢＴをオフするには、ゲート
電極７の電圧を除去すれば、エミッタ電極９はｐベース
領域４とｎ+ エミッタ領域５とを短絡しているので、ゲ
ート電極７直下のｐベース領域４の表面に形成されてい
たチャネルが消滅し、ｎ+ エミッタ領域５からの電子の
注入が止まって、ｐ+ 基板１、ｎ+ バッファ層２とｎベ
ース層３、ｐベース領域４およびｎ+エミッタ領域５か
らなる四層のサイリスタの動作が阻止され、素子をオフ
できる。
【０００６】
【発明が解決しようとする課題】このようなＩＧＢＴで
は、ターンオフ時にｎベース層３、ｐベース領域４間の
接合の両側に形成される空乏層によって、コレクタ電極
８側には電子が掃きだされ、エミッタ電極９側には正孔
が掃きだされる。この正孔電流がｎ+ エミッタ領域５直
下のｐベース領域４内を流れる際に、ｐベース領域４内
の抵抗が大きく、その抵抗と正孔電流の積である電位降
下が、ｐベース領域４とｎ+ エミッタ領域５との間の接
合のビルトイン電位差を越えると、ｎ+ エミッタ領域５
から電子の注入がおこり、ｐ+ 基板１、ｎ+ バッファ層
２とｎベース層３、ｐベース領域４およびｎ+ エミッタ
領域５で構成される四層の寄生サイリスタが動作し、ラ
ッチアップしてオフできなくなる。このため、ターンオ
フ時の安全動作領域が狭くなるという問題があった。
は、ターンオフ時にｎベース層３、ｐベース領域４間の
接合の両側に形成される空乏層によって、コレクタ電極
８側には電子が掃きだされ、エミッタ電極９側には正孔
が掃きだされる。この正孔電流がｎ+ エミッタ領域５直
下のｐベース領域４内を流れる際に、ｐベース領域４内
の抵抗が大きく、その抵抗と正孔電流の積である電位降
下が、ｐベース領域４とｎ+ エミッタ領域５との間の接
合のビルトイン電位差を越えると、ｎ+ エミッタ領域５
から電子の注入がおこり、ｐ+ 基板１、ｎ+ バッファ層
２とｎベース層３、ｐベース領域４およびｎ+ エミッタ
領域５で構成される四層の寄生サイリスタが動作し、ラ
ッチアップしてオフできなくなる。このため、ターンオ
フ時の安全動作領域が狭くなるという問題があった。
【０００７】従来この対策としては、全体的にパターン
を微細化し、ターンオフ時にｐベース領域内に発生する
正孔電流を分散することと、ｎ+ エミッタ領域５の幅を
小さくして、正孔電流による電位降下を小さくすること
によって、上記の寄生サイリスタの動作を抑制してい
た。しかし、ｎ+ エミッタ領域５の幅を小さくすると、
同時にｎ+ エミッタ領域５のエミッタ電極９との接触幅
も小さくなるため、接触抵抗の増大を招くことになり、
無制限に微細化できるわけではない。
を微細化し、ターンオフ時にｐベース領域内に発生する
正孔電流を分散することと、ｎ+ エミッタ領域５の幅を
小さくして、正孔電流による電位降下を小さくすること
によって、上記の寄生サイリスタの動作を抑制してい
た。しかし、ｎ+ エミッタ領域５の幅を小さくすると、
同時にｎ+ エミッタ領域５のエミッタ電極９との接触幅
も小さくなるため、接触抵抗の増大を招くことになり、
無制限に微細化できるわけではない。
【０００８】以上の問題に鑑み、本発明の目的は、上記
の寄生サイリスタの動作しにくい、しかも接触抵抗の小
さい構造とすることにより、安全動作領域の広いＩＧＢ
Ｔを提供することにある。
の寄生サイリスタの動作しにくい、しかも接触抵抗の小
さい構造とすることにより、安全動作領域の広いＩＧＢ
Ｔを提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は第一導電型の半導体基板の一方の主表面
上に形成された第二導電型ベース層と、その第二導電型
ベース層の表面層の一部に形成された第一導電型ベース
領域と、その第一導電型ベース領域の表面層に選択的に
形成された第二導電型エミッタ領域と、前記第二導電型
ベース層と第二導電型エミッタ領域とに挟まれた第一導
電型ベース領域の表面上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第一導電型ベース領域と第二導
電型エミッタ領域の表面に共通に接触するエミッタ電極
と、半導体基板の裏面に設けられたコレクタ電極とを有
するものにおいて、前記ゲート電極の直下の部分を除く
第一導電型ベース領域と第二導電型エミッタ領域との間
に第二導電型エミッタ領域より広いバンドギャップを有
する第一導電型の半導体層を挟むものとする。
めに、本発明は第一導電型の半導体基板の一方の主表面
上に形成された第二導電型ベース層と、その第二導電型
ベース層の表面層の一部に形成された第一導電型ベース
領域と、その第一導電型ベース領域の表面層に選択的に
形成された第二導電型エミッタ領域と、前記第二導電型
ベース層と第二導電型エミッタ領域とに挟まれた第一導
電型ベース領域の表面上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第一導電型ベース領域と第二導
電型エミッタ領域の表面に共通に接触するエミッタ電極
と、半導体基板の裏面に設けられたコレクタ電極とを有
するものにおいて、前記ゲート電極の直下の部分を除く
第一導電型ベース領域と第二導電型エミッタ領域との間
に第二導電型エミッタ領域より広いバンドギャップを有
する第一導電型の半導体層を挟むものとする。
【００１０】バンドギャップの広い半導体材料として、
炭化珪素、砒化ガリウム、燐化ガリウム、燐化インジウ
ム、硫化亜鉛、セレン化亜鉛、テルル化亜鉛、硫化カド
ミウム、セレン化カドミウム、テルル化カドミウムのう
ち、いずれかの半導体材料を用いることができる。第一
導電型の半導体基板の一方の主表面上に形成された第二
導電型ベース層と、その第二導電型ベース層の表面層の
一部に形成された第一導電型ベース領域と、その第一導
電型ベース領域の表面層に選択的に形成された第二導電
型エミッタ領域と、前記第二導電型ベース層と第二導電
型エミッタ領域とに挟まれた第一導電型ベース領域の表
面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第一導電型ベース領域と第二導電型エミッタ領域の
表面に共通に接触するエミッタ電極と、半導体基板の裏
面に設けられたコレクタ電極とを有するものにおいて、
前記ゲート電極の直下の部分を除く第一導電型ベース領
域と第二導電型エミッタ領域との間に第二導電型エミッ
タ領域より広いバンドギャップを有する絶縁物層を挟ん
でもよい。
炭化珪素、砒化ガリウム、燐化ガリウム、燐化インジウ
ム、硫化亜鉛、セレン化亜鉛、テルル化亜鉛、硫化カド
ミウム、セレン化カドミウム、テルル化カドミウムのう
ち、いずれかの半導体材料を用いることができる。第一
導電型の半導体基板の一方の主表面上に形成された第二
導電型ベース層と、その第二導電型ベース層の表面層の
一部に形成された第一導電型ベース領域と、その第一導
電型ベース領域の表面層に選択的に形成された第二導電
型エミッタ領域と、前記第二導電型ベース層と第二導電
型エミッタ領域とに挟まれた第一導電型ベース領域の表
面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第一導電型ベース領域と第二導電型エミッタ領域の
表面に共通に接触するエミッタ電極と、半導体基板の裏
面に設けられたコレクタ電極とを有するものにおいて、
前記ゲート電極の直下の部分を除く第一導電型ベース領
域と第二導電型エミッタ領域との間に第二導電型エミッ
タ領域より広いバンドギャップを有する絶縁物層を挟ん
でもよい。
【００１１】バンドギャップの広い絶縁物層として、酸
化シリコン、窒化シリコン、ダイヤモンドのうち、いず
れかの絶縁物を用いることができる。
化シリコン、窒化シリコン、ダイヤモンドのうち、いず
れかの絶縁物を用いることができる。
【００１２】
【作用】第一導電型ベース領域と第二導電型エミッタ領
域との間に第二導電型エミッタ領域より広いバンドギャ
ップを有する第一導電型の半導体層を挟んだ上記のよう
な構造とすることによって、第二導電型エミッタ領域か
ら第一導電型ベース領域へのキャリアの注入が抑制され
る。
域との間に第二導電型エミッタ領域より広いバンドギャ
ップを有する第一導電型の半導体層を挟んだ上記のよう
な構造とすることによって、第二導電型エミッタ領域か
ら第一導電型ベース領域へのキャリアの注入が抑制され
る。
【００１３】また、前記第一導電型ベース領域と第二導
電型エミッタ領域との間に第二導電型エミッタ領域より
広いバンドギャップを有する絶縁物層を挟んだ構造とす
ることによっても、第二導電型エミッタ領域から第一導
電型ベース領域へのキャリアの注入が抑制される。
電型エミッタ領域との間に第二導電型エミッタ領域より
広いバンドギャップを有する絶縁物層を挟んだ構造とす
ることによっても、第二導電型エミッタ領域から第一導
電型ベース領域へのキャリアの注入が抑制される。
【００１４】
【実施例】以下に，図４と共通の部分に同一の符号を付
した図面を参照しながら本発明の実施例を説明する。図
１に本発明の実施例のＩＧＢＴの部分断面図を示す。図
において、ｐ+ 基板１の上にｎ+ バッファ層２を介して
積層されたｎベース層３があり、そのｎベース層３の表
面層に選択的にｐベース領域４が形成されている。その
ｐベース領域４内に選択的にｎ+ エミッタ領域５が形成
され、ｐベース領域４のｎベース層３とｎ+ エミッタ領
域５とに挟まれたチャンネル領域１１の表面上に、ゲー
ト酸化膜６を介して多結晶シリコンからなりＧ端子に接
続されるゲート電極７が設けられている。また、ｎ+ エ
ミッタ領域５とｐベース領域４の表面上には、両領域に
共通に接触し、Ｅ端子に接続されるエミッタ電極が、ｐ
+ 基板１の裏面には、Ｃ端子に接続されるコレクタ電極
８がそれぞれ設けられている。図では、ゲート電極７の
上に、絶縁膜１０を介してエミッタ電極９が延長されて
いる。図４の従来のＩＧＢＴと異なる点は、ｎ+ エミッ
タ領域５とｐベース領域４との間に、チャネル領域１１
の部分を除いてｎ+ エミッタ領域５より広いバンドギャ
ップを有する半導体材料として、ヒ化ガリウムのワイド
ギャップ層２０が設けられている点である。図１の構造
は、以下のようにして製造する。まずｐ+ 基板１とその
上に積層されたｎ+ バッファ層２とからなるサブストレ
ート上にエピタキシャル成長によりｎベース層３が形成
される。次に、ｐベース領域４が、先ず先に形成したゲ
ート電極７をマスクとした不純物の導入により形成され
る。次にｎ+ エミッタ領域となるべきところをエッチン
グし、ＭＯＣＶＤ法によりヒ化ガリウムを積層してワイ
ドギャップ層２０とする。更にワイドギャツプ層２０の
上にＣＶＤ法によりアモルファスシリコン又は多結晶シ
リコンを堆積した後、熱処理を加えて単結晶化し、燐を
イオン注入してエミッタ領域５が形成される。ヒ化ガリ
ウムは、比較的シリコンと結晶の格子定数が近いので、
結晶欠陥の少ない半導体素子ができる。バンドギャップ
が大きくても、格子定数がシリコンと非常に異なる半導
体材料は適さない。この点から、ヒ化ガリウム、燐化ガ
リウム、硫化亜鉛、硫化カドミウム、燐化インジウム、
炭化シリコンが適する。
した図面を参照しながら本発明の実施例を説明する。図
１に本発明の実施例のＩＧＢＴの部分断面図を示す。図
において、ｐ+ 基板１の上にｎ+ バッファ層２を介して
積層されたｎベース層３があり、そのｎベース層３の表
面層に選択的にｐベース領域４が形成されている。その
ｐベース領域４内に選択的にｎ+ エミッタ領域５が形成
され、ｐベース領域４のｎベース層３とｎ+ エミッタ領
域５とに挟まれたチャンネル領域１１の表面上に、ゲー
ト酸化膜６を介して多結晶シリコンからなりＧ端子に接
続されるゲート電極７が設けられている。また、ｎ+ エ
ミッタ領域５とｐベース領域４の表面上には、両領域に
共通に接触し、Ｅ端子に接続されるエミッタ電極が、ｐ
+ 基板１の裏面には、Ｃ端子に接続されるコレクタ電極
８がそれぞれ設けられている。図では、ゲート電極７の
上に、絶縁膜１０を介してエミッタ電極９が延長されて
いる。図４の従来のＩＧＢＴと異なる点は、ｎ+ エミッ
タ領域５とｐベース領域４との間に、チャネル領域１１
の部分を除いてｎ+ エミッタ領域５より広いバンドギャ
ップを有する半導体材料として、ヒ化ガリウムのワイド
ギャップ層２０が設けられている点である。図１の構造
は、以下のようにして製造する。まずｐ+ 基板１とその
上に積層されたｎ+ バッファ層２とからなるサブストレ
ート上にエピタキシャル成長によりｎベース層３が形成
される。次に、ｐベース領域４が、先ず先に形成したゲ
ート電極７をマスクとした不純物の導入により形成され
る。次にｎ+ エミッタ領域となるべきところをエッチン
グし、ＭＯＣＶＤ法によりヒ化ガリウムを積層してワイ
ドギャップ層２０とする。更にワイドギャツプ層２０の
上にＣＶＤ法によりアモルファスシリコン又は多結晶シ
リコンを堆積した後、熱処理を加えて単結晶化し、燐を
イオン注入してエミッタ領域５が形成される。ヒ化ガリ
ウムは、比較的シリコンと結晶の格子定数が近いので、
結晶欠陥の少ない半導体素子ができる。バンドギャップ
が大きくても、格子定数がシリコンと非常に異なる半導
体材料は適さない。この点から、ヒ化ガリウム、燐化ガ
リウム、硫化亜鉛、硫化カドミウム、燐化インジウム、
炭化シリコンが適する。
【００１５】図１に示すＩＧＢＴでは、オン動作は従来
のＩＧＢＴと変わらない。すなわちＣ端子に、Ｅ端子に
対して正の電圧を印加した状態で、ゲート電極７にしき
い値以上の電圧を印加すると、ゲート電極７直下のｐベ
ース領域４の表面のチャネル領域１１にチャネルが形成
され、そのチャネルを通ってｎ+ エミッタ領域５から、
電子がｎベース層３に注入される。ｎ+ バッファ層２と
ｐ+ 基板１との間の接合は、順バイアスされているの
で、ｎベース層３に注入された電子電流は、ｎ+バッフ
ァ層２を通過し、上記の接合を通ってｐ+ 基板１へ流入
する。すると、ｐ + 基板１からｎ+ バッファ層２および
ｎベース層３へ正孔の注入がおこり、その結果ｎ+ バッ
ファ層２およびｎベース層３において伝導度変調がおこ
る。また通常のオン状態においては、ｐ+ 基板１、ｎ+
バッファ層２とｎベース層３、ｐベース領域４で形成さ
れるワイドベースｐｎｐトランジスタが導通状態になっ
て、素子がオンしている。しかしこの素子では、ｎ+ バ
ッファ層２、ｐベース領域４、ｎ+ エミッタ領域５が寄
生のｎｐｎトランジスタを構成しており、上記のワイド
ベースｐｎｐトランジスタとｎｐｎトランジスタとによ
り、それらの複合したｐ+ 基板１、ｎ+ バッファ層２、
ｎベース層３、ｐベース領域４およびｎ+ エミッタ領域
５の四層の寄生サイリスタが構成されることになる。こ
の素子のターンオフ時に電圧が印加された際に、ｎベー
ス層３内に伝導度変調によって発生していた正孔と電子
はそれぞれｐベース領域４、ｎベース層３との間に形成
される空乏層によって前者はエミッタ電極９に、後者は
コレクタ電極８に掃き出される。この際、従来のＩＧＢ
Ｔにおいてはｐベース領域４を通ってエミッタ電極へ抜
ける正孔電流とｐベース領域４内の抵抗との積が、ｐベ
ース領域４とｎ+ エミッタ領域５との間で形成される接
合のビルトイン電位差を越えると、ｎ+ エミッタ領域５
からｐベース領域４へ電子の注入がおこる。この電子の
注入は、前記の寄生トランジスタを駆動しサイリスタ動
作をオンさせ素子の安全動作領域を低下させる。しか
し、本発明によれば、チャネル領域１１の部分を除いて
ｎ+ エミッタ領域５の下にワイドギャップ層２０を設け
ており、これが電子に対する障壁となって、ｎ+ エミッ
タ領域５からｐベース領域４への電子の注入を抑制し、
寄生サイリスタ動作を抑制することができる。
のＩＧＢＴと変わらない。すなわちＣ端子に、Ｅ端子に
対して正の電圧を印加した状態で、ゲート電極７にしき
い値以上の電圧を印加すると、ゲート電極７直下のｐベ
ース領域４の表面のチャネル領域１１にチャネルが形成
され、そのチャネルを通ってｎ+ エミッタ領域５から、
電子がｎベース層３に注入される。ｎ+ バッファ層２と
ｐ+ 基板１との間の接合は、順バイアスされているの
で、ｎベース層３に注入された電子電流は、ｎ+バッフ
ァ層２を通過し、上記の接合を通ってｐ+ 基板１へ流入
する。すると、ｐ + 基板１からｎ+ バッファ層２および
ｎベース層３へ正孔の注入がおこり、その結果ｎ+ バッ
ファ層２およびｎベース層３において伝導度変調がおこ
る。また通常のオン状態においては、ｐ+ 基板１、ｎ+
バッファ層２とｎベース層３、ｐベース領域４で形成さ
れるワイドベースｐｎｐトランジスタが導通状態になっ
て、素子がオンしている。しかしこの素子では、ｎ+ バ
ッファ層２、ｐベース領域４、ｎ+ エミッタ領域５が寄
生のｎｐｎトランジスタを構成しており、上記のワイド
ベースｐｎｐトランジスタとｎｐｎトランジスタとによ
り、それらの複合したｐ+ 基板１、ｎ+ バッファ層２、
ｎベース層３、ｐベース領域４およびｎ+ エミッタ領域
５の四層の寄生サイリスタが構成されることになる。こ
の素子のターンオフ時に電圧が印加された際に、ｎベー
ス層３内に伝導度変調によって発生していた正孔と電子
はそれぞれｐベース領域４、ｎベース層３との間に形成
される空乏層によって前者はエミッタ電極９に、後者は
コレクタ電極８に掃き出される。この際、従来のＩＧＢ
Ｔにおいてはｐベース領域４を通ってエミッタ電極へ抜
ける正孔電流とｐベース領域４内の抵抗との積が、ｐベ
ース領域４とｎ+ エミッタ領域５との間で形成される接
合のビルトイン電位差を越えると、ｎ+ エミッタ領域５
からｐベース領域４へ電子の注入がおこる。この電子の
注入は、前記の寄生トランジスタを駆動しサイリスタ動
作をオンさせ素子の安全動作領域を低下させる。しか
し、本発明によれば、チャネル領域１１の部分を除いて
ｎ+ エミッタ領域５の下にワイドギャップ層２０を設け
ており、これが電子に対する障壁となって、ｎ+ エミッ
タ領域５からｐベース領域４への電子の注入を抑制し、
寄生サイリスタ動作を抑制することができる。
【００１６】図２に本発明の第二の実施例のＩＧＢＴの
部分断面図を示す。図１の第一の実施例と異なる点は、
ｐベース領域４内にｎベース層３に達するトレンチ１２
が設けられ、そのトレンチ１２内にゲート酸化膜６を介
してゲート電極７が埋め込まれていて、トレンチ１２の
側壁部にｎ+ エミッタ領域５が形成されて、チャネル領
域１１がトレンチ１２の側壁部に縦に形成されている点
である。ｎ+ エミッタ領域５とｐベース領域４との間に
は、図１の場合と同様にチャネル領域１１を除いてｎ+
エミッタ領域５より広いバンドギャップを有する半導体
層としてヒ化ガリウムのワイドギャップ層２０が設けら
れている。そして、ターンオフ時に寄生サイリスタの動
作を抑制することは、図１の場合と同じである。しか
し、この構造は、ワイドギャップ層２０がトレンチ１２
の側壁に平行に構成されていて屈曲していないので、製
造が容易である。
部分断面図を示す。図１の第一の実施例と異なる点は、
ｐベース領域４内にｎベース層３に達するトレンチ１２
が設けられ、そのトレンチ１２内にゲート酸化膜６を介
してゲート電極７が埋め込まれていて、トレンチ１２の
側壁部にｎ+ エミッタ領域５が形成されて、チャネル領
域１１がトレンチ１２の側壁部に縦に形成されている点
である。ｎ+ エミッタ領域５とｐベース領域４との間に
は、図１の場合と同様にチャネル領域１１を除いてｎ+
エミッタ領域５より広いバンドギャップを有する半導体
層としてヒ化ガリウムのワイドギャップ層２０が設けら
れている。そして、ターンオフ時に寄生サイリスタの動
作を抑制することは、図１の場合と同じである。しか
し、この構造は、ワイドギャップ層２０がトレンチ１２
の側壁に平行に構成されていて屈曲していないので、製
造が容易である。
【００１７】図３に本発明の第三の実施例のＩＧＢＴの
部分断面図を示す。図１の第一の実施例とほぼ同じ構造
であって、ｐ+ 基板１、ｎ+ バッファ層２、ｎベース層
３、ｐベース領域４、ｎ+ エミッタ領域５があり、ｐベ
ース領域４のｎベース層３とｎ+ エミッタ領域５とには
さまれたチャネル領域１１の表面上に、ゲート酸化膜６
を介してゲート電極７、ｎ+ エミッタ領域５とｐベース
領域４の表面上には、エミッタ電極９、ｐ+ 基板１の裏
面にはコレクタ電極８が設けられている。しかし、ｎ+
エミッタ領域５とｐベース領域４との間には、図１の場
合と違ってｎ+エミッタ領域５より広いバンドギャップ
を有する半導体のワイドギャップ層２０の代わりに酸化
シリコンからなる絶縁物層２１が設けられている。絶縁
物層２１はバンドギャップが半導体より遙に大きい材料
であり、ワイドギャップ層２０の極端な場合と考えられ
るので、ターンオフ時のｎ+ エミッタ領域からの電子の
注入を抑制し、寄生サイリスタの動作を抑制すること
は、図１の場合と同じである。絶縁物層としては、前述
の酸化シリコンの他に窒化シリコン、ダイヤモンドがシ
リコンとのなじみがよく、形成も容易で適する。
部分断面図を示す。図１の第一の実施例とほぼ同じ構造
であって、ｐ+ 基板１、ｎ+ バッファ層２、ｎベース層
３、ｐベース領域４、ｎ+ エミッタ領域５があり、ｐベ
ース領域４のｎベース層３とｎ+ エミッタ領域５とには
さまれたチャネル領域１１の表面上に、ゲート酸化膜６
を介してゲート電極７、ｎ+ エミッタ領域５とｐベース
領域４の表面上には、エミッタ電極９、ｐ+ 基板１の裏
面にはコレクタ電極８が設けられている。しかし、ｎ+
エミッタ領域５とｐベース領域４との間には、図１の場
合と違ってｎ+エミッタ領域５より広いバンドギャップ
を有する半導体のワイドギャップ層２０の代わりに酸化
シリコンからなる絶縁物層２１が設けられている。絶縁
物層２１はバンドギャップが半導体より遙に大きい材料
であり、ワイドギャップ層２０の極端な場合と考えられ
るので、ターンオフ時のｎ+ エミッタ領域からの電子の
注入を抑制し、寄生サイリスタの動作を抑制すること
は、図１の場合と同じである。絶縁物層としては、前述
の酸化シリコンの他に窒化シリコン、ダイヤモンドがシ
リコンとのなじみがよく、形成も容易で適する。
【００１８】
【発明の効果】本発明によれば、第一導電型ベース領域
と第二導電型エミッタ領域の間にチャネル領域を除い
て、第二導電型エミッタ領域よりバンドギャップの広い
半導体層を挟むことによって、第二導電型エミッタ領域
からの電子の注入に対する障壁が高くなり、ＩＧＢＴの
ターンオフ時の寄生サイリスタの動作が抑制されて、安
全動作領域を拡大することができる。
と第二導電型エミッタ領域の間にチャネル領域を除い
て、第二導電型エミッタ領域よりバンドギャップの広い
半導体層を挟むことによって、第二導電型エミッタ領域
からの電子の注入に対する障壁が高くなり、ＩＧＢＴの
ターンオフ時の寄生サイリスタの動作が抑制されて、安
全動作領域を拡大することができる。
【００１９】更にバンドギャップの広い絶縁物層を挟む
ことによっても同じ効果が得られる。
ことによっても同じ効果が得られる。
【図１】本発明の実施例のＩＧＢＴの部分断面図
【図２】本発明の第二の実施例のＩＧＢＴの部分断面図
【図３】本発明の第三の実施例のＩＧＢＴの部分断面図
【図４】従来のＩＧＢＴの部分断面図
１ ｐ+ 基板 ２ ｎ+ バッファ層 ３ ｎベース層 ４ ｐベース領域 ５ ｎ+ エミッタ領域 ６ ゲート酸化膜 ７ ゲート電極 ８ コレクタ電極 ９ エミッタ電極 １０ 絶縁膜 １１ チャネル領域 ２０ ワイドギャツプ層 ２１ 絶縁物層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (7)
- 【請求項１】第一導電型の半導体基板の一方の主表面上
に形成された第二導電型ベース層と、その第二導電型ベ
ース層の表面層の一部に形成された第一導電型ベース領
域と、その第一導電型ベース領域の表面層に選択的に形
成された第二導電型エミッタ領域と、前記半導体基板の
一方の主表面上であり前記第二導電型ベース層と第二導
電型エミッタ領域とに挟まれた第一導電型ベース領域の
表面上にゲート絶縁膜を介して設けられたゲート電極
と、前記第一導電型ベース領域と第二導電型エミッタ領
域の表面に共通に接触するエミッタ電極と、半導体基板
の他方の主表面上に設けられたコレクタ電極とを有する
ものにおいて、前記ゲート電極の直下の部分を除く第一
導電型ベース領域と第二導電型エミッタ領域との間に第
二導電型エミッタ領域より広いバンドギャップを有す
る、砒化ガリウム、燐化ガリウム、燐化インジウム、硫
化亜鉛、硫化カドミウムのうち、いずれかの半導体層を
挟んだことを特徴とする絶縁ゲートバイポーラトランジ
スタ。 - 【請求項２】 第一導電型の半導体基板の一方の主表面上
に形成された第二導電型ベース層と、その第二導電型ベ
ース層の表面層に形成された第一導電型ベース領域と、
その第一導電型ベース領域の表面層に選択的に形成され
た第二導電型エミッタ領域と、前記半導体基板の一方の
主表面から前記第二導電型ベース層に達し側面が前記第
二導電型エミッタ領域に接するように形成された溝と、
該溝内にゲート絶縁膜を介して設けられたゲート電極
と、前記第一導電型ベース領域と第二導電型エミッタ領
域の表面に共通に接触するエミッタ電極と、半導体基板
の他方の主表面上に設けられたコレクタ電極とを有する
ものにおいて、前記第一導電型ベース領域と前記第二導
電型エミッタ領域との間の少なくとも一部に第二導電型
エミッタ領域より広いバンドギャップを有する半導体層
を挟んだことを特徴とする絶縁ゲートバイポーラトラン
ジスタ。 - 【請求項３】 バンドギャップの広い半導体層が第一導電
型であることを特徴とする請求項１または２のいずれか
に記載の絶縁ゲートバイポーラトランジスタ。 - 【請求項４】 バンドギャップの広い半導体層として、砒
化ガリウム、燐化ガリウム、燐化インジウム、硫化亜
鉛、硫化カドミウム、炭化シリコンのうち、いずれかを
用いたことを特徴とする請求項２に記載の絶縁ゲートバ
イポーラトランジスタ。 - 【請求項５】 第一導電型の半導体基板の一方の主表面上
に形成された第二導電型ベース層と、その第二導電型ベ
ース層の表面層の一部に形成された第一導電型ベース領
域と、その第一導電型ベース領域の表面層に選択的に形
成された第二導電型エミッタ領域と、前記第二導電型ベ
ース層と第二導電型エミッタ領域とに挟まれた第一導電
型ベース領域の表面上にゲート絶縁膜を介して設けられ
たゲート電極と、前記第一導電型ベース領域と第二導電
型エミッタ領域の表面に共通に接触するエミッタ電極
と、半導体基板の他方の主表面上に設けられたコレクタ
電極とを有するものにおいて、前記ゲート電極の直下の
部分を除く第一導電型ベース領域と第二導電型エミッタ
領域との間に第二導電型エミッタ領域より広いバンドギ
ャップを有する絶縁物を挟んだことを特徴とする絶縁ゲ
ートバイポーラトランジスタ。 - 【請求項６】第一導電型の半導体基板の一方の主表面上
に形成された第二導電型ベース層と、その第二導電型ベ
ース層の表面層に形成された第一導電型ベース領域と、
その第一導電型ベース領域の表面層に選択的に形成され
た第二導電型エミッタ領域と、前記半導体基板の一方の
主表面から前記第二導電型ベース層に達し側面が前記第
二導電型エミッタ領域に接するように形成された溝と、
該溝内にゲート絶縁膜を介して設けられたゲート電極
と、前記第一導電型ベース領域と第二導電型エミッタ領
域の表面に共通に接触するエミッタ電極と、半導体基板
の他方の主表面上に設けられたコレクタ電極とを有する
ものにおいて、前記第一導電型ベース領域と前記第二導
電型エミッタ領域との間の少なくとも一部に第二導電型
エミッタ領域より広いバンドギャップを有する絶縁物を
挟んだことを特徴とする絶縁ゲートバイポーラトランジ
スタ。 - 【請求項７】バンドギャップの広い絶縁物として、酸化
シリコン、窒化シリコン、ダイヤモンドのうち、いずれ
かの絶縁物を用いたことを特徴とする請求項５または６
のいずれかに記載の絶縁ゲートバイポーラトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11580394A JP3183037B2 (ja) | 1994-05-30 | 1994-05-30 | 絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11580394A JP3183037B2 (ja) | 1994-05-30 | 1994-05-30 | 絶縁ゲートバイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321316A JPH07321316A (ja) | 1995-12-08 |
| JP3183037B2 true JP3183037B2 (ja) | 2001-07-03 |
Family
ID=14671478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11580394A Expired - Fee Related JP3183037B2 (ja) | 1994-05-30 | 1994-05-30 | 絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183037B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6226786B2 (ja) | 2014-03-19 | 2017-11-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1994
- 1994-05-30 JP JP11580394A patent/JP3183037B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07321316A (ja) | 1995-12-08 |
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