JP3183037B2 - 絶縁ゲートバイポーラトランジスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
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- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、MOS構造のゲートを
有し、電圧駆動型のスイッチング素子として用いられる
絶縁ゲートバイポーラトランジスタ(以下IGBTと記
す)に関する。
有し、電圧駆動型のスイッチング素子として用いられる
絶縁ゲートバイポーラトランジスタ(以下IGBTと記
す)に関する。
【0002】
【従来の技術】近年、スイッチング素子として、伝導度
変調を利用したMOSFET、いわゆるIGBTが注目
されている。このIGBTはMOSFETと同様、入力
インピーダンスが高く、しかもバイポーラトランジスタ
と同様にオン抵抗を低くできる。このような利点を生か
しIGBTは従来のバイポーラトランジスタに代わっ
て、可変速モーターの駆動用や、テレビジョン受像機の
水平偏向用にも適用されているが、更に高周波用途への
対応が求められている。スイッチング用半導体素子は、
定常損失とスイッチング損失とを加えた総合損失が小さ
いことが理想である。しかし、スイッチング損失はスイ
ッチング周波数に比例するので、周波数が高い程素子の
発熱量が増え、素子自身の安全動作領域が狭くなる。
変調を利用したMOSFET、いわゆるIGBTが注目
されている。このIGBTはMOSFETと同様、入力
インピーダンスが高く、しかもバイポーラトランジスタ
と同様にオン抵抗を低くできる。このような利点を生か
しIGBTは従来のバイポーラトランジスタに代わっ
て、可変速モーターの駆動用や、テレビジョン受像機の
水平偏向用にも適用されているが、更に高周波用途への
対応が求められている。スイッチング用半導体素子は、
定常損失とスイッチング損失とを加えた総合損失が小さ
いことが理想である。しかし、スイッチング損失はスイ
ッチング周波数に比例するので、周波数が高い程素子の
発熱量が増え、素子自身の安全動作領域が狭くなる。
【0003】図4にIGBTの基本構造の断面図を示
す。図に示したのは、一つの制御電極を含む単位の部分
(以後セルと呼ぶ)であって、IGBTの主電流の導
通、遮断のスイッチング作用を行う活性領域は、極めて
多数のこのようなセルから成っている。IGBTには、
このような活性領域の他に、活性領域を囲む周縁部に耐
圧を分担する耐圧構造部があるが、本発明の本質に関わ
る部分ではないので省略する。図において、p+ 基板1
の上にn+ バッファ層2を介して積層されたnベース層
3があり、そのnベース層3の表面層に選択的にpベー
ス領域4が形成されている。そのpベース領域4内に選
択的にn+ エミッタ領域5が形成され、pベース領域4
のnベース層3とn+ エミッタ領域5とにはさまれたチ
ャンネル領域11の表面上に、ゲート酸化膜6を介して
多結晶シリコンからなりG端子に接続されるゲート電極
7が設けられている。また、n+ エミッタ領域5とpベ
ース領域4の表面上には、両領域に共通に接触し、E端
子に接続されるエミッタ電極が、p+ 基板1の裏面に
は、C端子に接続されるコレクタ電極8がそれぞれ設け
られている。図では、ゲート電極7の上に、絶縁膜10
を介してエミッタ電極9が延長されている。
す。図に示したのは、一つの制御電極を含む単位の部分
(以後セルと呼ぶ)であって、IGBTの主電流の導
通、遮断のスイッチング作用を行う活性領域は、極めて
多数のこのようなセルから成っている。IGBTには、
このような活性領域の他に、活性領域を囲む周縁部に耐
圧を分担する耐圧構造部があるが、本発明の本質に関わ
る部分ではないので省略する。図において、p+ 基板1
の上にn+ バッファ層2を介して積層されたnベース層
3があり、そのnベース層3の表面層に選択的にpベー
ス領域4が形成されている。そのpベース領域4内に選
択的にn+ エミッタ領域5が形成され、pベース領域4
のnベース層3とn+ エミッタ領域5とにはさまれたチ
ャンネル領域11の表面上に、ゲート酸化膜6を介して
多結晶シリコンからなりG端子に接続されるゲート電極
7が設けられている。また、n+ エミッタ領域5とpベ
ース領域4の表面上には、両領域に共通に接触し、E端
子に接続されるエミッタ電極が、p+ 基板1の裏面に
は、C端子に接続されるコレクタ電極8がそれぞれ設け
られている。図では、ゲート電極7の上に、絶縁膜10
を介してエミッタ電極9が延長されている。
【0004】このようなIGBTのnベース層3は、p
+ 基板1とその上に積層されたn+バッファ層2とから
なるサブストレート上にエピタキシャル成長により形成
される。また、pベース領域4は、先ず先に形成したゲ
ート電極7をマスクとした不純物の導入により形成さ
れ、n+ エミッタ領域5は、図示されていないフォトレ
ジストをマスクとしての不純物の導入により形成され
る。
+ 基板1とその上に積層されたn+バッファ層2とから
なるサブストレート上にエピタキシャル成長により形成
される。また、pベース領域4は、先ず先に形成したゲ
ート電極7をマスクとした不純物の導入により形成さ
れ、n+ エミッタ領域5は、図示されていないフォトレ
ジストをマスクとしての不純物の導入により形成され
る。
【0005】このIGBTのスイッチング動作は、次の
ように行う。C端子に、E端子に対して正の電圧を印加
した状態で、ゲート電極7にしきい値以上の電圧を印加
すると、ゲート電極7直下のpベース領域4の表面のチ
ャネル領域11にチャネルが形成され、そのチャネルを
通ってn+ エミッタ領域5から、電子がnベース層3に
注入される。n+ バッファ層2とp+ 基板1との間の接
合は、順バイアスされているので、nベース層3に注入
された電子電流は、n+ バッファ層2を通過し、上記の
接合を通ってp+ 基板1へ流入する。すると、p+ 基板
1からn+ バッファ層2およびnベース層3へ正孔の注
入がおこり、その結果n+ バッファ層2およびスタnベ
ース層3において伝導度変調がおこる。すなわち、p+
基板1、n+ バッファ層2とnベース層3、pベース領
域4をそれぞれエミッタ、ベース、コレクタとするpn
pトランジスタが動作し、nベース層3に注入された正
孔電流がpベース領域4に入り、n+ エミッタ領域5の
直下を流れて、エミッタ電極9へ抜けてIGBTがオン
したことになる。このIGBTをオフするには、ゲート
電極7の電圧を除去すれば、エミッタ電極9はpベース
領域4とn+ エミッタ領域5とを短絡しているので、ゲ
ート電極7直下のpベース領域4の表面に形成されてい
たチャネルが消滅し、n+ エミッタ領域5からの電子の
注入が止まって、p+ 基板1、n+ バッファ層2とnベ
ース層3、pベース領域4およびn+エミッタ領域5か
らなる四層のサイリスタの動作が阻止され、素子をオフ
できる。
ように行う。C端子に、E端子に対して正の電圧を印加
した状態で、ゲート電極7にしきい値以上の電圧を印加
すると、ゲート電極7直下のpベース領域4の表面のチ
ャネル領域11にチャネルが形成され、そのチャネルを
通ってn+ エミッタ領域5から、電子がnベース層3に
注入される。n+ バッファ層2とp+ 基板1との間の接
合は、順バイアスされているので、nベース層3に注入
された電子電流は、n+ バッファ層2を通過し、上記の
接合を通ってp+ 基板1へ流入する。すると、p+ 基板
1からn+ バッファ層2およびnベース層3へ正孔の注
入がおこり、その結果n+ バッファ層2およびスタnベ
ース層3において伝導度変調がおこる。すなわち、p+
基板1、n+ バッファ層2とnベース層3、pベース領
域4をそれぞれエミッタ、ベース、コレクタとするpn
pトランジスタが動作し、nベース層3に注入された正
孔電流がpベース領域4に入り、n+ エミッタ領域5の
直下を流れて、エミッタ電極9へ抜けてIGBTがオン
したことになる。このIGBTをオフするには、ゲート
電極7の電圧を除去すれば、エミッタ電極9はpベース
領域4とn+ エミッタ領域5とを短絡しているので、ゲ
ート電極7直下のpベース領域4の表面に形成されてい
たチャネルが消滅し、n+ エミッタ領域5からの電子の
注入が止まって、p+ 基板1、n+ バッファ層2とnベ
ース層3、pベース領域4およびn+エミッタ領域5か
らなる四層のサイリスタの動作が阻止され、素子をオフ
できる。
【0006】
【発明が解決しようとする課題】このようなIGBTで
は、ターンオフ時にnベース層3、pベース領域4間の
接合の両側に形成される空乏層によって、コレクタ電極
8側には電子が掃きだされ、エミッタ電極9側には正孔
が掃きだされる。この正孔電流がn+ エミッタ領域5直
下のpベース領域4内を流れる際に、pベース領域4内
の抵抗が大きく、その抵抗と正孔電流の積である電位降
下が、pベース領域4とn+ エミッタ領域5との間の接
合のビルトイン電位差を越えると、n+ エミッタ領域5
から電子の注入がおこり、p+ 基板1、n+ バッファ層
2とnベース層3、pベース領域4およびn+ エミッタ
領域5で構成される四層の寄生サイリスタが動作し、ラ
ッチアップしてオフできなくなる。このため、ターンオ
フ時の安全動作領域が狭くなるという問題があった。
は、ターンオフ時にnベース層3、pベース領域4間の
接合の両側に形成される空乏層によって、コレクタ電極
8側には電子が掃きだされ、エミッタ電極9側には正孔
が掃きだされる。この正孔電流がn+ エミッタ領域5直
下のpベース領域4内を流れる際に、pベース領域4内
の抵抗が大きく、その抵抗と正孔電流の積である電位降
下が、pベース領域4とn+ エミッタ領域5との間の接
合のビルトイン電位差を越えると、n+ エミッタ領域5
から電子の注入がおこり、p+ 基板1、n+ バッファ層
2とnベース層3、pベース領域4およびn+ エミッタ
領域5で構成される四層の寄生サイリスタが動作し、ラ
ッチアップしてオフできなくなる。このため、ターンオ
フ時の安全動作領域が狭くなるという問題があった。
【0007】従来この対策としては、全体的にパターン
を微細化し、ターンオフ時にpベース領域内に発生する
正孔電流を分散することと、n+ エミッタ領域5の幅を
小さくして、正孔電流による電位降下を小さくすること
によって、上記の寄生サイリスタの動作を抑制してい
た。しかし、n+ エミッタ領域5の幅を小さくすると、
同時にn+ エミッタ領域5のエミッタ電極9との接触幅
も小さくなるため、接触抵抗の増大を招くことになり、
無制限に微細化できるわけではない。
を微細化し、ターンオフ時にpベース領域内に発生する
正孔電流を分散することと、n+ エミッタ領域5の幅を
小さくして、正孔電流による電位降下を小さくすること
によって、上記の寄生サイリスタの動作を抑制してい
た。しかし、n+ エミッタ領域5の幅を小さくすると、
同時にn+ エミッタ領域5のエミッタ電極9との接触幅
も小さくなるため、接触抵抗の増大を招くことになり、
無制限に微細化できるわけではない。
【0008】以上の問題に鑑み、本発明の目的は、上記
の寄生サイリスタの動作しにくい、しかも接触抵抗の小
さい構造とすることにより、安全動作領域の広いIGB
Tを提供することにある。
の寄生サイリスタの動作しにくい、しかも接触抵抗の小
さい構造とすることにより、安全動作領域の広いIGB
Tを提供することにある。
【0009】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は第一導電型の半導体基板の一方の主表面
上に形成された第二導電型ベース層と、その第二導電型
ベース層の表面層の一部に形成された第一導電型ベース
領域と、その第一導電型ベース領域の表面層に選択的に
形成された第二導電型エミッタ領域と、前記第二導電型
ベース層と第二導電型エミッタ領域とに挟まれた第一導
電型ベース領域の表面上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第一導電型ベース領域と第二導
電型エミッタ領域の表面に共通に接触するエミッタ電極
と、半導体基板の裏面に設けられたコレクタ電極とを有
するものにおいて、前記ゲート電極の直下の部分を除く
第一導電型ベース領域と第二導電型エミッタ領域との間
に第二導電型エミッタ領域より広いバンドギャップを有
する第一導電型の半導体層を挟むものとする。
めに、本発明は第一導電型の半導体基板の一方の主表面
上に形成された第二導電型ベース層と、その第二導電型
ベース層の表面層の一部に形成された第一導電型ベース
領域と、その第一導電型ベース領域の表面層に選択的に
形成された第二導電型エミッタ領域と、前記第二導電型
ベース層と第二導電型エミッタ領域とに挟まれた第一導
電型ベース領域の表面上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第一導電型ベース領域と第二導
電型エミッタ領域の表面に共通に接触するエミッタ電極
と、半導体基板の裏面に設けられたコレクタ電極とを有
するものにおいて、前記ゲート電極の直下の部分を除く
第一導電型ベース領域と第二導電型エミッタ領域との間
に第二導電型エミッタ領域より広いバンドギャップを有
する第一導電型の半導体層を挟むものとする。
【0010】バンドギャップの広い半導体材料として、
炭化珪素、砒化ガリウム、燐化ガリウム、燐化インジウ
ム、硫化亜鉛、セレン化亜鉛、テルル化亜鉛、硫化カド
ミウム、セレン化カドミウム、テルル化カドミウムのう
ち、いずれかの半導体材料を用いることができる。第一
導電型の半導体基板の一方の主表面上に形成された第二
導電型ベース層と、その第二導電型ベース層の表面層の
一部に形成された第一導電型ベース領域と、その第一導
電型ベース領域の表面層に選択的に形成された第二導電
型エミッタ領域と、前記第二導電型ベース層と第二導電
型エミッタ領域とに挟まれた第一導電型ベース領域の表
面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第一導電型ベース領域と第二導電型エミッタ領域の
表面に共通に接触するエミッタ電極と、半導体基板の裏
面に設けられたコレクタ電極とを有するものにおいて、
前記ゲート電極の直下の部分を除く第一導電型ベース領
域と第二導電型エミッタ領域との間に第二導電型エミッ
タ領域より広いバンドギャップを有する絶縁物層を挟ん
でもよい。
炭化珪素、砒化ガリウム、燐化ガリウム、燐化インジウ
ム、硫化亜鉛、セレン化亜鉛、テルル化亜鉛、硫化カド
ミウム、セレン化カドミウム、テルル化カドミウムのう
ち、いずれかの半導体材料を用いることができる。第一
導電型の半導体基板の一方の主表面上に形成された第二
導電型ベース層と、その第二導電型ベース層の表面層の
一部に形成された第一導電型ベース領域と、その第一導
電型ベース領域の表面層に選択的に形成された第二導電
型エミッタ領域と、前記第二導電型ベース層と第二導電
型エミッタ領域とに挟まれた第一導電型ベース領域の表
面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第一導電型ベース領域と第二導電型エミッタ領域の
表面に共通に接触するエミッタ電極と、半導体基板の裏
面に設けられたコレクタ電極とを有するものにおいて、
前記ゲート電極の直下の部分を除く第一導電型ベース領
域と第二導電型エミッタ領域との間に第二導電型エミッ
タ領域より広いバンドギャップを有する絶縁物層を挟ん
でもよい。
【0011】バンドギャップの広い絶縁物層として、酸
化シリコン、窒化シリコン、ダイヤモンドのうち、いず
れかの絶縁物を用いることができる。
化シリコン、窒化シリコン、ダイヤモンドのうち、いず
れかの絶縁物を用いることができる。
【0012】
【作用】第一導電型ベース領域と第二導電型エミッタ領
域との間に第二導電型エミッタ領域より広いバンドギャ
ップを有する第一導電型の半導体層を挟んだ上記のよう
な構造とすることによって、第二導電型エミッタ領域か
ら第一導電型ベース領域へのキャリアの注入が抑制され
る。
域との間に第二導電型エミッタ領域より広いバンドギャ
ップを有する第一導電型の半導体層を挟んだ上記のよう
な構造とすることによって、第二導電型エミッタ領域か
ら第一導電型ベース領域へのキャリアの注入が抑制され
る。
【0013】また、前記第一導電型ベース領域と第二導
電型エミッタ領域との間に第二導電型エミッタ領域より
広いバンドギャップを有する絶縁物層を挟んだ構造とす
ることによっても、第二導電型エミッタ領域から第一導
電型ベース領域へのキャリアの注入が抑制される。
電型エミッタ領域との間に第二導電型エミッタ領域より
広いバンドギャップを有する絶縁物層を挟んだ構造とす
ることによっても、第二導電型エミッタ領域から第一導
電型ベース領域へのキャリアの注入が抑制される。
【0014】
【実施例】以下に,図4と共通の部分に同一の符号を付
した図面を参照しながら本発明の実施例を説明する。図
1に本発明の実施例のIGBTの部分断面図を示す。図
において、p+ 基板1の上にn+ バッファ層2を介して
積層されたnベース層3があり、そのnベース層3の表
面層に選択的にpベース領域4が形成されている。その
pベース領域4内に選択的にn+ エミッタ領域5が形成
され、pベース領域4のnベース層3とn+ エミッタ領
域5とに挟まれたチャンネル領域11の表面上に、ゲー
ト酸化膜6を介して多結晶シリコンからなりG端子に接
続されるゲート電極7が設けられている。また、n+ エ
ミッタ領域5とpベース領域4の表面上には、両領域に
共通に接触し、E端子に接続されるエミッタ電極が、p
+ 基板1の裏面には、C端子に接続されるコレクタ電極
8がそれぞれ設けられている。図では、ゲート電極7の
上に、絶縁膜10を介してエミッタ電極9が延長されて
いる。図4の従来のIGBTと異なる点は、n+ エミッ
タ領域5とpベース領域4との間に、チャネル領域11
の部分を除いてn+ エミッタ領域5より広いバンドギャ
ップを有する半導体材料として、ヒ化ガリウムのワイド
ギャップ層20が設けられている点である。図1の構造
は、以下のようにして製造する。まずp+ 基板1とその
上に積層されたn+ バッファ層2とからなるサブストレ
ート上にエピタキシャル成長によりnベース層3が形成
される。次に、pベース領域4が、先ず先に形成したゲ
ート電極7をマスクとした不純物の導入により形成され
る。次にn+ エミッタ領域となるべきところをエッチン
グし、MOCVD法によりヒ化ガリウムを積層してワイ
ドギャップ層20とする。更にワイドギャツプ層20の
上にCVD法によりアモルファスシリコン又は多結晶シ
リコンを堆積した後、熱処理を加えて単結晶化し、燐を
イオン注入してエミッタ領域5が形成される。ヒ化ガリ
ウムは、比較的シリコンと結晶の格子定数が近いので、
結晶欠陥の少ない半導体素子ができる。バンドギャップ
が大きくても、格子定数がシリコンと非常に異なる半導
体材料は適さない。この点から、ヒ化ガリウム、燐化ガ
リウム、硫化亜鉛、硫化カドミウム、燐化インジウム、
炭化シリコンが適する。
した図面を参照しながら本発明の実施例を説明する。図
1に本発明の実施例のIGBTの部分断面図を示す。図
において、p+ 基板1の上にn+ バッファ層2を介して
積層されたnベース層3があり、そのnベース層3の表
面層に選択的にpベース領域4が形成されている。その
pベース領域4内に選択的にn+ エミッタ領域5が形成
され、pベース領域4のnベース層3とn+ エミッタ領
域5とに挟まれたチャンネル領域11の表面上に、ゲー
ト酸化膜6を介して多結晶シリコンからなりG端子に接
続されるゲート電極7が設けられている。また、n+ エ
ミッタ領域5とpベース領域4の表面上には、両領域に
共通に接触し、E端子に接続されるエミッタ電極が、p
+ 基板1の裏面には、C端子に接続されるコレクタ電極
8がそれぞれ設けられている。図では、ゲート電極7の
上に、絶縁膜10を介してエミッタ電極9が延長されて
いる。図4の従来のIGBTと異なる点は、n+ エミッ
タ領域5とpベース領域4との間に、チャネル領域11
の部分を除いてn+ エミッタ領域5より広いバンドギャ
ップを有する半導体材料として、ヒ化ガリウムのワイド
ギャップ層20が設けられている点である。図1の構造
は、以下のようにして製造する。まずp+ 基板1とその
上に積層されたn+ バッファ層2とからなるサブストレ
ート上にエピタキシャル成長によりnベース層3が形成
される。次に、pベース領域4が、先ず先に形成したゲ
ート電極7をマスクとした不純物の導入により形成され
る。次にn+ エミッタ領域となるべきところをエッチン
グし、MOCVD法によりヒ化ガリウムを積層してワイ
ドギャップ層20とする。更にワイドギャツプ層20の
上にCVD法によりアモルファスシリコン又は多結晶シ
リコンを堆積した後、熱処理を加えて単結晶化し、燐を
イオン注入してエミッタ領域5が形成される。ヒ化ガリ
ウムは、比較的シリコンと結晶の格子定数が近いので、
結晶欠陥の少ない半導体素子ができる。バンドギャップ
が大きくても、格子定数がシリコンと非常に異なる半導
体材料は適さない。この点から、ヒ化ガリウム、燐化ガ
リウム、硫化亜鉛、硫化カドミウム、燐化インジウム、
炭化シリコンが適する。
【0015】図1に示すIGBTでは、オン動作は従来
のIGBTと変わらない。すなわちC端子に、E端子に
対して正の電圧を印加した状態で、ゲート電極7にしき
い値以上の電圧を印加すると、ゲート電極7直下のpベ
ース領域4の表面のチャネル領域11にチャネルが形成
され、そのチャネルを通ってn+ エミッタ領域5から、
電子がnベース層3に注入される。n+ バッファ層2と
p+ 基板1との間の接合は、順バイアスされているの
で、nベース層3に注入された電子電流は、n+バッフ
ァ層2を通過し、上記の接合を通ってp+ 基板1へ流入
する。すると、p + 基板1からn+ バッファ層2および
nベース層3へ正孔の注入がおこり、その結果n+ バッ
ファ層2およびnベース層3において伝導度変調がおこ
る。また通常のオン状態においては、p+ 基板1、n+
バッファ層2とnベース層3、pベース領域4で形成さ
れるワイドベースpnpトランジスタが導通状態になっ
て、素子がオンしている。しかしこの素子では、n+ バ
ッファ層2、pベース領域4、n+ エミッタ領域5が寄
生のnpnトランジスタを構成しており、上記のワイド
ベースpnpトランジスタとnpnトランジスタとによ
り、それらの複合したp+ 基板1、n+ バッファ層2、
nベース層3、pベース領域4およびn+ エミッタ領域
5の四層の寄生サイリスタが構成されることになる。こ
の素子のターンオフ時に電圧が印加された際に、nベー
ス層3内に伝導度変調によって発生していた正孔と電子
はそれぞれpベース領域4、nベース層3との間に形成
される空乏層によって前者はエミッタ電極9に、後者は
コレクタ電極8に掃き出される。この際、従来のIGB
Tにおいてはpベース領域4を通ってエミッタ電極へ抜
ける正孔電流とpベース領域4内の抵抗との積が、pベ
ース領域4とn+ エミッタ領域5との間で形成される接
合のビルトイン電位差を越えると、n+ エミッタ領域5
からpベース領域4へ電子の注入がおこる。この電子の
注入は、前記の寄生トランジスタを駆動しサイリスタ動
作をオンさせ素子の安全動作領域を低下させる。しか
し、本発明によれば、チャネル領域11の部分を除いて
n+ エミッタ領域5の下にワイドギャップ層20を設け
ており、これが電子に対する障壁となって、n+ エミッ
タ領域5からpベース領域4への電子の注入を抑制し、
寄生サイリスタ動作を抑制することができる。
のIGBTと変わらない。すなわちC端子に、E端子に
対して正の電圧を印加した状態で、ゲート電極7にしき
い値以上の電圧を印加すると、ゲート電極7直下のpベ
ース領域4の表面のチャネル領域11にチャネルが形成
され、そのチャネルを通ってn+ エミッタ領域5から、
電子がnベース層3に注入される。n+ バッファ層2と
p+ 基板1との間の接合は、順バイアスされているの
で、nベース層3に注入された電子電流は、n+バッフ
ァ層2を通過し、上記の接合を通ってp+ 基板1へ流入
する。すると、p + 基板1からn+ バッファ層2および
nベース層3へ正孔の注入がおこり、その結果n+ バッ
ファ層2およびnベース層3において伝導度変調がおこ
る。また通常のオン状態においては、p+ 基板1、n+
バッファ層2とnベース層3、pベース領域4で形成さ
れるワイドベースpnpトランジスタが導通状態になっ
て、素子がオンしている。しかしこの素子では、n+ バ
ッファ層2、pベース領域4、n+ エミッタ領域5が寄
生のnpnトランジスタを構成しており、上記のワイド
ベースpnpトランジスタとnpnトランジスタとによ
り、それらの複合したp+ 基板1、n+ バッファ層2、
nベース層3、pベース領域4およびn+ エミッタ領域
5の四層の寄生サイリスタが構成されることになる。こ
の素子のターンオフ時に電圧が印加された際に、nベー
ス層3内に伝導度変調によって発生していた正孔と電子
はそれぞれpベース領域4、nベース層3との間に形成
される空乏層によって前者はエミッタ電極9に、後者は
コレクタ電極8に掃き出される。この際、従来のIGB
Tにおいてはpベース領域4を通ってエミッタ電極へ抜
ける正孔電流とpベース領域4内の抵抗との積が、pベ
ース領域4とn+ エミッタ領域5との間で形成される接
合のビルトイン電位差を越えると、n+ エミッタ領域5
からpベース領域4へ電子の注入がおこる。この電子の
注入は、前記の寄生トランジスタを駆動しサイリスタ動
作をオンさせ素子の安全動作領域を低下させる。しか
し、本発明によれば、チャネル領域11の部分を除いて
n+ エミッタ領域5の下にワイドギャップ層20を設け
ており、これが電子に対する障壁となって、n+ エミッ
タ領域5からpベース領域4への電子の注入を抑制し、
寄生サイリスタ動作を抑制することができる。
【0016】図2に本発明の第二の実施例のIGBTの
部分断面図を示す。図1の第一の実施例と異なる点は、
pベース領域4内にnベース層3に達するトレンチ12
が設けられ、そのトレンチ12内にゲート酸化膜6を介
してゲート電極7が埋め込まれていて、トレンチ12の
側壁部にn+ エミッタ領域5が形成されて、チャネル領
域11がトレンチ12の側壁部に縦に形成されている点
である。n+ エミッタ領域5とpベース領域4との間に
は、図1の場合と同様にチャネル領域11を除いてn+
エミッタ領域5より広いバンドギャップを有する半導体
層としてヒ化ガリウムのワイドギャップ層20が設けら
れている。そして、ターンオフ時に寄生サイリスタの動
作を抑制することは、図1の場合と同じである。しか
し、この構造は、ワイドギャップ層20がトレンチ12
の側壁に平行に構成されていて屈曲していないので、製
造が容易である。
部分断面図を示す。図1の第一の実施例と異なる点は、
pベース領域4内にnベース層3に達するトレンチ12
が設けられ、そのトレンチ12内にゲート酸化膜6を介
してゲート電極7が埋め込まれていて、トレンチ12の
側壁部にn+ エミッタ領域5が形成されて、チャネル領
域11がトレンチ12の側壁部に縦に形成されている点
である。n+ エミッタ領域5とpベース領域4との間に
は、図1の場合と同様にチャネル領域11を除いてn+
エミッタ領域5より広いバンドギャップを有する半導体
層としてヒ化ガリウムのワイドギャップ層20が設けら
れている。そして、ターンオフ時に寄生サイリスタの動
作を抑制することは、図1の場合と同じである。しか
し、この構造は、ワイドギャップ層20がトレンチ12
の側壁に平行に構成されていて屈曲していないので、製
造が容易である。
【0017】図3に本発明の第三の実施例のIGBTの
部分断面図を示す。図1の第一の実施例とほぼ同じ構造
であって、p+ 基板1、n+ バッファ層2、nベース層
3、pベース領域4、n+ エミッタ領域5があり、pベ
ース領域4のnベース層3とn+ エミッタ領域5とには
さまれたチャネル領域11の表面上に、ゲート酸化膜6
を介してゲート電極7、n+ エミッタ領域5とpベース
領域4の表面上には、エミッタ電極9、p+ 基板1の裏
面にはコレクタ電極8が設けられている。しかし、n+
エミッタ領域5とpベース領域4との間には、図1の場
合と違ってn+エミッタ領域5より広いバンドギャップ
を有する半導体のワイドギャップ層20の代わりに酸化
シリコンからなる絶縁物層21が設けられている。絶縁
物層21はバンドギャップが半導体より遙に大きい材料
であり、ワイドギャップ層20の極端な場合と考えられ
るので、ターンオフ時のn+ エミッタ領域からの電子の
注入を抑制し、寄生サイリスタの動作を抑制すること
は、図1の場合と同じである。絶縁物層としては、前述
の酸化シリコンの他に窒化シリコン、ダイヤモンドがシ
リコンとのなじみがよく、形成も容易で適する。
部分断面図を示す。図1の第一の実施例とほぼ同じ構造
であって、p+ 基板1、n+ バッファ層2、nベース層
3、pベース領域4、n+ エミッタ領域5があり、pベ
ース領域4のnベース層3とn+ エミッタ領域5とには
さまれたチャネル領域11の表面上に、ゲート酸化膜6
を介してゲート電極7、n+ エミッタ領域5とpベース
領域4の表面上には、エミッタ電極9、p+ 基板1の裏
面にはコレクタ電極8が設けられている。しかし、n+
エミッタ領域5とpベース領域4との間には、図1の場
合と違ってn+エミッタ領域5より広いバンドギャップ
を有する半導体のワイドギャップ層20の代わりに酸化
シリコンからなる絶縁物層21が設けられている。絶縁
物層21はバンドギャップが半導体より遙に大きい材料
であり、ワイドギャップ層20の極端な場合と考えられ
るので、ターンオフ時のn+ エミッタ領域からの電子の
注入を抑制し、寄生サイリスタの動作を抑制すること
は、図1の場合と同じである。絶縁物層としては、前述
の酸化シリコンの他に窒化シリコン、ダイヤモンドがシ
リコンとのなじみがよく、形成も容易で適する。
【0018】
【発明の効果】本発明によれば、第一導電型ベース領域
と第二導電型エミッタ領域の間にチャネル領域を除い
て、第二導電型エミッタ領域よりバンドギャップの広い
半導体層を挟むことによって、第二導電型エミッタ領域
からの電子の注入に対する障壁が高くなり、IGBTの
ターンオフ時の寄生サイリスタの動作が抑制されて、安
全動作領域を拡大することができる。
と第二導電型エミッタ領域の間にチャネル領域を除い
て、第二導電型エミッタ領域よりバンドギャップの広い
半導体層を挟むことによって、第二導電型エミッタ領域
からの電子の注入に対する障壁が高くなり、IGBTの
ターンオフ時の寄生サイリスタの動作が抑制されて、安
全動作領域を拡大することができる。
【0019】更にバンドギャップの広い絶縁物層を挟む
ことによっても同じ効果が得られる。
ことによっても同じ効果が得られる。
【図1】本発明の実施例のIGBTの部分断面図
【図2】本発明の第二の実施例のIGBTの部分断面図
【図3】本発明の第三の実施例のIGBTの部分断面図
【図4】従来のIGBTの部分断面図
1 p+ 基板 2 n+ バッファ層 3 nベース層 4 pベース領域 5 n+ エミッタ領域 6 ゲート酸化膜 7 ゲート電極 8 コレクタ電極 9 エミッタ電極 10 絶縁膜 11 チャネル領域 20 ワイドギャツプ層 21 絶縁物層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78
Claims (7)
- 【請求項1】第一導電型の半導体基板の一方の主表面上
に形成された第二導電型ベース層と、その第二導電型ベ
ース層の表面層の一部に形成された第一導電型ベース領
域と、その第一導電型ベース領域の表面層に選択的に形
成された第二導電型エミッタ領域と、前記半導体基板の
一方の主表面上であり前記第二導電型ベース層と第二導
電型エミッタ領域とに挟まれた第一導電型ベース領域の
表面上にゲート絶縁膜を介して設けられたゲート電極
と、前記第一導電型ベース領域と第二導電型エミッタ領
域の表面に共通に接触するエミッタ電極と、半導体基板
の他方の主表面上に設けられたコレクタ電極とを有する
ものにおいて、前記ゲート電極の直下の部分を除く第一
導電型ベース領域と第二導電型エミッタ領域との間に第
二導電型エミッタ領域より広いバンドギャップを有す
る、砒化ガリウム、燐化ガリウム、燐化インジウム、硫
化亜鉛、硫化カドミウムのうち、いずれかの半導体層を
挟んだことを特徴とする絶縁ゲートバイポーラトランジ
スタ。 - 【請求項2】 第一導電型の半導体基板の一方の主表面上
に形成された第二導電型ベース層と、その第二導電型ベ
ース層の表面層に形成された第一導電型ベース領域と、
その第一導電型ベース領域の表面層に選択的に形成され
た第二導電型エミッタ領域と、前記半導体基板の一方の
主表面から前記第二導電型ベース層に達し側面が前記第
二導電型エミッタ領域に接するように形成された溝と、
該溝内にゲート絶縁膜を介して設けられたゲート電極
と、前記第一導電型ベース領域と第二導電型エミッタ領
域の表面に共通に接触するエミッタ電極と、半導体基板
の他方の主表面上に設けられたコレクタ電極とを有する
ものにおいて、前記第一導電型ベース領域と前記第二導
電型エミッタ領域との間の少なくとも一部に第二導電型
エミッタ領域より広いバンドギャップを有する半導体層
を挟んだことを特徴とする絶縁ゲートバイポーラトラン
ジスタ。 - 【請求項3】 バンドギャップの広い半導体層が第一導電
型であることを特徴とする請求項1または2のいずれか
に記載の絶縁ゲートバイポーラトランジスタ。 - 【請求項4】 バンドギャップの広い半導体層として、砒
化ガリウム、燐化ガリウム、燐化インジウム、硫化亜
鉛、硫化カドミウム、炭化シリコンのうち、いずれかを
用いたことを特徴とする請求項2に記載の絶縁ゲートバ
イポーラトランジスタ。 - 【請求項5】 第一導電型の半導体基板の一方の主表面上
に形成された第二導電型ベース層と、その第二導電型ベ
ース層の表面層の一部に形成された第一導電型ベース領
域と、その第一導電型ベース領域の表面層に選択的に形
成された第二導電型エミッタ領域と、前記第二導電型ベ
ース層と第二導電型エミッタ領域とに挟まれた第一導電
型ベース領域の表面上にゲート絶縁膜を介して設けられ
たゲート電極と、前記第一導電型ベース領域と第二導電
型エミッタ領域の表面に共通に接触するエミッタ電極
と、半導体基板の他方の主表面上に設けられたコレクタ
電極とを有するものにおいて、前記ゲート電極の直下の
部分を除く第一導電型ベース領域と第二導電型エミッタ
領域との間に第二導電型エミッタ領域より広いバンドギ
ャップを有する絶縁物を挟んだことを特徴とする絶縁ゲ
ートバイポーラトランジスタ。 - 【請求項6】第一導電型の半導体基板の一方の主表面上
に形成された第二導電型ベース層と、その第二導電型ベ
ース層の表面層に形成された第一導電型ベース領域と、
その第一導電型ベース領域の表面層に選択的に形成され
た第二導電型エミッタ領域と、前記半導体基板の一方の
主表面から前記第二導電型ベース層に達し側面が前記第
二導電型エミッタ領域に接するように形成された溝と、
該溝内にゲート絶縁膜を介して設けられたゲート電極
と、前記第一導電型ベース領域と第二導電型エミッタ領
域の表面に共通に接触するエミッタ電極と、半導体基板
の他方の主表面上に設けられたコレクタ電極とを有する
ものにおいて、前記第一導電型ベース領域と前記第二導
電型エミッタ領域との間の少なくとも一部に第二導電型
エミッタ領域より広いバンドギャップを有する絶縁物を
挟んだことを特徴とする絶縁ゲートバイポーラトランジ
スタ。 - 【請求項7】バンドギャップの広い絶縁物として、酸化
シリコン、窒化シリコン、ダイヤモンドのうち、いずれ
かの絶縁物を用いたことを特徴とする請求項5または6
のいずれかに記載の絶縁ゲートバイポーラトランジス
タ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11580394A JP3183037B2 (ja) | 1994-05-30 | 1994-05-30 | 絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11580394A JP3183037B2 (ja) | 1994-05-30 | 1994-05-30 | 絶縁ゲートバイポーラトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07321316A JPH07321316A (ja) | 1995-12-08 |
JP3183037B2 true JP3183037B2 (ja) | 2001-07-03 |
Family
ID=14671478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11580394A Expired - Fee Related JP3183037B2 (ja) | 1994-05-30 | 1994-05-30 | 絶縁ゲートバイポーラトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3183037B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6226786B2 (ja) | 2014-03-19 | 2017-11-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1994
- 1994-05-30 JP JP11580394A patent/JP3183037B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07321316A (ja) | 1995-12-08 |
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