KR100211758B1

KR100211758B1 - 멀티 파워를 사용하는 데이터 출력버퍼

Info

Publication number: KR100211758B1
Application number: KR1019950025475A
Authority: KR
Inventors: 박희철; 권국환
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1995-08-18
Filing date: 1995-08-18
Publication date: 1999-08-02
Also published as: KR970013732A; JP3661962B2; JPH09121151A; US5793226A; TW357359B

Abstract

청구범위에 기재된 발명이 속하는 기술분야;

데이터 출력버퍼에 관한 것이다.

발명이 해결하려고 하는 기술적 과제;

서로 다른값의 전압값을 입력으로 하는 회로에서 발생될수 있는 오동작을 방지하기 위한 데이터 출력버퍼를 제공함에 있다.

발명의 해결방법의 요지;

풀-업 트랜지스터 및 풀-다운 트랜지스터와, 상기 풀-업 및 풀-다운 트랜지스터와 인버어터로 이루어진 제1 및 제2논리회로부로 이루어진 데이터 출력버퍼회로에 있어서; 쇼트펄스를 발생하는 쇼트펄스 발생기와; 상기 풀-업 트랜지스터의 게이트단자와 접지전원사이에 채널의 일단이 접속되고, 게이트단자로는 상기 쇼트펄스 발생기의 펄스가 인가되는 제1트랜지스터와; 상기 풀-다운 트랜지스터의 게이트단자와 접지전원사이에 채널의 일단이 접속되고, 게이트단자로는 상기 쇼트펄스 발생기의 펄스가 인가되는 제2트랜지스터를 구비함을 요지로 한다.

발명의 중요한 용도;

반도체 메모리 장치의 출력 버퍼에 적합하게 사용된다.

Description

멀티 파워를 사용하는 데이터 출력버퍼

제1도는 종래의 기술에 따른 데이터 출력버퍼 회로도.

제2도는 본 발명에 따른 데이터 출력 버퍼 회로도.

제3도는 본 발명의 제1실시예에 따른 데이터 출력 버퍼 회로도.

제4도는 제3도에 도시된 쇼트펄스 발생기에 대한 구체 회로도.

제5도는 본 발명의 제2실시예에 따른 데이터 출력 버퍼 회로도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 출력 버퍼에 관한 것이다.

최근, 반도체 칩의 스피드가 빨라질수록 인터페이스가 점점 작은 전압 스윙레벨(Voltage Swing Level)로 변화된다. 즉 티티엘(TTL) 인터페이스에서 LUTTL, HSTTL, GTL 인터페이스 등으로 변한다. 따라서, 칩에 공급되는 전원도 제1전원전압(칩 내부 공급용) VDD과 제2전원전압 VDQ(데이터 출력 버퍼 공급용)으로 분리되어, 상기 전원전압 VDD이 3.3볼트라 하더라도 상기 제2전원전압 VDQ의 경우는 3.3볼트, 2.5볼트, 1.2볼트 등의 어느 한 전압값을 상기 칩의 종류에 따라 여러 전원전압 레벨로 공급된다. 상술한 바와 같은 경우에는 칩내에 항상 두개의 전원을 사용하게 되는데 상기 제1전원전압 VDD는 내부회로에 사용되고, 상기 제2전원전압은 VDQ은 데이터 출력 버퍼로 사용이 국한된다. 이때 전원전압간의 사용순서가 문제가 된다. 즉 상기 제1전원전압 VDD와 상기 제2전원전압 VDQ이순서에 상관없이 온 되고, 오프됨에 따라 칩상의 오동작을 유발하게 된다.

좀 더 상세히 설명하면, 상기 제1전원전압 VDD가 온 상태로 되고나서 상기 제2전원전압 VDQ이 온 상태로 되는 경우와 상기 제1전원전압 VDD가 오프 상태로 되고나서 상기 제2전원전압 VDQ이 오프 상태로 되는 경우는 문제가 없으나, 상기 제2전원전압 VDQ가 상기 제1전원전압보다 먼저 온 상태로 되는 경우에는 칩내에서 출력 드라이버의 풀-업, 풀-다운 트랜지스터가 동시에 턴-온될 수가 있다. 그러므로 상기 시스템적인 측면에서는 상기 제2전원전압이 출력 드라이버를 통하여 그라운드와 단락되는 상황이 발생하게 되는 문제점이 있다. 이러한 문제점은 제1도를 통하여 설명할 것이다.

제1도는 종래의 기술에 따른 데이터 출력 버퍼를 나타낸 회로도이다. 제1도를 참조하면, 상기 제1전원전압 VDD을 전원전압단자로 인가받는 회로는 데이터 래치회로(10)와 노아게이트(11)과 (12)이고, 상기 제2전원전압 VDQ을 전원전압으로 인가받는 엔모오스 트랜지스터(13)과 (14)가 도시되어 있다.

상기 데이터 출력버퍼는 외부의 제1데이터신호 DOUP를 인가받는 제1입력단자와 출력 인에이블신호를 인가받는 제2입력단자를 가지는 상기 노아게이트(11)과, 외부의 제2데이터신호 DODP를 인가받는 제1입력단자와 출력 인에이블신호를 인가받는 제2입력단자를 가지는 상기 노아게이트(12)와, 상기 제1데이터신호 DOUP와 상기 제2데이터신호 DODP사이에 접속된 상기 데이터 래치(10)와, 상기 노아게이트(11)과 (12)의 출력단자와 각기 접속된 상기 엔모오스 트랜지스터(13)과 (14)를 가진다. 그리고 상기 엔모오스 트랜지스터(13)과 (14)는 상기 제2전원전압과 접지전압사이에 채널이 직렬로 접속되어 있고, 상기 엔모오스 트랜지스터(13)의 소오스와 상기 엔모오스 트랜지스터(14)의 드레인 사이의 노드 N1은 상기 데이터 출력버퍼의 출력단자 DOUT와 접속된다.

상기한 데이터 출력버퍼의 동작을 살펴보면, 상술한 바와 같이 제2전원전압이 상기 제1전원전압보다 먼저 인가될시 상기 엔모오스 트랜지스터(13)과 (14)의 게이트 단자가 플로팅(Floating) 상태를 가지게 되므로 상기 엔모오스 트랜지스터(13)과 (14)가 동시에 턴-온 될 수가 있다. 그러므로 상기 제2전원전압이 접지전원과 단락되는 상화이 발생하게 되어 오동작을 유발할 수 있다. 이때 상기 제2전원전압은 제1전원전압보다 크거나 같은 전압값을 가지도록 한다.

따라서, 본 발명의 목적은 칩 내부에 공급되는 전원전압과 데이터 출력버퍼에 공급되는 전원의 온, 오프되는 순서에 의해 발생되는 오동작 발생을 방지할 수 있는 데이터 출력버퍼를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 데이터 출력버퍼 공급용 제2전원전압을 입력으로 하는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 상기 풀-업 및 풀-다운 트랜지스터의 게이트단자에 각기 접속되며 상기 제2전원전압에 비해 작거나 같은 레벨의 칩 내부 공급용 제1전원전압이 입력전압으로서 입력되는 인버어터로 이루어진 제1 및 제2논리회로부를 구비한 데이터 출력버퍼 회로에 있어서: 상기 제2전원전압에 대응하여 하이레벨의 쇼트펄스를 발생하는 쇼트펄스 발생기와; 상기 풀-업 트랜지스터의 게이트단자와 접지전원사이에 채널의 일단이 접속되고, 게이트단자로는 상기 쇼트펄스 발생기로부터 발생된 쇼트펄스가 인가되는 엔모오스 트랜지스터로 이루어진 제1트랜지스터와; 상기 풀-다운 트랜지스터의 게이트단자와 접지전원사이에 채널의 일단이 접속되고, 게이트단자로는 상기 쇼트펄스 발생기로부터 발생된 쇼트펄스가 인가되는 엔모오스 트랜지스터로 이루어진 제2트랜지스터를 가짐을 특징으로 한다.

이하, 본 발명의 바람직한 실시예들을 첨부한 도면들을 참조하여 상세히 설명하고자 한다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제2도는 본 발명의 바람직한 제1실시예에 따른 데이터 출력버퍼를 나타낸 회로도이다.

제2도를 참조하면, 제1전원전압 VDD를 전원전압단자로 하고, 제2데이터신호의 상보신호인 상보제1데이터신호 DOUPB를 입력단자로 인가받는 인버어터(21)와, 상기 제1전원전압 VDD를 전원전압단자로 하고, 상기 제1데이터신호의 상보신호인 상보제2데이터신호 DODPB를 입력단자로 인가받는 인버어터(22)와, 상기 상보제1테이터신호 DOUPB와 상기 상보제2데이터신호 DODPB사이에 접속된 데이터 래치회로(23)와, 상기 제1전원전압에 비해 보다 크거나 같은 값을 가지는 제2전원전압 VDQ을 전원전압으로 인가받고 상기 인버어터(21)의 출력단자에 게이트가 접속되어 풀-업(Pull-Up)동작을 수행하는 엔모오스 트랜지스터(26)과, 상기 엔모오스 트랜지스터(26)과 채널이 연결되고 인버어터(22)의 출력단자에 접속되어 풀-다운(Pull-Down)동작을 수행하는 엔모오스 트랜지스터(27)과, 상기 인버어터(21)의 출력단자와 접지전원사이에 채널이 직렬로 접속되고, 게이트는 상기 인버어터(22)의 출력단자에 접속되는 엔모오스 트랜지스터(24)와, 상기 인버어터(22)의 출력단자와 접지전원사이에 채널이 직렬로 접속되고, 게이트는 상기 인버어터(21)의 출력단자에 접속되는 엔모오스 트랜지스터(25)를 가진다. 그리고 상기 엔모오스 트랜지스터(26)과 (27)의 채널은 상기 제2전원전압과 접지전원사이에 직렬로 접속되고, 상기 엔모오스 트랜지스터(26)의 소오스와 상기 엔모오스 트랜지스터(27)의 드레인이 접속된 노드 N2는 상기 출력단자 DOUT와 접속된다.

제2도를 참조하여 동작을 설명하면, 제1도에서 설명된 동작과 같이 상기 엔모오스 트랜지스터(26)과 (27)의 게이트단자가 플로팅상태(약 제2전원전압으로 차아지될 경우)라고 가정하면, 상기 엔모오스 트랜지스터(24)와 (25) 둘중 하나는 반드시 턴-온되어 상기 플로팅상태에 있는 상기 엔모오스 트랜지스터(26)과 (27)의 전압을 방전시키게 된다. 따라서, 종래에서와 같이 상기 엔모오스 트랜지스터(26)과 (27)이 동시에 턴-온되어 과도전류가 흐르는 문제가 방지된다.

한편, 상기 엔모오스 트랜지스터(26)는 동일한 동작을 수행할 수 있는 바이폴라 트랜지스터로 대치되어도 동작상 아무런 문제가 없다.

제3도는 본 발명의 바람직한 제2실시예에 따른 데이터 출력버퍼를 나타낸 도면이다.

제3도를 참조하면, 제2도에 도시된 회로와의 차이점은 상기 엔모오스 트랜지스터(26)과 (27)의 게이트단자에 접속된 엔모오스 트랜지스터(28)과 (29)의 게이트가 쇼트펄스 발생기(30)의 출력단자에 접속되어 있다는 것이다. 제1전원전압 VDD에 비해 보다 크거나 같은 값을 가지는 제2전원전압 VDQ를 입력으로 하는 상기 쇼트펄스 발생기(30)를 통하여 발생되는 쇼트펄스 SP에 의해 상기 엔모오스 트랜지스터(28)과 (29)를 턴-온시켜 제2도에서 설명된 것과 동일하게 플로팅 상태에 있는 상기 엔모오스 트랜지스터(26)과 (27)의 전압을 방전시키게 된다. 그 결과, 상기 제1실시예에서와 마찬가지로 종래에서와 같은 문제, 즉 상기 엔모오스 트랜지스터(26)과 (27)이 동시에 턴-온되어 과도전류가 흐르는 문제가 방지된다.

제4도는 제3도에 도시된 상기 쇼트펄스 발생기 30에 대한 구체적인 내부 구성도이다.

제4도를 참조하면, 상기 쇼트펄스 발생기(30)는 상기 제2전원전압 VDQ과 노드 N3사이에 채널이 직렬로 접속되고 게이트는 상기 노드 N3에 접속된 피모오스 트랜지스터(41)와, 상기 노드 N3와 접지전원사이에 접속된 캐패시터 C1와, 상기 노드 N3와 접지전원사이에 채널이 직렬로 접속되고 게이트는 상기 제2전원전압 VDQ에 접속된 엔모오스 트랜지스터(42)와, 상기 노드 N3를 입력단자로 하는 인버어터(43)와, 상기 인버어터(43)의 출력단자인 노드 N4와 제2전원전압 VDQ 사이에 채널이 직렬로 접속되고 게이트는 접지전원과 접속되는 피모오스 트랜지스터(44)와, 상기 노드 N4와 제2전원전압 VDQ사이에 접속된 캐패시터 C2와, 상기 노드 N4에 인가된 신호가 인버어터들(45), (46), (47)을 통해 발생된 신호를 제1입력으로 하고 상기 노드 N4에 인가된 신호가 인버어터들(45)∼(50)을 통해 발생된 신호를 제2입력으로 하는 낸드게이트(51)와, 상기 낸드게이트(51)의 출력을 입력으로 하는 인버어터(52)를 가진다.

동작을 설명하면, 상기 낸드게이트(51)의 두 입력단자로 입력되는 상기 제1입력신호 및 제2입력신호가 각기 하이레벨에서 로우레벨로 천이할 때 두 신호가 중첩되는 구간에서 상기 낸드게이트(51)은 짧은 순간 로우레벨을 출력하게 되고, 이 로우레벨은 상기 인버어터(52)를 통해 하이레벨의 쇼트펄스 SP로서 상기 제3도의 엔모오스 트랜지스터(28)과 (29)로 인가된다. 여기에서 상기 쇼트펄스 SP의 펄스폭은 인버어터들(48)∼(50)의 갯수를 적절히 조정함으로써 자유롭게 변화시킬 수 있다.

제5도는 본 발명의 바람직한 제3실시예에 따른 데이터 출력버퍼를 나타낸 도면이다.

제5도를 참조하면, 데이터 래치회로(23)과, 상기 인버어터(21)과 (22)에 대한 설명은 상기 제2도 및 제3도에 도시된 것과 동일하므로 생략하기로 한다. 계속해서 나머지 회로의 구성은 상기 인버어터(21)의 출력신호를 입력으호 하고 제1전원전압 VDD에 비해 보다 크거나 같은 값을 가지는 제2전원전압 VDQ를 전원전압단자로 하는 인버어터(56)와, 상기 인버어터(21)의 출력신호를 게이트 단자의 입력으로 하고 상기 인버어터(22)의 출력단자와 접지전원사이에 채널이 직렬로 접속된 엔모오스 트랜지스터(57)와, 상기 인버어터(56)의 출력단자와 접지전원사이에 채널이 직렬로 접속되고 게이트가 상기 인버어터(22)의 출력단자와 접속된 엔모오스 트랜지스터(53)와, 상기 제2전원전압 VDQ과 접지전원사이에 채널이 직렬로 접속된 피모오스 트랜지스터(54)와 엔모오스 트랜지스터(55)로 구성된다. 상기 피모오스 트랜지스터(54)의 게이트는 상기 인버어터(56)의 출력단자와 접속되고, 상기 엔모오스 트랜지스터(55)의 게이트는 상기 인버어터(22)의 출력단자와 접속된다.

동작을 설명하면, 상기 제5도에서와 같이 상기 피모오스 트랜지스터(54)를 풀-업 트랜지스터로 사용하는 경우에는 상기 인버어터(56)의 전원전압단자를 상기 제2전원전압으로 사용함으로써 상기 제2전원전압이 먼저 온 상태로 될 때 상기 인버어터(56)의 입력단자가 플로팅상태로 남게된다. 따라서, 상기 인버어터(56)의 입력단자에서 발생되는 플로팅상태를 입력으로 하는 게이트를 가지는 상기 엔모오스 트랜지스터(57)를 이용하여 상기 엔모오스 트랜지스터(55)의 게이트에 발생되는 플로팅상태를 제거할수 있다. 이로 인해 상기 엔모오스 트랜지스터(54)와 (55) 둘중 하나를 반드시 오프상태로 유지시킴으로써, 종래에서와 같은 오동작, 즉 상기 피모오스 트랜지스터(54)과 엔모오스 트랜지스터(55)가 동시에 턴-온되어 과도전류가 흐르게 되는 문제를 해소할 수 있게 된다.

상기한 바와같이 본 발명은 칩 내부에 공급되는 전원전압과 데이터 출력버퍼에 공급되는 전원의 온, 오프되는 순서에 의해 발생되는 오동작 발생을 방지할수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims

데이터 출력버퍼 공급용 제2전원전압을 입력으로 하는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 상기 풀-업 및 풀-다운 트랜지스터의 게이트단자에 각기 접속되며 상기 제2전원전압에 비해 작거나 같은 레벨의 칩 내부 공급용 제1전원전압이 입력전압으로서 입력되는 인버어터로 이루어진 제1 및 제2논리회로부를 구비한 데이터 출력버퍼회로에 있어서: 상기 제2전원전압에 대응하여 하이레벨의 쇼트펄스를 발생하는 쇼트펄스 발생기와; 상기 풀-업 트랜지스터의 게이트단자와 접지전원사이에 채널의 일단이 접속되고, 게이트단자로는 상기 쇼트펄스 발생기로부터 발생된 쇼트펄스가 인가되는 엔모오스 트랜지스터로 이루어진 제1트랜지스터와; 상기 풀-다운 트랜지스터의 게이트단자와 접지전원사이에 채널의 일단이 접속되고, 게이트단자로는 상기 쇼트펄스 발생기로부터 발생된 쇼트펄스가 인가되는 엔모오스 트랜지스터로 이루어진 제2트랜지스터를 가짐을 특징으로 하는 데이터 출력버퍼회로.