JP3161120B2 - メモリセル - Google Patents
メモリセルInfo
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Description
【０００１】
【産業上の利用分野】本発明はメモリセルに関し、特に
薄膜トランジスタを有するメモリセルに関する。
薄膜トランジスタを有するメモリセルに関する。
【０００２】
【従来の技術】従来のメモリセルは図４に示すように、
薄膜トランジスタＱ1 ，Ｑ2 および駆動ＭＯＳトランジ
スタＱ3 ，Ｑ4 による対称なフリップフロップ回路と、
転送ＭＯＳトランジスタＱ5 ，Ｑ6 とを含んで構成さ
れ、図５に示すように、シリコン基板上に形成された駆
動ＭＯＳトランジスタおよび転送ＭＯＳトランジスタの
上に層間絶縁膜を介して図６に示す薄膜トランジスタが
形成される。なお、図７はメモリセルの模式的断面図で
ある。
薄膜トランジスタＱ1 ，Ｑ2 および駆動ＭＯＳトランジ
スタＱ3 ，Ｑ4 による対称なフリップフロップ回路と、
転送ＭＯＳトランジスタＱ5 ，Ｑ6 とを含んで構成さ
れ、図５に示すように、シリコン基板上に形成された駆
動ＭＯＳトランジスタおよび転送ＭＯＳトランジスタの
上に層間絶縁膜を介して図６に示す薄膜トランジスタが
形成される。なお、図７はメモリセルの模式的断面図で
ある。
【０００３】まず、下地のシリコン基板に形成されるト
ランジスタについては、図５及び図７に示すように、駆
動ＭＯＳトランジスタが向かい合うようにセルの中心に
置かれ、そのゲート電極２０１は上層の薄膜トランジス
タとゲートコンタクトホール２０２を介して接続され
る。このフリップフロップ回路のデータを読み出すため
に、そのワード線２０３と呼ばれる配線層をゲート電極
とする転送ＭＯＳトランジスタが配置され、ワード線の
外側にビット線へ接続するためにビット線コンタクトホ
ール２０４が設けられる。
ランジスタについては、図５及び図７に示すように、駆
動ＭＯＳトランジスタが向かい合うようにセルの中心に
置かれ、そのゲート電極２０１は上層の薄膜トランジス
タとゲートコンタクトホール２０２を介して接続され
る。このフリップフロップ回路のデータを読み出すため
に、そのワード線２０３と呼ばれる配線層をゲート電極
とする転送ＭＯＳトランジスタが配置され、ワード線の
外側にビット線へ接続するためにビット線コンタクトホ
ール２０４が設けられる。
【０００４】また、駆動ＭＯＳトランジスタのソース側
の拡散層２０５は、拡散層コンタクトホール２０６を通
じて、ＧＮＤ配線２０７に接続されている。このとき、
上層の薄膜トランジスタ回路については、上述した下地
のパターンによるコンタクトの配置を前提として配置を
決める必要がある。
の拡散層２０５は、拡散層コンタクトホール２０６を通
じて、ＧＮＤ配線２０７に接続されている。このとき、
上層の薄膜トランジスタ回路については、上述した下地
のパターンによるコンタクトの配置を前提として配置を
決める必要がある。
【０００５】上層の薄膜トランジスタは図６および図７
に示すように、層間絶縁膜２１７に下地のトランジスタ
のゲート電極２０１との接続のためにゲートコンタクト
ホール２０２を開口し、リンをドーピングした厚さ８０
ｎｍの多結晶シリコン膜で薄膜トランジスタのゲート電
極２１０を形成する。その上に厚さ４０ｎｍのＣＶＤ酸
化膜を用いてゲート酸化膜２１６を形成し、さらにその
上層に厚さ５０ｎｍの多結晶シリコン膜を堆積してパタ
ーニングし、ゲート電極上にチャネル領域２１５とオフ
セット領域２１２をマスクとしてホウ素を１×１０15ｃ
ｍ-2程度のドーズ量で選択的にイオン注入し、ソース側
に対応した電源配線２１１とドレイン側に対応した高濃
度不純物領域２１３を形成する。この高濃度不純物領域
２１３は、ゲート・ドレインコンタクトホール２１４を
介してセル内の他方の薄膜トランジスタのゲート電極２
１０に接続している。また、チャネル領域２１５とオフ
セット領域２１２には、薄膜トランジスタのしきい値を
制御するために、必要に応じてリンを１×１０12ｃｍ-2
程度のドーズ量でイオン注入している。
に示すように、層間絶縁膜２１７に下地のトランジスタ
のゲート電極２０１との接続のためにゲートコンタクト
ホール２０２を開口し、リンをドーピングした厚さ８０
ｎｍの多結晶シリコン膜で薄膜トランジスタのゲート電
極２１０を形成する。その上に厚さ４０ｎｍのＣＶＤ酸
化膜を用いてゲート酸化膜２１６を形成し、さらにその
上層に厚さ５０ｎｍの多結晶シリコン膜を堆積してパタ
ーニングし、ゲート電極上にチャネル領域２１５とオフ
セット領域２１２をマスクとしてホウ素を１×１０15ｃ
ｍ-2程度のドーズ量で選択的にイオン注入し、ソース側
に対応した電源配線２１１とドレイン側に対応した高濃
度不純物領域２１３を形成する。この高濃度不純物領域
２１３は、ゲート・ドレインコンタクトホール２１４を
介してセル内の他方の薄膜トランジスタのゲート電極２
１０に接続している。また、チャネル領域２１５とオフ
セット領域２１２には、薄膜トランジスタのしきい値を
制御するために、必要に応じてリンを１×１０12ｃｍ-2
程度のドーズ量でイオン注入している。
【０００６】これらの薄膜トランジスタの上層には、層
間絶縁膜２１８が形成され、さらに上層のアルミニウム
配線２１９とビット線コンタクトホール２０４を介して
接続され、電源配線２１１に対しては、メモリセル領域
外でコンタクトホールを形成して接続されている。
間絶縁膜２１８が形成され、さらに上層のアルミニウム
配線２１９とビット線コンタクトホール２０４を介して
接続され、電源配線２１１に対しては、メモリセル領域
外でコンタクトホールを形成して接続されている。
【０００７】以上のような構造を有する薄膜トランジス
タについては、下地とゲートコンタクトホール２０２を
共有するために、薄膜トランジスタのゲート電極２１０
は、この付近に配置する必要があること、また、薄膜ト
ランジスタのソース側の高濃度不純物領域は、周辺部で
電源配線２１１として隣接セルとの接続をとり、またド
レイン側はセル中心部でフリップフロップ回路のトラン
ジスタ間接続に用いられるなど、メモリセル内での薄膜
トランジスタの配置には制約が多い。
タについては、下地とゲートコンタクトホール２０２を
共有するために、薄膜トランジスタのゲート電極２１０
は、この付近に配置する必要があること、また、薄膜ト
ランジスタのソース側の高濃度不純物領域は、周辺部で
電源配線２１１として隣接セルとの接続をとり、またド
レイン側はセル中心部でフリップフロップ回路のトラン
ジスタ間接続に用いられるなど、メモリセル内での薄膜
トランジスタの配置には制約が多い。
【０００８】特に薄膜トランジスタの場合に特徴的なの
は、ゲート電極端からオフセット領域２１２をとって配
置されるドレイン領域の高濃度不純物領域２１３と、他
方のトランジスタのゲート電極を接続するゲート・ドレ
インコンタクトホール２１４が形成される点も考慮する
必要がある。
は、ゲート電極端からオフセット領域２１２をとって配
置されるドレイン領域の高濃度不純物領域２１３と、他
方のトランジスタのゲート電極を接続するゲート・ドレ
インコンタクトホール２１４が形成される点も考慮する
必要がある。
【０００９】下地のトランジスタに準じた配置も可能で
あるように考えられるが、転送ＭＯＳトランジスタと同
様な配置では、ワード線と同じ寸法の薄膜トランジスタ
のゲート長をとる制約と、ビット線コンタクトホール２
０４との間隔が確保できず、駆動ＭＯＳトランジスタと
同様な配置では、薄膜トランジスタ構造のゲート・ドレ
インコンタクトホール２１４を配置する面積の確保がで
きない。
あるように考えられるが、転送ＭＯＳトランジスタと同
様な配置では、ワード線と同じ寸法の薄膜トランジスタ
のゲート長をとる制約と、ビット線コンタクトホール２
０４との間隔が確保できず、駆動ＭＯＳトランジスタと
同様な配置では、薄膜トランジスタ構造のゲート・ドレ
インコンタクトホール２１４を配置する面積の確保がで
きない。
【００１０】
【発明が解決しようとする課題】この従来のメモリセル
は、より高い集積度を得るためにより小さいセル形状を
確保する必要があり、このような微細寸法の下地シリコ
ン基板のトランジスタの特性劣化防止としては、低電圧
動作仕様とされる傾向がある。このとき、薄膜トランジ
スタには低電圧動作時の大きなオン電流の確保が望ま
れ、パターン設計上ではより大きなゲート幅の実現が要
求されていた。
は、より高い集積度を得るためにより小さいセル形状を
確保する必要があり、このような微細寸法の下地シリコ
ン基板のトランジスタの特性劣化防止としては、低電圧
動作仕様とされる傾向がある。このとき、薄膜トランジ
スタには低電圧動作時の大きなオン電流の確保が望ま
れ、パターン設計上ではより大きなゲート幅の実現が要
求されていた。
【００１１】従来例のような配置では、セル形状の短辺
寸法と薄膜トランジスタのゲート幅の設計が関連してい
るために配置が制約されるという問題点があった。
寸法と薄膜トランジスタのゲート幅の設計が関連してい
るために配置が制約されるという問題点があった。
【００１２】
【課題を解決するための手段】本発明のメモリセルは、
半導体基板に設けて互に接続した駆動ＭＯＳトランジス
タおよび転送ＭＯＳトランジスタと、前記駆動ＭＯＳト
ランジスタおよび転送ＭＯＳトランジスタを含む表面に
設けた層間絶縁膜と、前記層間絶縁膜上に設けて前記駆
動ＭＯＳトランジスタと接続し対称なフリップフロップ
回路を構成する薄膜トランジスタとからなるメモリセル
において、前記薄膜トランジスタのゲート電極および前
記ゲート電極と対向するチャネル領域を前記メモリセル
の繰り返し方向に対して傾斜させて配置し、かつ、前記
薄膜トランジスタのゲート電極をチャネル領域を挟んで
前記チャネル領域の下方及び上方にそれぞれ下層ゲート
電極及び上層ゲート電極を有し、前記薄膜トランジスタ
のうちの一方の薄膜トランジスタの下層ゲート電極が、
前記駆動ＭＯＳトランジスタのうちの一方の駆動ＭＯＳ
トランジスタに接続され、前記一方の薄膜トランジスタ
の上層ゲート電極が、前記一方の薄膜トランジスタと対
をなす他方の薄膜トランジスタに接続されることを特徴
とする。
半導体基板に設けて互に接続した駆動ＭＯＳトランジス
タおよび転送ＭＯＳトランジスタと、前記駆動ＭＯＳト
ランジスタおよび転送ＭＯＳトランジスタを含む表面に
設けた層間絶縁膜と、前記層間絶縁膜上に設けて前記駆
動ＭＯＳトランジスタと接続し対称なフリップフロップ
回路を構成する薄膜トランジスタとからなるメモリセル
において、前記薄膜トランジスタのゲート電極および前
記ゲート電極と対向するチャネル領域を前記メモリセル
の繰り返し方向に対して傾斜させて配置し、かつ、前記
薄膜トランジスタのゲート電極をチャネル領域を挟んで
前記チャネル領域の下方及び上方にそれぞれ下層ゲート
電極及び上層ゲート電極を有し、前記薄膜トランジスタ
のうちの一方の薄膜トランジスタの下層ゲート電極が、
前記駆動ＭＯＳトランジスタのうちの一方の駆動ＭＯＳ
トランジスタに接続され、前記一方の薄膜トランジスタ
の上層ゲート電極が、前記一方の薄膜トランジスタと対
をなす他方の薄膜トランジスタに接続されることを特徴
とする。
【００１３】次に、本発明について説明する前に、本発
明の関連技術について図面を参照して説明する。
明の関連技術について図面を参照して説明する。
【００１４】図１は本発明の関連技術を示すメモリセル
の平面図である。
の平面図である。
【００１５】図１に示すように、下地のシリコン基板に
形成される駆動ＭＯＳトランジスタおよび転送ＭＯＳト
ランジスタの配置を図２に示した従来のメモリと同様に
配置した表面に層間絶縁膜を形成して従来例と同様の位
置にゲートコンタクトホール２０２を設け、ゲートコン
タクトホール２０２のゲート電極２０１に接続する薄膜
トランジスタのゲート電極１１０とチャネル領域１１５
が直交する部分をメモリセルの長方形の繰返しパターン
の辺に対して約４５度に傾斜させて配置する。また、ド
レイン側のオフセット領域１１２の外側で高濃度不純物
領域１１３を屈曲させて、セル内の他方の薄膜トランジ
スタのゲート電極１１０への配線パターンとしている。
このように、屈曲部を設けることで、セル形状短辺寸法
と関連した配線パターンの部分とゲート幅寸法を独立し
て設定できる。
形成される駆動ＭＯＳトランジスタおよび転送ＭＯＳト
ランジスタの配置を図２に示した従来のメモリと同様に
配置した表面に層間絶縁膜を形成して従来例と同様の位
置にゲートコンタクトホール２０２を設け、ゲートコン
タクトホール２０２のゲート電極２０１に接続する薄膜
トランジスタのゲート電極１１０とチャネル領域１１５
が直交する部分をメモリセルの長方形の繰返しパターン
の辺に対して約４５度に傾斜させて配置する。また、ド
レイン側のオフセット領域１１２の外側で高濃度不純物
領域１１３を屈曲させて、セル内の他方の薄膜トランジ
スタのゲート電極１１０への配線パターンとしている。
このように、屈曲部を設けることで、セル形状短辺寸法
と関連した配線パターンの部分とゲート幅寸法を独立し
て設定できる。
【００１６】一般に、屈曲部のような複雑な形状を持つ
トランジスタは、特性への影響が心配される。しかし、
ドレイン側にオフセット領域１１２を有する薄膜トラン
ジスタでは、低濃度不純物領域であるドレイン・オフセ
ット部分の抵抗が高いために、トランジスタとしての電
流経路については、より抵抗の低い外側の領域の形状か
ら受ける影響は少なく、特性上の顕著な低下は見られな
かった。
トランジスタは、特性への影響が心配される。しかし、
ドレイン側にオフセット領域１１２を有する薄膜トラン
ジスタでは、低濃度不純物領域であるドレイン・オフセ
ット部分の抵抗が高いために、トランジスタとしての電
流経路については、より抵抗の低い外側の領域の形状か
ら受ける影響は少なく、特性上の顕著な低下は見られな
かった。
【００１７】さて、以上のような傾斜した配置法の有効
な傾斜角度は、４５度を中心として３０度から６０度程
度が適当である。図１に示した下地シリコン基板上のト
ランジスタ配置を見ると、ゲートコンタクトホール２０
２から、各々縦方向、横方向のセル境界への間隔は、も
う１組のトランジスタを配置する間隔であり、おおむね
同程度であるので薄膜トランジスタのゲート電極を傾斜
して配置するには、４５度付近が適当である。
な傾斜角度は、４５度を中心として３０度から６０度程
度が適当である。図１に示した下地シリコン基板上のト
ランジスタ配置を見ると、ゲートコンタクトホール２０
２から、各々縦方向、横方向のセル境界への間隔は、も
う１組のトランジスタを配置する間隔であり、おおむね
同程度であるので薄膜トランジスタのゲート電極を傾斜
して配置するには、４５度付近が適当である。
【００１８】
【実施例】 次に、本発明の実施例を説明する。図２は本
実施例を示す平面図である。
実施例を示す平面図である。
【００１９】図２に示すように、ゲートコンタクトホー
ル２０２を介して下地の駆動ＭＯＳトランジスタと接続
した下層ゲート電極３１６と、上層・下層ゲートコンタ
クトホール３１５を介して下層ゲート電極３１６と接続
し、チャネル領域３１８を下層ゲート電極３１６と対抗
させて挟み、ゲート・ドレインコンタクトホール１１４
を介して高濃度不純物領域１１３と接続した上層ゲート
電極３１７とを有している以外は第１の実施例と同様の
構成を有しており、薄膜トランジスタのオン電流を増加
できる利点がある。
ル２０２を介して下地の駆動ＭＯＳトランジスタと接続
した下層ゲート電極３１６と、上層・下層ゲートコンタ
クトホール３１５を介して下層ゲート電極３１６と接続
し、チャネル領域３１８を下層ゲート電極３１６と対抗
させて挟み、ゲート・ドレインコンタクトホール１１４
を介して高濃度不純物領域１１３と接続した上層ゲート
電極３１７とを有している以外は第１の実施例と同様の
構成を有しており、薄膜トランジスタのオン電流を増加
できる利点がある。
【００２０】ここで、上層ゲート電極３１７と下層ゲー
ト電極３１６の接続をとるためのコンタクトホールは、
下地基板の駆動ＭＯＳトランジスタのゲートコンタクト
ホールに重ねて形成することもできるが、平坦でないと
ころへコンタクトホールを形成するのは、パターン形成
の製造ばらつきなどの点で問題があるが、ゲート電極を
セル形状の対角線方向に配置する本実施例の特徴を生か
して、対角線方向の先端部に下層・上層ゲート電極を接
続するコンタクトホールを配置している。
ト電極３１６の接続をとるためのコンタクトホールは、
下地基板の駆動ＭＯＳトランジスタのゲートコンタクト
ホールに重ねて形成することもできるが、平坦でないと
ころへコンタクトホールを形成するのは、パターン形成
の製造ばらつきなどの点で問題があるが、ゲート電極を
セル形状の対角線方向に配置する本実施例の特徴を生か
して、対角線方向の先端部に下層・上層ゲート電極を接
続するコンタクトホールを配置している。
【００２１】図３（ａ）〜（ｄ）は本発明の実施例の製
造方法を説明するための工程順に示した断面図である。
造方法を説明するための工程順に示した断面図である。
【００２２】まず、図３（ａ）に示すように、シリコン
基板４０１の上に設けた酸化シリコン膜４０２の上に下
層のＭＯＳトランジスタのゲート電極４０３を選択的に
形成する。次に、ゲート電極４０３を含む表面に設けた
層間絶縁膜４０４にゲートコンタクトホール２０２を設
け、ゲートコンタクトホール２０２のゲート電極４０３
に接続する下層ゲート電極３１６をリンをドープした厚
さ８０ｎｍの多結晶シリコン膜で層間絶縁膜４０４の上
に形成し、ゲート電極３１６を含む表面にＣＶＤ法でゲ
ート酸化膜となる酸化シリコン膜４０５を４０ｎｍの厚
さに形成する。
基板４０１の上に設けた酸化シリコン膜４０２の上に下
層のＭＯＳトランジスタのゲート電極４０３を選択的に
形成する。次に、ゲート電極４０３を含む表面に設けた
層間絶縁膜４０４にゲートコンタクトホール２０２を設
け、ゲートコンタクトホール２０２のゲート電極４０３
に接続する下層ゲート電極３１６をリンをドープした厚
さ８０ｎｍの多結晶シリコン膜で層間絶縁膜４０４の上
に形成し、ゲート電極３１６を含む表面にＣＶＤ法でゲ
ート酸化膜となる酸化シリコン膜４０５を４０ｎｍの厚
さに形成する。
【００２３】次に、図３（ｂ）に示すように、酸化シリ
コン膜４０５の上に薄膜トランジスタの活性層用の厚さ
５０ｎｍのノンドープ又は低濃度の多結晶シリコン膜４
０６を堆積してパターニングし、選択的に形成したフォ
トレジスト膜４０７により多結晶シリコン膜４０６のチ
ャネル領域およびオフセット領域なる部分をマスクして
ホウ素イオン４０８をイオン注入し、ソース・ドレイン
領域となる高濃度不純物領域１１３を形成する。
コン膜４０５の上に薄膜トランジスタの活性層用の厚さ
５０ｎｍのノンドープ又は低濃度の多結晶シリコン膜４
０６を堆積してパターニングし、選択的に形成したフォ
トレジスト膜４０７により多結晶シリコン膜４０６のチ
ャネル領域およびオフセット領域なる部分をマスクして
ホウ素イオン４０８をイオン注入し、ソース・ドレイン
領域となる高濃度不純物領域１１３を形成する。
【００２４】次に、図３（ｃ）に示すように、フォトレ
ジスト膜４０７を除去した後ＣＶＤ法で全面に厚さ４０
ｎｍのゲート酸化膜となる酸化シリコン膜４０９を形成
し、酸化シリコン膜４０５，４０９を選択的に順次エッ
チングして下層・上層ゲート間コンタクトホール３１５
およびゲート・ドレインコンタクトホール１１４を形成
する。
ジスト膜４０７を除去した後ＣＶＤ法で全面に厚さ４０
ｎｍのゲート酸化膜となる酸化シリコン膜４０９を形成
し、酸化シリコン膜４０５，４０９を選択的に順次エッ
チングして下層・上層ゲート間コンタクトホール３１５
およびゲート・ドレインコンタクトホール１１４を形成
する。
【００２５】次に、図３（ｄ）に示すように、全面にタ
ングステンシリサイド膜を１６０ｎｍの厚さに堆積して
パターニングし、上層・下層ゲート間コンタクトホール
３１６の下層ゲート電極３１６およびゲート・ドレイン
コンタクトホール１１４の高濃度不純物領域１１３と接
続する上部電極３１７を形成する。次に、上部電極３１
７を含む表面にＣＶＤ法により厚さ０．４μｍの酸化シ
リコン膜を堆積して層間絶縁膜４１０を形成する。
ングステンシリサイド膜を１６０ｎｍの厚さに堆積して
パターニングし、上層・下層ゲート間コンタクトホール
３１６の下層ゲート電極３１６およびゲート・ドレイン
コンタクトホール１１４の高濃度不純物領域１１３と接
続する上部電極３１７を形成する。次に、上部電極３１
７を含む表面にＣＶＤ法により厚さ０．４μｍの酸化シ
リコン膜を堆積して層間絶縁膜４１０を形成する。
【００２６】
【発明の効果】以上説明したように本発明は、薄膜トラ
ンジスタのゲート電極とこれに対向するチャネル領域を
メモリセルの繰返しパターンの辺に対して傾斜させて配
置することにより、ゲート幅とセル短辺の設定の制約を
緩和できるという、関連技術の効果に加えて、チャネル
領域の上下にゲート電極を有するので、大きなオン電流
を得ることができるという効果がある。
ンジスタのゲート電極とこれに対向するチャネル領域を
メモリセルの繰返しパターンの辺に対して傾斜させて配
置することにより、ゲート幅とセル短辺の設定の制約を
緩和できるという、関連技術の効果に加えて、チャネル
領域の上下にゲート電極を有するので、大きなオン電流
を得ることができるという効果がある。
【００２７】また、ゲート電極間の間隔を相対的に広げ
ることができるため、ゲート・ドレインコンタクトホー
ルとゲートコンタクトホールの間隔を広げることができ
る利点がある。
ることができるため、ゲート・ドレインコンタクトホー
ルとゲートコンタクトホールの間隔を広げることができ
る利点がある。
【図１】本発明の関連技術を示す平面図。
【図２】本発明の実施例を示す平面図。
【図３】本発明の実施例の製造方法を説明するための工
程順に示した断面図。
程順に示した断面図。
【図４】従来のメモリセルの一例を示す回路図。
【図５】従来のメモリセルの下層部分の配置を説明する
ための平面図。
ための平面図。
【図６】従来のメモリセルの上層部分の配置を説明する
ための平面図。
ための平面図。
【図７】従来のメモリセルを示す模式的断面図。
１１０，２０１，２１０，４０３ ゲート電極 １１１，２１１ 電源配線 １１２，２１２ オフセット領域 １１３，２１３ 高濃度不純物領域 １１４，２１４ ゲート・ドレインコンタクトホール １１５，２１５ チャネル領域 ２０２ ゲートコンタクトホール ２０３ ワード線 ２０４ ビット線コンタクトホール ２０５ 拡散層 ２０６ 拡散層コンタクトホール ２０７ ＧＮＤ配線 ２１６ ゲート酸化膜 ２１９ アルミニウム配線 ３１５ 上層・下層ゲート間コンタクトホール ３１６ 下層ゲート電極 ３１７ 上層ゲート電極 ４０１ シリコン基板 ４０２，４０５，４０９ 酸化シリコン膜 ４０４，４１０ 層間絶縁膜 ４０６ 多結晶シリコン膜 ４０７ フォトレジスト膜 ４０８ ホウ素イオン
Claims (1)
- 【請求項１】 半導体基板に設けて互に接続した駆動Ｍ
ＯＳトランジスタおよび転送ＭＯＳトランジスタと、前
記駆動ＭＯＳトランジスタおよび転送ＭＯＳトランジス
タを含む表面に設けた層間絶縁膜と、前記層間絶縁膜上
に設けて前記駆動ＭＯＳトランジスタと接続し対称なフ
リップフロップ回路を構成する薄膜トランジスタとから
なるメモリセルにおいて、前記薄膜トランジスタのゲー
ト電極および前記ゲート電極と対向するチャネル領域を
前記メモリセルの繰り返し方向に対して傾斜させて配置
し、かつ、前記薄膜トランジスタのゲート電極をチャネ
ル領域を挟んで前記チャネル領域の下方及び上方にそれ
ぞれ下層ゲート電極及び上層ゲート電極を有し、前記薄
膜トランジスタのうちの一方の薄膜トランジスタの下層
ゲート電極が、前記駆動ＭＯＳトランジスタのうちの一
方の駆動ＭＯＳトランジスタに接続され、前記一方の薄
膜トランジスタの上層ゲート電極が、前記一方の薄膜ト
ランジスタと対をなす他方の薄膜トランジスタに接続さ
れることを特徴とするメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00964293A JP3161120B2 (ja) | 1993-01-25 | 1993-01-25 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00964293A JP3161120B2 (ja) | 1993-01-25 | 1993-01-25 | メモリセル |
Publications (2)
| Publication Number | Publication Date |
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| JPH06224391A JPH06224391A (ja) | 1994-08-12 |
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Family
ID=11725879
Family Applications (1)
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| JP00964293A Expired - Fee Related JP3161120B2 (ja) | 1993-01-25 | 1993-01-25 | メモリセル |
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1993
- 1993-01-25 JP JP00964293A patent/JP3161120B2/ja not_active Expired - Fee Related
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