JP2853845B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、多値出力レベルを得る
ことができるＭＯＳ（金属−酸化物−半導体）型マスク
ＲＯＭ（読み出し専用記憶装置）を備えた半導体装置お
よびその製造方法に関する。
ことができるＭＯＳ（金属−酸化物−半導体）型マスク
ＲＯＭ（読み出し専用記憶装置）を備えた半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】現在製品化されているＭＯＳ型マスクＲ
ＯＭは、そのほとんどが、１個のメモリーセルに２値の
情報を記憶させるものである。
ＯＭは、そのほとんどが、１個のメモリーセルに２値の
情報を記憶させるものである。
【０００３】このＲＯＭの大容量化およびチップ面積の
縮小化を実現するためには、１つのメモリーセルに、よ
り多値の情報を記憶させることが有効である。例えば、
特開昭５９−１４８３６０号公報および特開昭６１−２
６３２６３号公報には、メモリーセルを構成する複数の
トランジスタのチャンネル領域に不純物イオンを注入し
て、実効チャンネル幅を相違させることにより、多値出
力レベルを得る方法が開示されている。図５に、この方
法により得られる半導体装置の一例を示す。この図にお
いて、Ｗfはチャンネル幅を示し、Ｗ1〜Ｗ2は実効チャ
ンネル幅を示し、網み掛け部は不純物注入領域を示す。
メモリーセルを構成する各トランジスタは、チャンネル
幅の全領域に不純物イオン注入を行うもの（Ｔｒ4）、
２／３領域に不純物イオン注入を行うもの（Ｔｒ3）、
１／３領域に不純物イオン注入を行うもの（Ｔｒ2）、
および不純物イオン注入を行わないもの（Ｔｒ1）の４
つの状態に分けられている。不純物イオンを注入するこ
とによりトランジスタの閾値電圧が電源電圧以上に高く
なるので、不純物注入領域はチャンネルとしての機能を
有さない。よって、実効チャンネル幅が各トランジスタ
により異なり、各トランジスタの駆動能力の違いによる
４値の出力レベルを選択できる。従って、この半導体装
置は２ビットの情報を記憶することができる。
縮小化を実現するためには、１つのメモリーセルに、よ
り多値の情報を記憶させることが有効である。例えば、
特開昭５９−１４８３６０号公報および特開昭６１−２
６３２６３号公報には、メモリーセルを構成する複数の
トランジスタのチャンネル領域に不純物イオンを注入し
て、実効チャンネル幅を相違させることにより、多値出
力レベルを得る方法が開示されている。図５に、この方
法により得られる半導体装置の一例を示す。この図にお
いて、Ｗfはチャンネル幅を示し、Ｗ1〜Ｗ2は実効チャ
ンネル幅を示し、網み掛け部は不純物注入領域を示す。
メモリーセルを構成する各トランジスタは、チャンネル
幅の全領域に不純物イオン注入を行うもの（Ｔｒ4）、
２／３領域に不純物イオン注入を行うもの（Ｔｒ3）、
１／３領域に不純物イオン注入を行うもの（Ｔｒ2）、
および不純物イオン注入を行わないもの（Ｔｒ1）の４
つの状態に分けられている。不純物イオンを注入するこ
とによりトランジスタの閾値電圧が電源電圧以上に高く
なるので、不純物注入領域はチャンネルとしての機能を
有さない。よって、実効チャンネル幅が各トランジスタ
により異なり、各トランジスタの駆動能力の違いによる
４値の出力レベルを選択できる。従って、この半導体装
置は２ビットの情報を記憶することができる。
【０００４】
【発明が解決しようとする課題】上記従来の方法では、
実効チャンネル幅をチャンネル領域への不純物イオン注
入により変化させている。このため、最小の不純物イオ
ン注入領域（例えばチャンネル幅の１／３領域）を最小
解像寸法で形成しても、チャンネル幅はその３倍程度必
要である。メモリーセルのサイズは、最小の寸法で形成
した場合の約２倍となるので、メモリーセルに２ビット
の多値情報を記憶させても、大容量化・チップ面積の縮
小化の効果が小さくなる。
実効チャンネル幅をチャンネル領域への不純物イオン注
入により変化させている。このため、最小の不純物イオ
ン注入領域（例えばチャンネル幅の１／３領域）を最小
解像寸法で形成しても、チャンネル幅はその３倍程度必
要である。メモリーセルのサイズは、最小の寸法で形成
した場合の約２倍となるので、メモリーセルに２ビット
の多値情報を記憶させても、大容量化・チップ面積の縮
小化の効果が小さくなる。
【０００５】本発明は上記問題点を解決するためになさ
れたものであり、２つのトランジスタを並列に接続して
１つのメモリーセルを構成することにより、多値メモリ
ーセルを実現し、大容量化・チップ面積の縮小化を図る
ことができる半導体装置およびその製造方法を提供する
ことを目的とする。
れたものであり、２つのトランジスタを並列に接続して
１つのメモリーセルを構成することにより、多値メモリ
ーセルを実現し、大容量化・チップ面積の縮小化を図る
ことができる半導体装置およびその製造方法を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
ＭＯＳ型マスクＲＯＭのメモリーセルがトランジスタか
ら構成され、該トランジスタの駆動能力を相違させて多
値出力レベルを得る方式の半導体装置であって、該メモ
リーセルが、半導体基板表層にチャンネル領域を有する
第１トランジスタと、該第１トランジスタの上に、該第
１トランジスタとゲート電極を共有して積層形成された
薄膜トランジスタからなる第２トランジスタとの並列回
路からなる半導体装置において、半導体基板表層に、前
記第１トランジスタのソース領域またはドレイン領域と
なる複数の第１配線が並設され、該第１配線の上に、第
１のゲート絶縁膜を間に介して該第１配線に交差して複
数のゲート電極が配置され、該ゲート電極の該第１配線
と反対側に、第２のゲート絶縁膜を間に介して該ゲート
電極に交差して、前記第２トランジスタのソース領域ま
たはドレイン領域となる複数の第２配線が並設されて、
前記第１トランジスタのチャンネル領域の上方が、前記
第２配線の間に形成される前記第２トランジスタのチャ
ンネル領域となっており、そのことにより上記目的が達
成される。
ＭＯＳ型マスクＲＯＭのメモリーセルがトランジスタか
ら構成され、該トランジスタの駆動能力を相違させて多
値出力レベルを得る方式の半導体装置であって、該メモ
リーセルが、半導体基板表層にチャンネル領域を有する
第１トランジスタと、該第１トランジスタの上に、該第
１トランジスタとゲート電極を共有して積層形成された
薄膜トランジスタからなる第２トランジスタとの並列回
路からなる半導体装置において、半導体基板表層に、前
記第１トランジスタのソース領域またはドレイン領域と
なる複数の第１配線が並設され、該第１配線の上に、第
１のゲート絶縁膜を間に介して該第１配線に交差して複
数のゲート電極が配置され、該ゲート電極の該第１配線
と反対側に、第２のゲート絶縁膜を間に介して該ゲート
電極に交差して、前記第２トランジスタのソース領域ま
たはドレイン領域となる複数の第２配線が並設されて、
前記第１トランジスタのチャンネル領域の上方が、前記
第２配線の間に形成される前記第２トランジスタのチャ
ンネル領域となっており、そのことにより上記目的が達
成される。
【０００７】前記第２トランジスタが、そのソース・ド
レイン領域を間に挟んで前記ゲート電極と反対側に第２
のゲート電極を有し、かつ第１ゲート電極と第２ゲート
電極とが電気的に接続されたダブルゲート構造となって
いてもよい。
レイン領域を間に挟んで前記ゲート電極と反対側に第２
のゲート電極を有し、かつ第１ゲート電極と第２ゲート
電極とが電気的に接続されたダブルゲート構造となって
いてもよい。
【０００８】本発明の半導体装置の製造方法は、前記第
１トランジスタの上に、薄膜トランジスタからなる前記
第２トランジスタが、前記第１トランジスタと並列接続
された半導体基板を作成する工程と、該半導体基板に対
して、前記第１トランジスタのチャンネル領域に不純物
イオンを高エネルギーで注入し、前記第２トランジスタ
のチャンネル領域に不純物イオンを低エネルギーで注入
して、各トランジスタにデータを書き込む工程とを有
し、そのことにより上記目的が達成される。
１トランジスタの上に、薄膜トランジスタからなる前記
第２トランジスタが、前記第１トランジスタと並列接続
された半導体基板を作成する工程と、該半導体基板に対
して、前記第１トランジスタのチャンネル領域に不純物
イオンを高エネルギーで注入し、前記第２トランジスタ
のチャンネル領域に不純物イオンを低エネルギーで注入
して、各トランジスタにデータを書き込む工程とを有
し、そのことにより上記目的が達成される。
【０００９】
【００１０】
【００１１】
【００１２】
【作用】本発明においては、半導体基板表層にチャンネ
ル領域を有する第１トランジスタの上に、薄膜トランジ
スタからなる第２トランジスタが形成され、２つのトラ
ンジスタの並列回路からメモリーセルが構成されてい
る。薄膜トランジスタの駆動能力は、同一寸法（チャン
ネル幅およびチャンネル長さ）で形成した場合、半導体
基板表層にチャンネル領域を有する第１トランジスタよ
りも低いので、異なった駆動能力のトランジスタが得ら
れる。
ル領域を有する第１トランジスタの上に、薄膜トランジ
スタからなる第２トランジスタが形成され、２つのトラ
ンジスタの並列回路からメモリーセルが構成されてい
る。薄膜トランジスタの駆動能力は、同一寸法（チャン
ネル幅およびチャンネル長さ）で形成した場合、半導体
基板表層にチャンネル領域を有する第１トランジスタよ
りも低いので、異なった駆動能力のトランジスタが得ら
れる。
【００１３】第１トランジスタおよび第２トランジスタ
のチャンネル領域に不純物イオンを注入することによ
り、各トランジスタの閾値電圧を変化させて導通／非導
通状態を変化させることができる。この不純物イオン注
入を高エネルギーで行うことにより、第２トランジスタ
の下に形成されている第１トランジスタのチャンネル領
域に不純物イオン注入が行われ得、低エネルギーで行う
ことにより、第１トランジスタの上に形成されている第
２トランジスタのチャンネル領域に不純物イオン注入が
行われ得る。
のチャンネル領域に不純物イオンを注入することによ
り、各トランジスタの閾値電圧を変化させて導通／非導
通状態を変化させることができる。この不純物イオン注
入を高エネルギーで行うことにより、第２トランジスタ
の下に形成されている第１トランジスタのチャンネル領
域に不純物イオン注入が行われ得、低エネルギーで行う
ことにより、第１トランジスタの上に形成されている第
２トランジスタのチャンネル領域に不純物イオン注入が
行われ得る。
【００１４】第１トランジスタおよび第２トランジスタ
のチャンネル領域に、イオン注入を選択的に行うことに
より、閾値電圧の異なる２種類の第１トランジスタと、
閾値電圧の異なる２種類の第２トランジスタを形成し
て、メモリーセルの駆動能力を４つの状態とすることが
できる。
のチャンネル領域に、イオン注入を選択的に行うことに
より、閾値電圧の異なる２種類の第１トランジスタと、
閾値電圧の異なる２種類の第２トランジスタを形成し
て、メモリーセルの駆動能力を４つの状態とすることが
できる。
【００１５】このメモリーセルは、薄膜トランジスタか
らなる第２トランジスタが第１トランジスタの上に形成
されているので、寸法を小さくすることができる。
らなる第２トランジスタが第１トランジスタの上に形成
されているので、寸法を小さくすることができる。
【００１６】第１トランジスタのゲート電極は、薄膜ト
ランジスタのゲート電極と同一の層として形成すること
ができる。この場合、回路やメモリーセル構造を簡単に
することができる。
ランジスタのゲート電極と同一の層として形成すること
ができる。この場合、回路やメモリーセル構造を簡単に
することができる。
【００１７】第２トランジスタを、第１トランジスタと
共有のゲート電極と、第２ゲート電極とのダブルゲート
構造とした場合には、第２トランジスタのＯＮ−ＯＦＦ
比を大きくすることができる。
共有のゲート電極と、第２ゲート電極とのダブルゲート
構造とした場合には、第２トランジスタのＯＮ−ＯＦＦ
比を大きくすることができる。
【００１８】第１トランジスタのチャンネル領域の上方
を、第２トランジスタのチャンネル領域とすることもで
きる。このようにすると、第２トランジスタのソース・
ドレイン領域の配線抵抗を低くすることができる。
を、第２トランジスタのチャンネル領域とすることもで
きる。このようにすると、第２トランジスタのソース・
ドレイン領域の配線抵抗を低くすることができる。
【００１９】第１トランジスタおよび第２トランジスタ
は、同一の導電型とすることができる。例えば、一方が
ｎ−チャンネルＭＯＳである場合には他方もｎチャンネ
ル−ＭＯＳとし、一方がｐ−チャンネルＭＯＳである場
合には他方もｐ−チャンネルＭＯＳとする。このように
すると、第１トランジスタのＯＮ／ＯＦＦと第２トラン
ジスタのＯＮ／ＯＦＦとを独立に制御して、多値ＲＯＭ
として４つの状態を得ることができる。
は、同一の導電型とすることができる。例えば、一方が
ｎ−チャンネルＭＯＳである場合には他方もｎチャンネ
ル−ＭＯＳとし、一方がｐ−チャンネルＭＯＳである場
合には他方もｐ−チャンネルＭＯＳとする。このように
すると、第１トランジスタのＯＮ／ＯＦＦと第２トラン
ジスタのＯＮ／ＯＦＦとを独立に制御して、多値ＲＯＭ
として４つの状態を得ることができる。
【００２０】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００２１】図３（ａ）は、本発明の一実施例である半
導体装置を示す図である。この半導体装置は、メモリー
セルを構成する第１トランジスタの上に、ゲート電極４
を共有して薄膜トランジスタ（第２トランジスタ）が形
成され、第１トランジスタと薄膜トランジスタとが並列
接続されている。
導体装置を示す図である。この半導体装置は、メモリー
セルを構成する第１トランジスタの上に、ゲート電極４
を共有して薄膜トランジスタ（第２トランジスタ）が形
成され、第１トランジスタと薄膜トランジスタとが並列
接続されている。
【００２２】図１に、この半導体装置のメモリーセルの
構成を示す。図１（ａ）は平面図を、図１（ｂ）は等価
回路を示し、また、図１（ｃ）は図１（ａ）のＡ−Ａ’
線断面図を、図１（ｄ）は図１（ａ）のＢ−Ｂ’線断面
図を、図１（ｅ）は図１（ａ）のＣ−Ｃ’線断面図を、
図１（ｆ）は図１（ａ）のＤ−Ｄ’線断面図を示す。
尚、これらの図は、いずれもデータ書き込み前の状態を
示している。
構成を示す。図１（ａ）は平面図を、図１（ｂ）は等価
回路を示し、また、図１（ｃ）は図１（ａ）のＡ−Ａ’
線断面図を、図１（ｄ）は図１（ａ）のＢ−Ｂ’線断面
図を、図１（ｅ）は図１（ａ）のＣ−Ｃ’線断面図を、
図１（ｆ）は図１（ａ）のＤ−Ｄ’線断面図を示す。
尚、これらの図は、いずれもデータ書き込み前の状態を
示している。
【００２３】このメモリーセルは、第１トランジスタと
薄膜トランジスタからなる第２トランジスタとの並列回
路からなっている。半導体基板１の表層部分には、帯状
のソース・ドレイン領域２が、互いに平行に複数配設さ
れている。このソース・ドレイン領域２は、第１トラン
ジスタのソース・ドレイン領域である。その上に、第１
ゲート絶縁膜（酸化膜）３を間に介してソース・ドレイ
ン領域２と交差する状態で、帯状のゲート電極４が所定
間隔で複数配置されている。このゲート電極４は、第１
トランジスタおよび薄膜トランジスタに、ゲート電極と
して共有されている。そして、ゲート電極４の下の基板
表層部分は、第１トランジスタのチャンネル領域となっ
ている。その上に第２のゲート絶縁膜５が形成され、さ
らに第２トランジスタのチャンネル領域およびソース・
ドレイン領域７ａとなる多結晶シリコン膜７が形成され
ている。そして、第２絶縁膜５に形成されたコンタクト
ホール６により、第１トランジスタのソース・ドレイン
領域２と第２トランジスタのソース・ドレイン領域７ａ
とが接続された構成となっている。
薄膜トランジスタからなる第２トランジスタとの並列回
路からなっている。半導体基板１の表層部分には、帯状
のソース・ドレイン領域２が、互いに平行に複数配設さ
れている。このソース・ドレイン領域２は、第１トラン
ジスタのソース・ドレイン領域である。その上に、第１
ゲート絶縁膜（酸化膜）３を間に介してソース・ドレイ
ン領域２と交差する状態で、帯状のゲート電極４が所定
間隔で複数配置されている。このゲート電極４は、第１
トランジスタおよび薄膜トランジスタに、ゲート電極と
して共有されている。そして、ゲート電極４の下の基板
表層部分は、第１トランジスタのチャンネル領域となっ
ている。その上に第２のゲート絶縁膜５が形成され、さ
らに第２トランジスタのチャンネル領域およびソース・
ドレイン領域７ａとなる多結晶シリコン膜７が形成され
ている。そして、第２絶縁膜５に形成されたコンタクト
ホール６により、第１トランジスタのソース・ドレイン
領域２と第２トランジスタのソース・ドレイン領域７ａ
とが接続された構成となっている。
【００２４】以下に、上記半導体装置の製造について説
明する。
明する。
【００２５】まず、第１導電型の半導体基板１の表層部
分に、帯状の第２導電型のソース・ドレイン領域２を、
互いに平行になるように複数配設する。
分に、帯状の第２導電型のソース・ドレイン領域２を、
互いに平行になるように複数配設する。
【００２６】次に、第１ゲート絶縁膜３を間に介してソ
ース・ドレイン領域２と交差する状態で、帯状のゲート
電極４を所定間隔で複数配置する。
ース・ドレイン領域２と交差する状態で、帯状のゲート
電極４を所定間隔で複数配置する。
【００２７】その後、第１トランジスタの素子分離を行
うため、メモリーセル部の基板１表面に、ゲート電極４
をマスクとして自己整合的に第１導電型の不純物イオン
注入を行う。その状態の基板１を覆うように第２ゲート
絶縁膜５を形成する。
うため、メモリーセル部の基板１表面に、ゲート電極４
をマスクとして自己整合的に第１導電型の不純物イオン
注入を行う。その状態の基板１を覆うように第２ゲート
絶縁膜５を形成する。
【００２８】次に、第２ゲート絶縁膜５のソース・ドレ
イン領域２上部分に、フォトリソグラフィーおよびドラ
イエッチングにより、第１トランジスタと第２トランジ
スタとの接続部となるコンタクトホール６を形成する。
そして、この状態の基板１を覆うように、多結晶シリコ
ン膜７を積層する。この多結晶シリコン膜７の形成方法
としては、多結晶シリコンを積層する方法やアモルファ
スシリコンを積層して固相成長法により多結晶化する方
法などがある。
イン領域２上部分に、フォトリソグラフィーおよびドラ
イエッチングにより、第１トランジスタと第２トランジ
スタとの接続部となるコンタクトホール６を形成する。
そして、この状態の基板１を覆うように、多結晶シリコ
ン膜７を積層する。この多結晶シリコン膜７の形成方法
としては、多結晶シリコンを積層する方法やアモルファ
スシリコンを積層して固相成長法により多結晶化する方
法などがある。
【００２９】次に、ウェハー全面に、第２トランジスタ
のしきい値制御用の不純物イオン注入を行い、さらに、
ゲート電極４上以外の多結晶シリコン膜７部分に、第２
トランジスタの素子分離を行うために第１導電型の不純
物イオン注入を行う。
のしきい値制御用の不純物イオン注入を行い、さらに、
ゲート電極４上以外の多結晶シリコン膜７部分に、第２
トランジスタの素子分離を行うために第１導電型の不純
物イオン注入を行う。
【００３０】尚、後工程で多結晶シリコン膜７のパター
ニングを行う際に、チャンネル領域およびソース・ドレ
イン領域以外の領域をエッチング除去することにより、
上記フォトリソグラフィー工程および素子分離のための
イオン注入工程を省略することができる。
ニングを行う際に、チャンネル領域およびソース・ドレ
イン領域以外の領域をエッチング除去することにより、
上記フォトリソグラフィー工程および素子分離のための
イオン注入工程を省略することができる。
【００３１】続いて、多結晶シリコン膜の７ａ部分に第
２導電型の不純物イオンを注入して、第２トランジスタ
のソース・ドレイン領域７ａを形成する。この３種類の
イオン注入は、第１トランジスタの特性に影響を与えな
いような注入条件で行う。
２導電型の不純物イオンを注入して、第２トランジスタ
のソース・ドレイン領域７ａを形成する。この３種類の
イオン注入は、第１トランジスタの特性に影響を与えな
いような注入条件で行う。
【００３２】以上により、図１に示すような第１のトラ
ンジスタおよび第２トランジスタの並列回路が形成され
る。
ンジスタおよび第２トランジスタの並列回路が形成され
る。
【００３３】次に、この第１トランジスタおよび第２ト
ランジスタに、ＲＯＭデータの書き込みのための不純物
イオン注入を行う。尚、この不純物イオン注入は、第１
トランジスタ形成後（自己整合的に第１導電型の不純物
イオン注入を行った後）と、第２トランジスタ形成後と
に分けて行ってもよいが、ここでは、第２トランジスタ
の形成後に連続して行う方法を説明する。このように第
２トランジスタの形成後に行う方が、ＲＯＭデータの書
き込みからウェハーが完成するまでの工程が短く、マス
クＲＯＭの納期を短縮するために有利である。
ランジスタに、ＲＯＭデータの書き込みのための不純物
イオン注入を行う。尚、この不純物イオン注入は、第１
トランジスタ形成後（自己整合的に第１導電型の不純物
イオン注入を行った後）と、第２トランジスタ形成後と
に分けて行ってもよいが、ここでは、第２トランジスタ
の形成後に連続して行う方法を説明する。このように第
２トランジスタの形成後に行う方が、ＲＯＭデータの書
き込みからウェハーが完成するまでの工程が短く、マス
クＲＯＭの納期を短縮するために有利である。
【００３４】図２（ａ）は、薄膜トランジスタからなる
第２トランジスタへのＲＯＭデータ書き込み工程を示
し、図２（ｂ）は、第１トランジスタへのＲＯＭデータ
書き込み工程を示す。
第２トランジスタへのＲＯＭデータ書き込み工程を示
し、図２（ｂ）は、第１トランジスタへのＲＯＭデータ
書き込み工程を示す。
【００３５】ここで、不純物イオンとしては、例えばＢ
+イオンを用いることができる。薄膜トランジスタへの
不純物イオン注入９は１５〜５０ｋｅＶ程度の低エネル
ギーで行い、第１トランジスタへの不純物イオン注入１
１は、１８０〜４００ｋｅＶ程度の高エネルギーで行
う。この注入エネルギーは、ゲート電極４および多結晶
シリコン膜７の膜厚等により異なるが、各トランジスタ
のチャンネル領域の不純物濃度が確実に高くなるよう
に、最適な注入条件を選ぶ必要がある。また、注入を選
択的に行うために、注入を行わない部分には、レジスト
マスク８、１０を形成する。以上により、チャンネル領
域に不純物注入を行ったトランジスタの閾値電圧は、不
純物注入を行わなかったトランジスタの閾値電圧よりも
高くなって、同一の電圧で駆動した場合に図２（ｂ）の
下に示すような種々のＯＮ／ＯＦＦ状態が得られる。
+イオンを用いることができる。薄膜トランジスタへの
不純物イオン注入９は１５〜５０ｋｅＶ程度の低エネル
ギーで行い、第１トランジスタへの不純物イオン注入１
１は、１８０〜４００ｋｅＶ程度の高エネルギーで行
う。この注入エネルギーは、ゲート電極４および多結晶
シリコン膜７の膜厚等により異なるが、各トランジスタ
のチャンネル領域の不純物濃度が確実に高くなるよう
に、最適な注入条件を選ぶ必要がある。また、注入を選
択的に行うために、注入を行わない部分には、レジスト
マスク８、１０を形成する。以上により、チャンネル領
域に不純物注入を行ったトランジスタの閾値電圧は、不
純物注入を行わなかったトランジスタの閾値電圧よりも
高くなって、同一の電圧で駆動した場合に図２（ｂ）の
下に示すような種々のＯＮ／ＯＦＦ状態が得られる。
【００３６】さらに、層間絶縁膜１２、金属配線１３お
よび保護膜１４を形成して、図３（ａ）に示すような半
導体装置が得られる。
よび保護膜１４を形成して、図３（ａ）に示すような半
導体装置が得られる。
【００３７】得られた半導体装置は、ＲＯＭデータに対
応して第１トランジスタおよび第２トランジスタのチャ
ンネル領域に不純物イオンが選択的に注入されており、
各トランジスタのＯＮ／ＯＦＦ状態が変化させられてい
る。表１に、メモリーセルを構成する第１トランジスタ
と薄膜トランジスタとのＯＮ／ＯＦＦ状態の組み合わせ
を示す。
応して第１トランジスタおよび第２トランジスタのチャ
ンネル領域に不純物イオンが選択的に注入されており、
各トランジスタのＯＮ／ＯＦＦ状態が変化させられてい
る。表１に、メモリーセルを構成する第１トランジスタ
と薄膜トランジスタとのＯＮ／ＯＦＦ状態の組み合わせ
を示す。
【００３８】
【表１】
【００３９】この半導体装置において、薄膜トランジス
タからなる第２トランジスタの実効チャンネル幅と、第
１トランジスタの実効チャンネル幅とが、ほぼ同じに形
成されているので、第２トランジスタは、第１トランジ
スタよりも駆動能力が小さくなる。このため、メモリー
セルの駆動能力が＜＜＜となり、４つの出力レ
ベルの半導体装置が得られる。
タからなる第２トランジスタの実効チャンネル幅と、第
１トランジスタの実効チャンネル幅とが、ほぼ同じに形
成されているので、第２トランジスタは、第１トランジ
スタよりも駆動能力が小さくなる。このため、メモリー
セルの駆動能力が＜＜＜となり、４つの出力レ
ベルの半導体装置が得られる。
【００４０】また、薄膜トランジスタからなる第２トラ
ンジスタは、第１トランジスタの上に形成されているの
で、半導体装置の寸法を小さくすることができる。
ンジスタは、第１トランジスタの上に形成されているの
で、半導体装置の寸法を小さくすることができる。
【００４１】本発明の半導体装置は、図３（ａ）に示す
ような構成のみでなく、図３（ｂ）に示すような構成と
することもできる。この半導体装置は、多結晶シリコン
半導体層７の上に、第３のゲート絶縁膜１５および第２
ゲート電極１６が形成されており、第２トランジスタ
が、第１ゲート電極４と第２ゲート電極１６とのダブル
ゲート構造となっている。このような構成とすることに
より、第２トランジスタのＯＮ−ＯＦＦ比を大きくする
ことができ、メモリーセル特性を向上させることができ
る。この半導体装置の製造は、層間絶縁膜１２の形成前
に、第３のゲート絶縁膜１５および第２ゲート電極１６
を形成することにより、上記と同様に行うことができ
る。
ような構成のみでなく、図３（ｂ）に示すような構成と
することもできる。この半導体装置は、多結晶シリコン
半導体層７の上に、第３のゲート絶縁膜１５および第２
ゲート電極１６が形成されており、第２トランジスタ
が、第１ゲート電極４と第２ゲート電極１６とのダブル
ゲート構造となっている。このような構成とすることに
より、第２トランジスタのＯＮ−ＯＦＦ比を大きくする
ことができ、メモリーセル特性を向上させることができ
る。この半導体装置の製造は、層間絶縁膜１２の形成前
に、第３のゲート絶縁膜１５および第２ゲート電極１６
を形成することにより、上記と同様に行うことができ
る。
【００４２】さらに、図３（ｃ）に示すように、ゲート
電極４が、ソース・ドレイン領域２に交差する状態では
なく、ソース・ドレイン領域２の間のチャンネル領域に
対向して設けられている構成とすることもできる。この
半導体装置の製造においては、ゲート電極４の形成後
に、基板１表層に不純物イオン注入を行ってソース・ド
レイン領域２を形成することができる。
電極４が、ソース・ドレイン領域２に交差する状態では
なく、ソース・ドレイン領域２の間のチャンネル領域に
対向して設けられている構成とすることもできる。この
半導体装置の製造においては、ゲート電極４の形成後
に、基板１表層に不純物イオン注入を行ってソース・ド
レイン領域２を形成することができる。
【００４３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、半導体基板表層にチャンネル領域を有する第
１トランジスタの上に、薄膜トランジスタからなる第２
トランジスタを形成して並列回路としている。このた
め、多値出力レベルのメモリーセルを、従来より小さい
メモリーセル寸法に縮小することができる。よって、大
容量マスクＲＯＭを作製することが可能となり、また、
チップ面積の縮小化によりコスト低減を図ることができ
る。
によれば、半導体基板表層にチャンネル領域を有する第
１トランジスタの上に、薄膜トランジスタからなる第２
トランジスタを形成して並列回路としている。このた
め、多値出力レベルのメモリーセルを、従来より小さい
メモリーセル寸法に縮小することができる。よって、大
容量マスクＲＯＭを作製することが可能となり、また、
チップ面積の縮小化によりコスト低減を図ることができ
る。
【図１】本発明の半導体装置のメモリーセル構成を示
し、（ａ）は平面図を、（ｂ）は等価回路図を、（ｃ）
〜（ｆ）は（ａ）の断面図を示す。
し、（ａ）は平面図を、（ｂ）は等価回路図を、（ｃ）
〜（ｆ）は（ａ）の断面図を示す。
【図２】（ａ）および（ｂ）は、本発明の半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図３】（ａ）は本発明の半導体装置の一実施例を示す
断面図であり、（ｂ）は他の実施例を示す断面図であ
る。
断面図であり、（ｂ）は他の実施例を示す断面図であ
る。
【図４】本発明の半導体装置の他の実施例を示す断面図
である。
である。
【図５】従来の半導体装置を示す断面図である。
１ 半導体基板 ２ 第１トランジスタのソース・ドレイン領域 ３ 第１のゲート絶縁膜 ４ ゲート電極 ５ 第２のゲート絶縁膜 ６ コンタクトホール ７ 多結晶シリコン膜 ７ａ 第２トランジスタのソース・ドレイン領域 ８ フォトレジスト ９ 第２トランジスタのデータ書き込み不純物 １０ フォトレジスト １１ 第１トランジスタのデータ書き込み不純物 １２ 層間絶縁膜 １３ 金属配線 １４ 保護膜 １５ 第３のゲート絶縁膜 １６ 第２ゲート電極
Claims (3)
- 【請求項１】 ＭＯＳ型マスクＲＯＭのメモリーセルが
トランジスタから構成され、該トランジスタの駆動能力
を相違させて多値出力レベルを得る方式の半導体装置で
あって、該メモリーセルが、半導体基板表層にチャンネ
ル領域を有する第１トランジスタと、該第１トランジス
タの上に、該第１トランジスタとゲート電極を共有して
積層形成された薄膜トランジスタからなる第２トランジ
スタとの並列回路からなる半導体装置において、 半導体基板表層に、前記第１トランジスタのソース領域
またはドレイン領域となる複数の第１配線が並設され、
該第１配線の上に、第１のゲート絶縁膜を間に介して該
第１配線に交差して複数のゲート電極が配置され、該ゲ
ート電極の該第１配線と反対側に、第２のゲート絶縁膜
を間に介して該ゲート電極に交差して、前記第２トラン
ジスタのソース領域またはドレイン領域となる複数の第
２配線が並設されて、前記第１トランジスタのチャンネ
ル領域の上方が、前記第２配線の間に形成される前記第
２トランジスタのチャンネル領域となっていることを特
徴とする半導体装置。 - 【請求項２】 前記第２トランジスタが、そのソース・
ドレイン領域を間に挟んで前記ゲート電極と反対側に第
２のゲート電極を有し、かつ第１ゲート電極と第２ゲー
ト電極とが電気的に接続されたダブルゲート構造となっ
ていることを特徴とする、請求項１に記載の半導体装
置。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
であって、 前記第１トランジスタの上に、薄膜トランジスタからな
る前記第２トランジスタが、前記第１トランジスタと並
列接続された半導体基板を作成する工程と、 該半導体基板に対して、前記第１トランジスタのチャン
ネル領域に不純物イオンを高エネルギーで注入し、前記
第２トランジスタのチャンネル領域に不純物イオンを低
エネルギーで注入して、各トランジスタにデータを書き
込む工程とを有することを特徴とする、半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076011A JP2853845B2 (ja) | 1993-04-01 | 1993-04-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076011A JP2853845B2 (ja) | 1993-04-01 | 1993-04-01 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291284A JPH06291284A (ja) | 1994-10-18 |
| JP2853845B2 true JP2853845B2 (ja) | 1999-02-03 |
Family
ID=13592882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5076011A Expired - Fee Related JP2853845B2 (ja) | 1993-04-01 | 1993-04-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853845B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG70621A1 (en) * | 1997-11-28 | 2000-02-22 | United Microelectronics Corp | Method of fabricating tetra-state mask read only memory |
| NL1008061C2 (nl) * | 1998-01-19 | 1999-07-20 | United Microelectronics Corp | Werkwijze voor het vervaardigen van een tetratoestand-masker-uitleesgeheugen. |
| JP3388195B2 (ja) | 1998-12-22 | 2003-03-17 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1993
- 1993-04-01 JP JP5076011A patent/JP2853845B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06291284A (ja) | 1994-10-18 |
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