JP3161120B2 - Memory cell - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はメモリセルに関し、特に
薄膜トランジスタを有するメモリセルに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory cell, and more particularly, to a memory cell having a thin film transistor.
【０００２】[0002]
【従来の技術】従来のメモリセルは図４に示すように、
薄膜トランジスタＱ1 ，Ｑ2 および駆動ＭＯＳトランジ
スタＱ3 ，Ｑ4 による対称なフリップフロップ回路と、
転送ＭＯＳトランジスタＱ5 ，Ｑ6 とを含んで構成さ
れ、図５に示すように、シリコン基板上に形成された駆
動ＭＯＳトランジスタおよび転送ＭＯＳトランジスタの
上に層間絶縁膜を介して図６に示す薄膜トランジスタが
形成される。なお、図７はメモリセルの模式的断面図で
ある。2. Description of the Related Art As shown in FIG.
A symmetrical flip-flop circuit including thin film transistors Q 1 and Q 2 and driving MOS transistors Q 3 and Q 4 ;
As shown in FIG. 5, the thin film transistor shown in FIG. 6 is formed on the driving MOS transistor and the transfer MOS transistor formed on the silicon substrate via the interlayer insulating film, including the transfer MOS transistors Q 5 and Q 6 . Is formed. FIG. 7 is a schematic sectional view of a memory cell.
【０００３】まず、下地のシリコン基板に形成されるト
ランジスタについては、図５及び図７に示すように、駆
動ＭＯＳトランジスタが向かい合うようにセルの中心に
置かれ、そのゲート電極２０１は上層の薄膜トランジス
タとゲートコンタクトホール２０２を介して接続され
る。このフリップフロップ回路のデータを読み出すため
に、そのワード線２０３と呼ばれる配線層をゲート電極
とする転送ＭＯＳトランジスタが配置され、ワード線の
外側にビット線へ接続するためにビット線コンタクトホ
ール２０４が設けられる。First, as shown in FIGS. 5 and 7, a transistor formed on an underlying silicon substrate is placed at the center of a cell so that a driving MOS transistor faces each other, and its gate electrode 201 is connected to an upper thin film transistor. The connection is made via a gate contact hole 202. In order to read the data of the flip-flop circuit, a transfer MOS transistor having a wiring layer called a word line 203 as a gate electrode is arranged, and a bit line contact hole 204 is provided outside the word line to connect to a bit line. Can be
【０００４】また、駆動ＭＯＳトランジスタのソース側
の拡散層２０５は、拡散層コンタクトホール２０６を通
じて、ＧＮＤ配線２０７に接続されている。このとき、
上層の薄膜トランジスタ回路については、上述した下地
のパターンによるコンタクトの配置を前提として配置を
決める必要がある。[0004] A diffusion layer 205 on the source side of the driving MOS transistor is connected to a GND wiring 207 through a diffusion layer contact hole 206. At this time,
The arrangement of the upper thin film transistor circuit needs to be determined on the premise of the arrangement of the contacts based on the above-described underlying pattern.
【０００５】上層の薄膜トランジスタは図６および図７
に示すように、層間絶縁膜２１７に下地のトランジスタ
のゲート電極２０１との接続のためにゲートコンタクト
ホール２０２を開口し、リンをドーピングした厚さ８０
ｎｍの多結晶シリコン膜で薄膜トランジスタのゲート電
極２１０を形成する。その上に厚さ４０ｎｍのＣＶＤ酸
化膜を用いてゲート酸化膜２１６を形成し、さらにその
上層に厚さ５０ｎｍの多結晶シリコン膜を堆積してパタ
ーニングし、ゲート電極上にチャネル領域２１５とオフ
セット領域２１２をマスクとしてホウ素を１×１０15ｃ
ｍ-2程度のドーズ量で選択的にイオン注入し、ソース側
に対応した電源配線２１１とドレイン側に対応した高濃
度不純物領域２１３を形成する。この高濃度不純物領域
２１３は、ゲート・ドレインコンタクトホール２１４を
介してセル内の他方の薄膜トランジスタのゲート電極２
１０に接続している。また、チャネル領域２１５とオフ
セット領域２１２には、薄膜トランジスタのしきい値を
制御するために、必要に応じてリンを１×１０12ｃｍ-2
程度のドーズ量でイオン注入している。FIGS. 6 and 7 show an upper layer thin film transistor.
As shown in FIG. 7, a gate contact hole 202 is opened in the interlayer insulating film 217 for connection with the gate electrode 201 of the underlying transistor, and a phosphorus-doped thickness of 80 is formed.
The gate electrode 210 of the thin film transistor is formed with a polycrystalline silicon film of nm. A gate oxide film 216 is formed thereon by using a CVD oxide film having a thickness of 40 nm, and a polycrystalline silicon film having a thickness of 50 nm is deposited and patterned thereon to form a channel region 215 and an offset region 1 × 10 15 c boron using 212 as a mask
The ions are selectively implanted at a dose of about m −2 to form the power supply wiring 211 corresponding to the source side and the high concentration impurity region 213 corresponding to the drain side. This high-concentration impurity region 213 is connected to the gate electrode 2 of the other thin film transistor in the cell through the gate / drain contact hole 214.
10 is connected. Phosphorus is added to the channel region 215 and the offset region 212 as needed to control the threshold value of the thin film transistor at 1 × 10 12 cm −2.
The ions are implanted at a dose of about the same.
【０００６】これらの薄膜トランジスタの上層には、層
間絶縁膜２１８が形成され、さらに上層のアルミニウム
配線２１９とビット線コンタクトホール２０４を介して
接続され、電源配線２１１に対しては、メモリセル領域
外でコンタクトホールを形成して接続されている。[0006] An interlayer insulating film 218 is formed on the upper layer of these thin film transistors, and is further connected to an upper aluminum wiring 219 via a bit line contact hole 204. A contact hole is formed and connected.
【０００７】以上のような構造を有する薄膜トランジス
タについては、下地とゲートコンタクトホール２０２を
共有するために、薄膜トランジスタのゲート電極２１０
は、この付近に配置する必要があること、また、薄膜ト
ランジスタのソース側の高濃度不純物領域は、周辺部で
電源配線２１１として隣接セルとの接続をとり、またド
レイン側はセル中心部でフリップフロップ回路のトラン
ジスタ間接続に用いられるなど、メモリセル内での薄膜
トランジスタの配置には制約が多い。[0007] In the thin film transistor having the above structure, the gate electrode 210 of the thin film transistor is used to share the gate contact hole 202 with the base.
The high-concentration impurity region on the source side of the thin film transistor is connected to an adjacent cell as a power supply wiring 211 in the peripheral portion, and the flip-flop is connected in the central portion of the cell on the drain side. There are many restrictions on the arrangement of thin film transistors in a memory cell, such as being used for connection between transistors in a circuit.
【０００８】特に薄膜トランジスタの場合に特徴的なの
は、ゲート電極端からオフセット領域２１２をとって配
置されるドレイン領域の高濃度不純物領域２１３と、他
方のトランジスタのゲート電極を接続するゲート・ドレ
インコンタクトホール２１４が形成される点も考慮する
必要がある。A characteristic feature of the thin film transistor is that the high concentration impurity region 213 of the drain region is arranged at an offset region 212 from the end of the gate electrode, and the gate / drain contact hole 214 connects the gate electrode of the other transistor. It is also necessary to consider the point that is formed.
【０００９】下地のトランジスタに準じた配置も可能で
あるように考えられるが、転送ＭＯＳトランジスタと同
様な配置では、ワード線と同じ寸法の薄膜トランジスタ
のゲート長をとる制約と、ビット線コンタクトホール２
０４との間隔が確保できず、駆動ＭＯＳトランジスタと
同様な配置では、薄膜トランジスタ構造のゲート・ドレ
インコンタクトホール２１４を配置する面積の確保がで
きない。Although it is conceivable that an arrangement similar to that of the underlying transistor is possible, in an arrangement similar to that of the transfer MOS transistor, there are restrictions on the gate length of the thin film transistor having the same size as the word line, and the bit line contact hole 2
04 interval can not be secured with, in the same arrangement as the driving MOS transistor, can not be secured in the area to place the gate-drain contact hole 21 4 of the thin film transistor structure.
【００１０】[0010]
【発明が解決しようとする課題】この従来のメモリセル
は、より高い集積度を得るためにより小さいセル形状を
確保する必要があり、このような微細寸法の下地シリコ
ン基板のトランジスタの特性劣化防止としては、低電圧
動作仕様とされる傾向がある。このとき、薄膜トランジ
スタには低電圧動作時の大きなオン電流の確保が望ま
れ、パターン設計上ではより大きなゲート幅の実現が要
求されていた。In this conventional memory cell, it is necessary to secure a smaller cell shape in order to obtain a higher degree of integration. Tend to have low voltage operation specifications. At this time, it is desired that the thin-film transistor has a large on-current at the time of low-voltage operation, and a larger gate width is required in pattern design.
【００１１】従来例のような配置では、セル形状の短辺
寸法と薄膜トランジスタのゲート幅の設計が関連してい
るために配置が制約されるという問題点があった。In the arrangement as in the conventional example, there is a problem that the arrangement is restricted because the short side dimension of the cell shape is related to the design of the gate width of the thin film transistor.
【００１２】[0012]
【課題を解決するための手段】本発明のメモリセルは、
半導体基板に設けて互に接続した駆動ＭＯＳトランジス
タおよび転送ＭＯＳトランジスタと、前記駆動ＭＯＳト
ランジスタおよび転送ＭＯＳトランジスタを含む表面に
設けた層間絶縁膜と、前記層間絶縁膜上に設けて前記駆
動ＭＯＳトランジスタと接続し対称なフリップフロップ
回路を構成する薄膜トランジスタとからなるメモリセル
において、前記薄膜トランジスタのゲート電極および前
記ゲート電極と対向するチャネル領域を前記メモリセル
の繰り返し方向に対して傾斜させて配置し、かつ、前記
薄膜トランジスタのゲート電極をチャネル領域を挟んで
前記チャネル領域の下方及び上方にそれぞれ下層ゲート
電極及び上層ゲート電極を有し、前記薄膜トランジスタ
のうちの一方の薄膜トランジスタの下層ゲート電極が、
前記駆動ＭＯＳトランジスタのうちの一方の駆動ＭＯＳ
トランジスタに接続され、前記一方の薄膜トランジスタ
の上層ゲート電極が、前記一方の薄膜トランジスタと対
をなす他方の薄膜トランジスタに接続されることを特徴
とする。 A memory cell according to the present invention comprises:
A drive MOS transistor and a transfer MOS transistor provided on a semiconductor substrate and connected to each other, an interlayer insulating film provided on a surface including the drive MOS transistor and the transfer MOS transistor, and a drive MOS transistor provided on the interlayer insulating film; in the memory cell comprising a connection to the thin film transistors constituting the symmetric flip-flop circuit, the gate electrodes and before said thin film transistor
The serial gate electrode facing the channel region and arranged to be inclined against the repetitive direction of the memory cell, and wherein
The gate electrode of the thin film transistor is sandwiched by the channel region
Lower gates below and above the channel region respectively
The thin film transistor having an electrode and an upper gate electrode
The lower gate electrode of one of the thin film transistors is
One drive MOS of the drive MOS transistors
One of the thin film transistors connected to a transistor
Upper layer gate electrode is paired with the one thin film transistor.
Connected to the other thin film transistor
And
【００１３】次に、本発明について説明する前に、本発
明の関連技術について図面を参照して説明する。Next, before describing the present invention, the present invention will be described.
The related art of Ming will be described with reference to the drawings.
【００１４】図１は本発明の関連技術を示すメモリセル
の平面図である。FIG. 1 is a plan view of a memory cell showing the related art of the present invention.
【００１５】図１に示すように、下地のシリコン基板に
形成される駆動ＭＯＳトランジスタおよび転送ＭＯＳト
ランジスタの配置を図２に示した従来のメモリと同様に
配置した表面に層間絶縁膜を形成して従来例と同様の位
置にゲートコンタクトホール２０２を設け、ゲートコン
タクトホール２０２のゲート電極２０１に接続する薄膜
トランジスタのゲート電極１１０とチャネル領域１１５
が直交する部分をメモリセルの長方形の繰返しパターン
の辺に対して約４５度に傾斜させて配置する。また、ド
レイン側のオフセット領域１１２の外側で高濃度不純物
領域１１３を屈曲させて、セル内の他方の薄膜トランジ
スタのゲート電極１１０への配線パターンとしている。
このように、屈曲部を設けることで、セル形状短辺寸法
と関連した配線パターンの部分とゲート幅寸法を独立し
て設定できる。As shown in FIG. 1, a drive MOS transistor and a transfer MOS transistor formed on an underlying silicon substrate are arranged in the same manner as in the conventional memory shown in FIG. A gate contact hole 202 is provided at the same position as in the conventional example, and a gate electrode 110 and a channel region 115 of a thin film transistor connected to the gate electrode 201 of the gate contact hole 202.
Are arranged at an angle of about 45 degrees with respect to the sides of the rectangular repeating pattern of the memory cell. The high-concentration impurity region 113 is bent outside the drain-side offset region 112 to form a wiring pattern to the gate electrode 110 of the other thin film transistor in the cell.
Thus, by providing the bent portion, the portion of the wiring pattern related to the short side dimension of the cell shape and the gate width dimension can be set independently.
【００１６】一般に、屈曲部のような複雑な形状を持つ
トランジスタは、特性への影響が心配される。しかし、
ドレイン側にオフセット領域１１２を有する薄膜トラン
ジスタでは、低濃度不純物領域であるドレイン・オフセ
ット部分の抵抗が高いために、トランジスタとしての電
流経路については、より抵抗の低い外側の領域の形状か
ら受ける影響は少なく、特性上の顕著な低下は見られな
かった。In general, a transistor having a complicated shape such as a bent portion may be affected by the influence on characteristics. But,
In a thin film transistor having the offset region 112 on the drain side, the resistance of the drain / offset portion, which is a low-concentration impurity region, is high, so that the current path as a transistor is less affected by the shape of the outer region having lower resistance. No remarkable decrease in characteristics was observed.
【００１７】さて、以上のような傾斜した配置法の有効
な傾斜角度は、４５度を中心として３０度から６０度程
度が適当である。図１に示した下地シリコン基板上のト
ランジスタ配置を見ると、ゲートコンタクトホール２０
２から、各々縦方向、横方向のセル境界への間隔は、も
う１組のトランジスタを配置する間隔であり、おおむね
同程度であるので薄膜トランジスタのゲート電極を傾斜
して配置するには、４５度付近が適当である。The effective inclination angle of the inclined arrangement method as described above is suitably about 30 to 60 degrees centered at 45 degrees. Looking at the transistor arrangement on the underlying silicon substrate shown in FIG.
2 to the cell boundaries in the vertical and horizontal directions, respectively, are the intervals at which another set of transistors are arranged, and are approximately the same. The vicinity is appropriate.
【００１８】[0018]
【実施例】 次に、本発明の実施例を説明する。図２は本
実施例を示す平面図である。 EXAMPLES Next, an example of the present invention. FIG. 2 is a plan view showing this embodiment.
【００１９】図２に示すように、ゲートコンタクトホー
ル２０２を介して下地の駆動ＭＯＳトランジスタと接続
した下層ゲート電極３１６と、上層・下層ゲートコンタ
クトホール３１５を介して下層ゲート電極３１６と接続
し、チャネル領域３１８を下層ゲート電極３１６と対抗
させて挟み、ゲート・ドレインコンタクトホール１１４
を介して高濃度不純物領域１１３と接続した上層ゲート
電極３１７とを有している以外は第１の実施例と同様の
構成を有しており、薄膜トランジスタのオン電流を増加
できる利点がある。As shown in FIG. 2, a lower gate electrode 316 connected to the underlying drive MOS transistor via the gate contact hole 202, and a lower gate electrode 316 connected to the lower and upper gate contact holes 315 to form a channel. The region 318 is sandwiched between the lower layer gate electrode 316 and the gate / drain contact hole 114.
Except that it has an upper gate electrode 317 connected to the high-concentration impurity region 113 via the same, and has an advantage that the on-current of the thin film transistor can be increased.
【００２０】ここで、上層ゲート電極３１７と下層ゲー
ト電極３１６の接続をとるためのコンタクトホールは、
下地基板の駆動ＭＯＳトランジスタのゲートコンタクト
ホールに重ねて形成することもできるが、平坦でないと
ころへコンタクトホールを形成するのは、パターン形成
の製造ばらつきなどの点で問題があるが、ゲート電極を
セル形状の対角線方向に配置する本実施例の特徴を生か
して、対角線方向の先端部に下層・上層ゲート電極を接
続するコンタクトホールを配置している。Here, a contact hole for connecting the upper gate electrode 317 and the lower gate electrode 316 is
Although the contact hole can be formed so as to overlap the gate contact hole of the driving MOS transistor on the underlying substrate, forming a contact hole in a non-flat area has a problem in terms of manufacturing variations in pattern formation. A contact hole for connecting the lower and upper gate electrodes is arranged at the diagonal tip, taking advantage of the feature of the present embodiment in which the shape is arranged diagonally.
【００２１】図３（ａ）〜（ｄ）は本発明の実施例の製
造方法を説明するための工程順に示した断面図である。FIGS. 3A to 3D are cross-sectional views showing a manufacturing method according to an embodiment of the present invention in the order of steps for explaining the manufacturing method.
【００２２】まず、図３（ａ）に示すように、シリコン
基板４０１の上に設けた酸化シリコン膜４０２の上に下
層のＭＯＳトランジスタのゲート電極４０３を選択的に
形成する。次に、ゲート電極４０３を含む表面に設けた
層間絶縁膜４０４にゲートコンタクトホール２０２を設
け、ゲートコンタクトホール２０２のゲート電極４０３
に接続する下層ゲート電極３１６をリンをドープした厚
さ８０ｎｍの多結晶シリコン膜で層間絶縁膜４０４の上
に形成し、ゲート電極３１６を含む表面にＣＶＤ法でゲ
ート酸化膜となる酸化シリコン膜４０５を４０ｎｍの厚
さに形成する。First, as shown in FIG. 3A, a gate electrode 403 of a lower MOS transistor is selectively formed on a silicon oxide film 402 provided on a silicon substrate 401. Next, a gate contact hole 202 is provided in the interlayer insulating film 404 provided on the surface including the gate electrode 403, and the gate electrode 403 of the gate contact hole 202 is formed.
A lower gate electrode 316 connected to the gate electrode 316 is formed on the interlayer insulating film 404 by a phosphorus-doped polycrystalline silicon film having a thickness of 80 nm, and a silicon oxide film 405 serving as a gate oxide film is formed on the surface including the gate electrode 316 by the CVD method. Is formed to a thickness of 40 nm.
【００２３】次に、図３（ｂ）に示すように、酸化シリ
コン膜４０５の上に薄膜トランジスタの活性層用の厚さ
５０ｎｍのノンドープ又は低濃度の多結晶シリコン膜４
０６を堆積してパターニングし、選択的に形成したフォ
トレジスト膜４０７により多結晶シリコン膜４０６のチ
ャネル領域およびオフセット領域なる部分をマスクして
ホウ素イオン４０８をイオン注入し、ソース・ドレイン
領域となる高濃度不純物領域１１３を形成する。Next, as shown in FIG. 3B, a 50 nm-thick non-doped or low-concentration polycrystalline silicon film 4 for an active layer of a thin film transistor is formed on the silicon oxide film 405.
06 is deposited and patterned, and boron ions 408 are ion-implanted by selectively forming a photoresist film 407 on the channel region and the offset region of the polycrystalline silicon film 406 to form a high-level source / drain region. A concentration impurity region 113 is formed.
【００２４】次に、図３（ｃ）に示すように、フォトレ
ジスト膜４０７を除去した後ＣＶＤ法で全面に厚さ４０
ｎｍのゲート酸化膜となる酸化シリコン膜４０９を形成
し、酸化シリコン膜４０５，４０９を選択的に順次エッ
チングして下層・上層ゲート間コンタクトホール３１５
およびゲート・ドレインコンタクトホール１１４を形成
する。Next, as shown in FIG. 3C, after removing the photoresist film 407, a thickness of 40
A silicon oxide film 409 serving as a gate oxide film of nm is formed, and the silicon oxide films 405 and 409 are selectively etched sequentially to form a lower-layer / upper-layer gate contact hole 315.
And a gate / drain contact hole 114 is formed.
【００２５】次に、図３（ｄ）に示すように、全面にタ
ングステンシリサイド膜を１６０ｎｍの厚さに堆積して
パターニングし、上層・下層ゲート間コンタクトホール
３１６の下層ゲート電極３１６およびゲート・ドレイン
コンタクトホール１１４の高濃度不純物領域１１３と接
続する上部電極３１７を形成する。次に、上部電極３１
７を含む表面にＣＶＤ法により厚さ０．４μｍの酸化シ
リコン膜を堆積して層間絶縁膜４１０を形成する。Next, as shown in FIG. 3D, a tungsten silicide film is deposited on the entire surface to a thickness of 160 nm and patterned to form a lower gate electrode 316 and a gate / drain contact hole 316 between the upper and lower gates. An upper electrode 317 connected to the high concentration impurity region 113 of the contact hole 114 is formed. Next, the upper electrode 31
A silicon oxide film having a thickness of 0.4 μm is deposited on the surface including the silicon oxide film 7 by CVD to form an interlayer insulating film 410.
【００２６】[0026]
【発明の効果】以上説明したように本発明は、薄膜トラ
ンジスタのゲート電極とこれに対向するチャネル領域を
メモリセルの繰返しパターンの辺に対して傾斜させて配
置することにより、ゲート幅とセル短辺の設定の制約を
緩和できるという、関連技術の効果に加えて、チャネル
領域の上下にゲート電極を有するので、大きなオン電流
を得ることができるという効果がある。As described above, according to the present invention, the gate width and the cell short side are obtained by arranging the gate electrode of the thin film transistor and the channel region opposed thereto at an angle with respect to the side of the repetitive pattern of the memory cell. In addition to the effects of the related technology,
High on-current due to gate electrodes above and below the region
Is obtained .
【００２７】また、ゲート電極間の間隔を相対的に広げ
ることができるため、ゲート・ドレインコンタクトホー
ルとゲートコンタクトホールの間隔を広げることができ
る利点がある。Also, since the distance between the gate electrodes can be relatively widened, there is an advantage that the distance between the gate / drain contact hole and the gate contact hole can be widened.
【図１】本発明の関連技術を示す平面図。FIG. 1 is a plan view showing a related technique of the present invention.
【図２】本発明の実施例を示す平面図。FIG. 2 is a plan view showing an embodiment of the present invention .
【図３】本発明の実施例の製造方法を説明するための工
程順に示した断面図。FIG. 3 is a cross-sectional view illustrating a manufacturing method according to an embodiment of the present invention in the order of steps for explaining the manufacturing method.
【図４】従来のメモリセルの一例を示す回路図。FIG. 4 is a circuit diagram showing an example of a conventional memory cell.
【図５】従来のメモリセルの下層部分の配置を説明する
ための平面図。FIG. 5 is a plan view for explaining an arrangement of a lower layer portion of a conventional memory cell.
【図６】従来のメモリセルの上層部分の配置を説明する
ための平面図。FIG. 6 is a plan view illustrating an arrangement of an upper layer portion of a conventional memory cell.
【図７】従来のメモリセルを示す模式的断面図。FIG. 7 is a schematic sectional view showing a conventional memory cell.
１１０，２０１，２１０，４０３ ゲート電極 １１１，２１１ 電源配線 １１２，２１２ オフセット領域 １１３，２１３ 高濃度不純物領域 １１４，２１４ ゲート・ドレインコンタクトホール １１５，２１５ チャネル領域 ２０２ ゲートコンタクトホール ２０３ ワード線 ２０４ ビット線コンタクトホール ２０５ 拡散層 ２０６ 拡散層コンタクトホール ２０７ ＧＮＤ配線 ２１６ ゲート酸化膜 ２１９ アルミニウム配線 ３１５ 上層・下層ゲート間コンタクトホール ３１６ 下層ゲート電極 ３１７ 上層ゲート電極 ４０１ シリコン基板 ４０２，４０５，４０９ 酸化シリコン膜 ４０４，４１０ 層間絶縁膜 ４０６ 多結晶シリコン膜 ４０７ フォトレジスト膜 ４０８ ホウ素イオン 110, 201, 210, 403 Gate electrode 111, 211 Power supply wiring 112, 212 Offset region 113, 213 High concentration impurity region 114, 214 Gate / drain contact hole 115, 215 Channel region 202 Gate contact hole 203 Word line 204 Bit line contact Hole 205 Diffusion layer 206 Diffusion layer contact hole 207 GND wiring 216 Gate oxide film 219 Aluminum wiring 315 Upper / lower layer contact hole 316 Lower layer gate electrode 317 Upper layer gate electrode 401 Silicon substrate 402, 405, 409 Silicon oxide film 404, 410 Interlayer Insulating film 406 polycrystalline silicon film 407 photoresist film 408 boron ions
Claims (1)
ＯＳトランジスタおよび転送ＭＯＳトランジスタと、前
記駆動ＭＯＳトランジスタおよび転送ＭＯＳトランジス
タを含む表面に設けた層間絶縁膜と、前記層間絶縁膜上
に設けて前記駆動ＭＯＳトランジスタと接続し対称なフ
リップフロップ回路を構成する薄膜トランジスタとから
なるメモリセルにおいて、前記薄膜トランジスタのゲー
ト電極および前記ゲート電極と対向するチャネル領域を
前記メモリセルの繰り返し方向に対して傾斜させて配置
し、かつ、前記薄膜トランジスタのゲート電極をチャネ
ル領域を挟んで前記チャネル領域の下方及び上方にそれ
ぞれ下層ゲート電極及び上層ゲート電極を有し、前記薄
膜トランジスタのうちの一方の薄膜トランジスタの下層
ゲート電極が、前記駆動ＭＯＳトランジスタのうちの一
方の駆動ＭＯＳトランジスタに接続され、前記一方の薄
膜トランジスタの上層ゲート電極が、前記一方の薄膜ト
ランジスタと対をなす他方の薄膜トランジスタに接続さ
れることを特徴とするメモリセル。1. A drive M provided on a semiconductor substrate and connected to each other.
Configuring the OS transistor and the transfer MOS transistor, an interlayer insulating film formed on the surface of the substrate including the driving MOS transistors and the transfer MOS transistor, a symmetric flip-flop circuit connected to said drive MOS transistor is provided on the interlayer insulating film and a thin film transistor
In becomes a memory cell, the channel region facing the gate electrode and the gate electrode of the thin film transistor is arranged to be inclined against the repetitive direction of the memory cell, and channel the gate electrode of the thin film transistor
Below and above the channel region with the
A lower gate electrode and an upper gate electrode,
Lower layer of one of the thin film transistors
A gate electrode is connected to one of the driving MOS transistors.
Connected to one of the drive MOS transistors, and
The upper gate electrode of the film transistor is connected to the one thin film transistor.
Connected to the other thin-film transistor paired with the transistor.
Memory cells, characterized in that.
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| JP00964293A JP3161120B2 (en) | 1993-01-25 | 1993-01-25 | Memory cell |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00964293A JP3161120B2 (en) | 1993-01-25 | 1993-01-25 | Memory cell |
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ID=11725879
Family Applications (1)
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