JP3144392B2 - 半導体集積回路の設計方法及び設計装置 - Google Patents
半導体集積回路の設計方法及び設計装置Info
- Publication number
- JP3144392B2 JP3144392B2 JP26436998A JP26436998A JP3144392B2 JP 3144392 B2 JP3144392 B2 JP 3144392B2 JP 26436998 A JP26436998 A JP 26436998A JP 26436998 A JP26436998 A JP 26436998A JP 3144392 B2 JP3144392 B2 JP 3144392B2
- Authority
- JP
- Japan
- Prior art keywords
- cell blocks
- cell
- base
- cell block
- cut line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のセ
ル等を所定の領域に配置するための設計方法及び設計装
置に関する。
ル等を所定の領域に配置するための設計方法及び設計装
置に関する。
【０００２】
【従来の技術】従来より、所定の領域にセル等を配置す
るための設計装置は公知である（ゲート敷き詰め型ゲー
トアレイ用配置アルゴリズム、第４回回路とシステム軽
井沢ワークショップ、pp.367-372）。図７は従来の半導
体集積回路の設計装置を示すブロック図であり、図８は
その設計方法を示すフローチャートである。図７に示す
ように、半導体集積回路の設計装置は制御装置４３を有
しており、制御装置４３は、半導体集積回路の下地を所
定の領域に分割するカットラインを作成するカットライ
ン作成装置４５、カットラインにより分割された領域に
セルブロックを分割する分割装置（ミニカット装置）４
４及び所定のセルブロックをカットラインにより分割さ
れた領域に配置するマッピング装置４６に接続されてい
る。
るための設計装置は公知である（ゲート敷き詰め型ゲー
トアレイ用配置アルゴリズム、第４回回路とシステム軽
井沢ワークショップ、pp.367-372）。図７は従来の半導
体集積回路の設計装置を示すブロック図であり、図８は
その設計方法を示すフローチャートである。図７に示す
ように、半導体集積回路の設計装置は制御装置４３を有
しており、制御装置４３は、半導体集積回路の下地を所
定の領域に分割するカットラインを作成するカットライ
ン作成装置４５、カットラインにより分割された領域に
セルブロックを分割する分割装置（ミニカット装置）４
４及び所定のセルブロックをカットラインにより分割さ
れた領域に配置するマッピング装置４６に接続されてい
る。
【０００３】このように構成された設計装置を使用し
て、半導体集積回路のセルブロックを配置する方法につ
いて、以下に説明する。図８に示すように、先ず、制御
装置４３は、カットラインを作成する方向、位置及び順
序が登録されたファイルであるカットライン指示ファイ
ルを読み込み、カットライン作成装置４５にカットライ
ンを作成するように指示する。これにより、カットライ
ン作成装置４５は、指示された方向及び位置等に基づい
て、半導体集積回路の下地にカットラインを作成する
（ステップ５１）。
て、半導体集積回路のセルブロックを配置する方法につ
いて、以下に説明する。図８に示すように、先ず、制御
装置４３は、カットラインを作成する方向、位置及び順
序が登録されたファイルであるカットライン指示ファイ
ルを読み込み、カットライン作成装置４５にカットライ
ンを作成するように指示する。これにより、カットライ
ン作成装置４５は、指示された方向及び位置等に基づい
て、半導体集積回路の下地にカットラインを作成する
（ステップ５１）。
【０００４】カットラインの作成後、制御装置４３は分
割装置４４にセルブロックの分割を依頼する。分割装置
４４は、カットラインを横切るネットの数が最小になる
ように複数のセルブロックを分割する（ステップ５
２）。
割装置４４にセルブロックの分割を依頼する。分割装置
４４は、カットラインを横切るネットの数が最小になる
ように複数のセルブロックを分割する（ステップ５
２）。
【０００５】その後、制御装置４３はカットライン指示
ファイルが空になっているかどうかを調査し（ステップ
５３）、カットライン指示ファイルが空になっていない
場合には、ステップ５１のカットライン作成処理及びス
テップ５２のセルブロックの分割処理を繰り返す。
ファイルが空になっているかどうかを調査し（ステップ
５３）、カットライン指示ファイルが空になっていない
場合には、ステップ５１のカットライン作成処理及びス
テップ５２のセルブロックの分割処理を繰り返す。
【０００６】ステップ５３において、カットライン指示
ファイルが空になっていると判断されると、制御装置４
３はマッピング装置４６にセルブロックの下地への配置
を依頼する。マッピング装置４６は、与えられたセルブ
ロックの配置位置をネットの長さの合計が最小になるよ
うに求めて、セルブロックを各領域内に配置する（ステ
ップ５４）。
ファイルが空になっていると判断されると、制御装置４
３はマッピング装置４６にセルブロックの下地への配置
を依頼する。マッピング装置４６は、与えられたセルブ
ロックの配置位置をネットの長さの合計が最小になるよ
うに求めて、セルブロックを各領域内に配置する（ステ
ップ５４）。
【０００７】図９は、ステップ５２においてカットライ
ンを横切るネット数を最小にするために分割されたセル
ブロックを示す模式図である。図９に示すように、セル
ブロック６１とセルブロック６２とはネット６７及び６
８により接続されており、セルブロック６２とセルブロ
ック６３とはネット６９及び７０により接続されてい
る。また、セルブロック６４とセルブロック６５とはネ
ット７１により接続され、セルブロック６５とセルブロ
ック６６とはネット７２により接続されている。従っ
て、セルブロック６１、６２及び６３と、セルブロック
６４、６５及び６６とに分割してカットライン７３の両
側に配置すると、カットライン７３を横切るネット数は
０本となる。
ンを横切るネット数を最小にするために分割されたセル
ブロックを示す模式図である。図９に示すように、セル
ブロック６１とセルブロック６２とはネット６７及び６
８により接続されており、セルブロック６２とセルブロ
ック６３とはネット６９及び７０により接続されてい
る。また、セルブロック６４とセルブロック６５とはネ
ット７１により接続され、セルブロック６５とセルブロ
ック６６とはネット７２により接続されている。従っ
て、セルブロック６１、６２及び６３と、セルブロック
６４、６５及び６６とに分割してカットライン７３の両
側に配置すると、カットライン７３を横切るネット数は
０本となる。
【０００８】しかし、各セルブロックは種々のサイズを
有しており、図９に示すようにカットラインを横切るネ
ット数を最小にしようとすると、分割されたセルブロッ
クの合計サイズに偏りが生じることがある。そうする
と、分割されたセルブロックが配置される下地領域はサ
イズが限定されているので、下地の領域サイズに対し
て、その領域に配置されるセルブロックの合計サイズが
大きくなると、設計された領域にセルブロックを配置す
ることができなくなる。
有しており、図９に示すようにカットラインを横切るネ
ット数を最小にしようとすると、分割されたセルブロッ
クの合計サイズに偏りが生じることがある。そうする
と、分割されたセルブロックが配置される下地領域はサ
イズが限定されているので、下地の領域サイズに対し
て、その領域に配置されるセルブロックの合計サイズが
大きくなると、設計された領域にセルブロックを配置す
ることができなくなる。
【０００９】従って、ステップ５２においては、カット
ラインを横切るネットの数が最小になるようにすると共
に、分割された１方のセルブロックの合計サイズ及び他
方のセルブロックの合計サイズが、夫々、カットライン
により分割された１方の下地領域サイズ及び他方の下地
領域サイズを越えることがないようにして、セルブロッ
クの分割を設計する必要がある。
ラインを横切るネットの数が最小になるようにすると共
に、分割された１方のセルブロックの合計サイズ及び他
方のセルブロックの合計サイズが、夫々、カットライン
により分割された１方の下地領域サイズ及び他方の下地
領域サイズを越えることがないようにして、セルブロッ
クの分割を設計する必要がある。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
従来の設計方法によりセルブロックを配置する場合に、
カットラインを横切るネット数を最小にすると共に、カ
ットラインにより分割された下地領域サイズ及び各領域
上に配置されるセルブロックの合計サイズを考慮する必
要があるが、これはＮＰ完全問題（NP-complete proble
m）であり、分割されるセルブロックを実用時間で求め
ることができないことがある。
従来の設計方法によりセルブロックを配置する場合に、
カットラインを横切るネット数を最小にすると共に、カ
ットラインにより分割された下地領域サイズ及び各領域
上に配置されるセルブロックの合計サイズを考慮する必
要があるが、これはＮＰ完全問題（NP-complete proble
m）であり、分割されるセルブロックを実用時間で求め
ることができないことがある。
【００１１】そこで、カットラインを横切るネットの数
を最小にするために分割されたセルブロックを、設計さ
れた領域と異なった領域に配置する必要が生じることが
ある。例えば、カットラインを横切るネット数を最小に
するために複数のセルブロックを分割した結果、図９に
示すように、セルブロック６１、６２及び６３が属する
群と、セルブロック６４、６５及び６６が属する群とに
分割されたとすると、カットライン７３を横切るネット
数は０本となる。
を最小にするために分割されたセルブロックを、設計さ
れた領域と異なった領域に配置する必要が生じることが
ある。例えば、カットラインを横切るネット数を最小に
するために複数のセルブロックを分割した結果、図９に
示すように、セルブロック６１、６２及び６３が属する
群と、セルブロック６４、６５及び６６が属する群とに
分割されたとすると、カットライン７３を横切るネット
数は０本となる。
【００１２】しかし、この場合に、セルブロック６１、
６２及び６３の合計サイズは配置される領域の合計サイ
ズよりも大きくなるので、図１０に示すように、１方の
領域７５ａに配置される予定であるセルブロック６５
を、他方の領域７５ｂに侵入して配置することになる。
これによりカットライン７３は歪んだ形状となり、カッ
トライン７３を直線状に設計しようとすると、カットラ
インを横切るネットの数は２本となる。このように、カ
ットラインを横切るネットを最小にすることにより、配
線混雑度の最小化を図った結果、予め設定されたカット
ラインの両側に良好な状態で複数のセルブロックを配置
することができず、配線混雑度を劣化させてしまう。
６２及び６３の合計サイズは配置される領域の合計サイ
ズよりも大きくなるので、図１０に示すように、１方の
領域７５ａに配置される予定であるセルブロック６５
を、他方の領域７５ｂに侵入して配置することになる。
これによりカットライン７３は歪んだ形状となり、カッ
トライン７３を直線状に設計しようとすると、カットラ
インを横切るネットの数は２本となる。このように、カ
ットラインを横切るネットを最小にすることにより、配
線混雑度の最小化を図った結果、予め設定されたカット
ラインの両側に良好な状態で複数のセルブロックを配置
することができず、配線混雑度を劣化させてしまう。
【００１３】また、分割されたセルブロックが、夫々カ
ットラインにより分割された下地領域に配置することが
できる合計サイズを有している場合であっても、設定さ
れた下地に所定のセルブロックを配置することができな
いことがある。これは、図１１に示すように、ゲートア
レイを設計する場合に、セルブロックが配置される下地
は種々の種類及び方向を有しているからである。なお、
図１１において、下地７５の各領域内には下地の種類及
び方向を表す下地特性１Ａ及び１Ｂを示し、セルブロッ
ク７４の各領域内に配置することができる下地の下地特
性を示している。
ットラインにより分割された下地領域に配置することが
できる合計サイズを有している場合であっても、設定さ
れた下地に所定のセルブロックを配置することができな
いことがある。これは、図１１に示すように、ゲートア
レイを設計する場合に、セルブロックが配置される下地
は種々の種類及び方向を有しているからである。なお、
図１１において、下地７５の各領域内には下地の種類及
び方向を表す下地特性１Ａ及び１Ｂを示し、セルブロッ
ク７４の各領域内に配置することができる下地の下地特
性を示している。
【００１４】図１１に示すように、セルブロック６１、
６３、６４、６５及び６６の特性は設計された配置位置
の下地特性１Ａ及び１Ｂと一致しているので、１方の領
域７５ａ上にセルブロック６１及び６３を配置すること
ができると共に、他方の領域７５ｂ上にセルブロック６
４、６５及び６６を配置することができる。しかし、セ
ルブロック７４は下地特性１Ｂの下地上にのみ配置する
ことができるセルブロックであり、セルブロック７４の
特性と領域７５ａの下地特性１Ａとが一致しないので、
領域７５ａ上にセルブロック７４を配置することはでき
ない。その結果、設計された領域７５ａと異なる領域上
にセルブロック７４を配置する必要があり、図１０に示
す場合と同様に、配線混雑度が劣化する。
６３、６４、６５及び６６の特性は設計された配置位置
の下地特性１Ａ及び１Ｂと一致しているので、１方の領
域７５ａ上にセルブロック６１及び６３を配置すること
ができると共に、他方の領域７５ｂ上にセルブロック６
４、６５及び６６を配置することができる。しかし、セ
ルブロック７４は下地特性１Ｂの下地上にのみ配置する
ことができるセルブロックであり、セルブロック７４の
特性と領域７５ａの下地特性１Ａとが一致しないので、
領域７５ａ上にセルブロック７４を配置することはでき
ない。その結果、設計された領域７５ａと異なる領域上
にセルブロック７４を配置する必要があり、図１０に示
す場合と同様に、配線混雑度が劣化する。
【００１５】なお、他に、半導体集積回路のセルのレイ
アウト方法として、信号伝播の遅延時間を最適化するこ
とができる種々のレイアウト方法が提案されている（特
開平５−２０６２７１号公報、特開平５−３４３５２２
号公報、特開平７−９４５８６号公報及び特開平７−１
６９８３９号公報）。しかし、これらの従来のレイアウ
ト方法を使用しても、容易に複数のセルブロックをカッ
トラインにより分割された領域に配置することはできな
い。
アウト方法として、信号伝播の遅延時間を最適化するこ
とができる種々のレイアウト方法が提案されている（特
開平５−２０６２７１号公報、特開平５−３４３５２２
号公報、特開平７−９４５８６号公報及び特開平７−１
６９８３９号公報）。しかし、これらの従来のレイアウ
ト方法を使用しても、容易に複数のセルブロックをカッ
トラインにより分割された領域に配置することはできな
い。
【００１６】本発明はかかる問題点に鑑みてなされたも
のであって、配線混雑度を劣化させることなく、容易に
複数のセルブロックをカットラインにより分割された領
域に配置することができる半導体集積回路の設計方法及
び設計装置を提供することを目的とする。
のであって、配線混雑度を劣化させることなく、容易に
複数のセルブロックをカットラインにより分割された領
域に配置することができる半導体集積回路の設計方法及
び設計装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明に係る半導体集積
回路の設計方法は、半導体集積回路の下地にカットライ
ンを作成して下地を２以上の領域に分割する工程と、前
記カットラインを横切るネットの数を最小とする条件で
複数のセルブロックを２以上の群に分割して前記下地の
２以上の領域に夫々割り当てる工程と、前記セルブロッ
ク群に属する複数のセルブロックの合計サイズが対応す
る領域のサイズよりも大きい場合に、前記セルブロック
群から選択された１又は２以上のセルブロックを夫々予
め準備された１又は２以上の予備セルブロックに交換し
て、前記対応する領域上に配置されるセルブロック及び
予備セルブロックの合計サイズを前記対応する領域のサ
イズ以下にする工程と、を有することを特徴とする。
回路の設計方法は、半導体集積回路の下地にカットライ
ンを作成して下地を２以上の領域に分割する工程と、前
記カットラインを横切るネットの数を最小とする条件で
複数のセルブロックを２以上の群に分割して前記下地の
２以上の領域に夫々割り当てる工程と、前記セルブロッ
ク群に属する複数のセルブロックの合計サイズが対応す
る領域のサイズよりも大きい場合に、前記セルブロック
群から選択された１又は２以上のセルブロックを夫々予
め準備された１又は２以上の予備セルブロックに交換し
て、前記対応する領域上に配置されるセルブロック及び
予備セルブロックの合計サイズを前記対応する領域のサ
イズ以下にする工程と、を有することを特徴とする。
【００１８】本発明に係る半導体集積回路の設計方法
は、更に、前記対応する領域上に配置されるセルブロッ
ク及び予備セルブロックの合計サイズを前記対応する領
域のサイズ以下にする工程の前に、前記セルブロック群
に属するセルブロックに接続されたネットのスラック値
を計算する工程を有し、前記対応する領域上に配置され
るセルブロック及び予備セルブロックの合計サイズを前
記対応する領域のサイズ以下にする工程において前記セ
ルブロック群から選択される１又は２以上のセルブロッ
クは、これに接続されたネットのスラック値が正の値と
なるものとすることができる。
は、更に、前記対応する領域上に配置されるセルブロッ
ク及び予備セルブロックの合計サイズを前記対応する領
域のサイズ以下にする工程の前に、前記セルブロック群
に属するセルブロックに接続されたネットのスラック値
を計算する工程を有し、前記対応する領域上に配置され
るセルブロック及び予備セルブロックの合計サイズを前
記対応する領域のサイズ以下にする工程において前記セ
ルブロック群から選択される１又は２以上のセルブロッ
クは、これに接続されたネットのスラック値が正の値と
なるものとすることができる。
【００１９】この場合に、前記１又は２以上の予備セル
ブロックは、夫々交換されるセルブロックと同一の機能
であって、交換されるセルブロックよりも小さいサイズ
を有すると共に、前記予備セルブロックへの交換後に前
記予備セルブロックに接続されるネットのスラック値が
０又は正の値となるものとすることができる。
ブロックは、夫々交換されるセルブロックと同一の機能
であって、交換されるセルブロックよりも小さいサイズ
を有すると共に、前記予備セルブロックへの交換後に前
記予備セルブロックに接続されるネットのスラック値が
０又は正の値となるものとすることができる。
【００２０】本発明に係る他の半導体集積回路の設計方
法は、半導体集積回路の下地にカットラインを作成して
下地を２以上の領域に分割する工程と、前記カットライ
ンを横切るネットの数を最小とする条件で複数のセルブ
ロックを２以上の群に分割して前記下地の２以上の領域
に夫々割り当てる工程と、前記セルブロック群に属する
セルブロックの下地特性が対応する領域の下地特性と異
なる場合に、配置される下地と異なる下地特性を有する
１又は２以上のセルブロックを夫々予め準備された１又
は２以上の予備セルブロックに交換して、前記対応する
領域上に配置されるセルブロック及び予備セルブロック
の下地特性と前記対応する領域の下地特性とを一致させ
る工程と、を有することを特徴とする。
法は、半導体集積回路の下地にカットラインを作成して
下地を２以上の領域に分割する工程と、前記カットライ
ンを横切るネットの数を最小とする条件で複数のセルブ
ロックを２以上の群に分割して前記下地の２以上の領域
に夫々割り当てる工程と、前記セルブロック群に属する
セルブロックの下地特性が対応する領域の下地特性と異
なる場合に、配置される下地と異なる下地特性を有する
１又は２以上のセルブロックを夫々予め準備された１又
は２以上の予備セルブロックに交換して、前記対応する
領域上に配置されるセルブロック及び予備セルブロック
の下地特性と前記対応する領域の下地特性とを一致させ
る工程と、を有することを特徴とする。
【００２１】この場合に、前記１又は２以上の予備セル
ブロックは、夫々交換されるセルブロックと同一の機能
であって、配置される下地と一致する下地特性を有する
と共に、前記予備セルブロックへの交換後に前記予備セ
ルブロックに接続されるネットのスラック値が０又は正
の値となるものとすることができる。
ブロックは、夫々交換されるセルブロックと同一の機能
であって、配置される下地と一致する下地特性を有する
と共に、前記予備セルブロックへの交換後に前記予備セ
ルブロックに接続されるネットのスラック値が０又は正
の値となるものとすることができる。
【００２２】本発明に係る半導体集積回路の設計装置
は、半導体集積回路の下地にカットラインを作成して下
地を２以上の領域に分割するカットライン作成装置と、
前記カットラインを横切るネットの数を最小とする条件
で複数のセルブロックを２以上の群に分割して前記下地
の２以上の領域に夫々割り当てる分割装置と、予め複数
の予備セルブロックが格納されたライブラリと、前記セ
ルブロック群に属する複数のセルブロックの合計サイズ
が対応する領域のサイズよりも大きい場合に、前記セル
ブロック群から選択された１又は２以上のセルブロック
を夫々前記ライブラリに格納された１又は２以上の予備
セルブロックに交換して、前記対応する領域上に配置さ
れるセルブロック及び予備セルブロックの合計サイズを
前記対応する領域のサイズ以下にするブロック交換装置
と、を有することを特徴とする。
は、半導体集積回路の下地にカットラインを作成して下
地を２以上の領域に分割するカットライン作成装置と、
前記カットラインを横切るネットの数を最小とする条件
で複数のセルブロックを２以上の群に分割して前記下地
の２以上の領域に夫々割り当てる分割装置と、予め複数
の予備セルブロックが格納されたライブラリと、前記セ
ルブロック群に属する複数のセルブロックの合計サイズ
が対応する領域のサイズよりも大きい場合に、前記セル
ブロック群から選択された１又は２以上のセルブロック
を夫々前記ライブラリに格納された１又は２以上の予備
セルブロックに交換して、前記対応する領域上に配置さ
れるセルブロック及び予備セルブロックの合計サイズを
前記対応する領域のサイズ以下にするブロック交換装置
と、を有することを特徴とする。
【００２３】本発明に係る他の半導体集積回路の設計装
置は、半導体集積回路の下地にカットラインを作成して
下地を２以上の領域に分割するカットライン作成装置
と、前記カットラインを横切るネットの数を最小とする
条件で複数のセルブロックを２以上の群に分割して前記
下地の２以上の領域に夫々割り当てる分割装置と、予め
複数の予備セルブロックが格納されたライブラリと、前
記セルブロック群に属するセルブロックの下地特性が対
応する領域の下地特性と異なる場合に、配置される下地
と異なる下地特性を有する１又は２以上のセルブロック
を夫々前記ライブラリに格納された１又は２以上の予備
セルブロックに交換して、前記対応する領域上に配置さ
れるセルブロック及び予備セルブロックの下地特性と前
記対応する領域の下地特性とを一致させるブロック交換
装置と、を有することを特徴とする。
置は、半導体集積回路の下地にカットラインを作成して
下地を２以上の領域に分割するカットライン作成装置
と、前記カットラインを横切るネットの数を最小とする
条件で複数のセルブロックを２以上の群に分割して前記
下地の２以上の領域に夫々割り当てる分割装置と、予め
複数の予備セルブロックが格納されたライブラリと、前
記セルブロック群に属するセルブロックの下地特性が対
応する領域の下地特性と異なる場合に、配置される下地
と異なる下地特性を有する１又は２以上のセルブロック
を夫々前記ライブラリに格納された１又は２以上の予備
セルブロックに交換して、前記対応する領域上に配置さ
れるセルブロック及び予備セルブロックの下地特性と前
記対応する領域の下地特性とを一致させるブロック交換
装置と、を有することを特徴とする。
【００２４】本願発明の第１及び第２発明に係る半導体
集積回路の設計装置は、前記セルブロック及び前記予備
セルブロックに接続されるネットのスラック値を計算す
るスラック計算装置を有し、前記ブロック交換装置は前
記スラック値に基づいて選択されるセルブロック及び前
記ライブラリに格納された予備セルブロックを決定する
ものであることが好ましい。また、前記ライブラリは互
いに同一の機能を有すると共に、互いに異なる下地特
性、サイズ及び形を有する予備セルブロックが格納され
ていることが望ましい。
集積回路の設計装置は、前記セルブロック及び前記予備
セルブロックに接続されるネットのスラック値を計算す
るスラック計算装置を有し、前記ブロック交換装置は前
記スラック値に基づいて選択されるセルブロック及び前
記ライブラリに格納された予備セルブロックを決定する
ものであることが好ましい。また、前記ライブラリは互
いに同一の機能を有すると共に、互いに異なる下地特
性、サイズ及び形を有する予備セルブロックが格納され
ていることが望ましい。
【００２５】従来の半導体集積回路の設計方法による
と、カットラインを横切るネットの数を最小とすると共
に、カットラインにより分割された下地領域のサイズ及
び各領域上に配置されるセルブロックの合計サイズ、並
びに下地の特性等を考慮して、複数のセルブロックを２
以上の群に分割し、夫々カットラインにより分割された
２以上の領域に割り当てる必要があったが、このよう
に、ネット数及び領域サイズ等を考慮して複数のセルブ
ロックを分割することは極めて困難であった。また、カ
ットラインを横切るネットの数を最小にするために分割
されたセルブロックを、設計された領域と異なる領域に
配置すると、カットラインを横切るネットの数が増加し
て、配線混雑度が劣化することがある。
と、カットラインを横切るネットの数を最小とすると共
に、カットラインにより分割された下地領域のサイズ及
び各領域上に配置されるセルブロックの合計サイズ、並
びに下地の特性等を考慮して、複数のセルブロックを２
以上の群に分割し、夫々カットラインにより分割された
２以上の領域に割り当てる必要があったが、このよう
に、ネット数及び領域サイズ等を考慮して複数のセルブ
ロックを分割することは極めて困難であった。また、カ
ットラインを横切るネットの数を最小にするために分割
されたセルブロックを、設計された領域と異なる領域に
配置すると、カットラインを横切るネットの数が増加し
て、配線混雑度が劣化することがある。
【００２６】しかし、本発明においては、カットライン
を横切るネットの数を最小とする条件で２以上の群に分
割されたセルブロックを２以上の下地の領域に割り当て
た後、分割されたセルブロック群に属するセルブロック
を、合計サイズ又は下地特性等の理由により対応する下
地領域上に配置させることができない場合に、このセル
ブロックを予め準備された予備セルブロックに交換す
る。なお、セルブロック群に属する複数のセルブロック
の合計サイズが、対応する領域のサイズよりも大きい場
合には、交換対象となるセルブロックは、例えば、これ
に接続されたネットのスラック値が正の値となるものを
選択することができ、予備セルブロックは、夫々交換さ
れるセルブロックと同一の機能であって、交換されるセ
ルブロックよりも小さいサイズを有すると共に、前記予
備セルブロックへの交換後に前記予備セルブロックに接
続されるネットのスラック値が０又は正の値となるもの
を選択することができる。これにより、対応する領域に
配置されるセルブロック及び予備セルブロックの合計サ
イズを対応する領域のサイズ以下にすることができるの
で、カットラインを横切るネットの数を最小とする条件
で２以上の群に分割されたセルブロックを、所定の領域
上に配置することができる。
を横切るネットの数を最小とする条件で２以上の群に分
割されたセルブロックを２以上の下地の領域に割り当て
た後、分割されたセルブロック群に属するセルブロック
を、合計サイズ又は下地特性等の理由により対応する下
地領域上に配置させることができない場合に、このセル
ブロックを予め準備された予備セルブロックに交換す
る。なお、セルブロック群に属する複数のセルブロック
の合計サイズが、対応する領域のサイズよりも大きい場
合には、交換対象となるセルブロックは、例えば、これ
に接続されたネットのスラック値が正の値となるものを
選択することができ、予備セルブロックは、夫々交換さ
れるセルブロックと同一の機能であって、交換されるセ
ルブロックよりも小さいサイズを有すると共に、前記予
備セルブロックへの交換後に前記予備セルブロックに接
続されるネットのスラック値が０又は正の値となるもの
を選択することができる。これにより、対応する領域に
配置されるセルブロック及び予備セルブロックの合計サ
イズを対応する領域のサイズ以下にすることができるの
で、カットラインを横切るネットの数を最小とする条件
で２以上の群に分割されたセルブロックを、所定の領域
上に配置することができる。
【００２７】また、セルブロック群に属するセルブロッ
クの下地特性が対応する領域の下地特性と異なる場合に
は、交換対象となる予備セルブロックは、夫々交換され
るセルブロックと同一の機能であって、配置される下地
と一致する下地特性を有すると共に、前記予備セルブロ
ックへの交換後に前記予備セルブロックに接続されるネ
ットのスラック値が０又は正の値となるものを選択する
ことができる。これにより、対応する領域に配置される
セルブロック及び予備セルブロックの下地特性を対応す
る領域の下地特性と一致させることができるので、カッ
トラインを横切るネットの数を最小とする条件で２以上
の群に分割されたセルブロックを、所定の領域上に配置
することができる。
クの下地特性が対応する領域の下地特性と異なる場合に
は、交換対象となる予備セルブロックは、夫々交換され
るセルブロックと同一の機能であって、配置される下地
と一致する下地特性を有すると共に、前記予備セルブロ
ックへの交換後に前記予備セルブロックに接続されるネ
ットのスラック値が０又は正の値となるものを選択する
ことができる。これにより、対応する領域に配置される
セルブロック及び予備セルブロックの下地特性を対応す
る領域の下地特性と一致させることができるので、カッ
トラインを横切るネットの数を最小とする条件で２以上
の群に分割されたセルブロックを、所定の領域上に配置
することができる。
【００２８】従って、本発明においては、カットライン
を横切るネットの数を最小にするために分割されたセル
ブロックを、設計された領域と異なる領域に配置する必
要がなくなるので、カットラインを横切るネットの数が
増加して配線混雑度が劣化することを防止することがで
きる。
を横切るネットの数を最小にするために分割されたセル
ブロックを、設計された領域と異なる領域に配置する必
要がなくなるので、カットラインを横切るネットの数が
増加して配線混雑度が劣化することを防止することがで
きる。
【００２９】
【発明の実施の形態】以下、本発明の実施例に係る半導
体集積回路の設計方法及び設計装置について、添付の図
面を参照して具体的に説明する。図１は本発明の実施例
に係る半導体集積回路の設計装置を示すブロック図であ
り、図２はその設計方法を示すフローチャートである。
体集積回路の設計方法及び設計装置について、添付の図
面を参照して具体的に説明する。図１は本発明の実施例
に係る半導体集積回路の設計装置を示すブロック図であ
り、図２はその設計方法を示すフローチャートである。
【００３０】図１に示すように、半導体集積回路の設計
装置は制御装置３並びに種々の機能、サイズ、配置でき
る下地種類及び方向を有する予備セルブロックが格納さ
れたライブラリ９を有する。また、制御装置３は、半導
体集積回路の下地を所定の領域に分割するカットライン
を作成するカットライン作成装置５、カットラインによ
り分割された領域にセルブロックを分割する分割装置
（ミニカット装置）４、所定のセルブロックをカットラ
インにより分割された領域に配置するマッピング装置
６、セルブロック間を接続するネットのスラック値を計
算するスラック計算装置８及び所定の下地上に配置する
ことができないセルブロックをライブラリ９内に格納さ
れた予備セルブロックと交換するフロック交換装置７に
接続されている。
装置は制御装置３並びに種々の機能、サイズ、配置でき
る下地種類及び方向を有する予備セルブロックが格納さ
れたライブラリ９を有する。また、制御装置３は、半導
体集積回路の下地を所定の領域に分割するカットライン
を作成するカットライン作成装置５、カットラインによ
り分割された領域にセルブロックを分割する分割装置
（ミニカット装置）４、所定のセルブロックをカットラ
インにより分割された領域に配置するマッピング装置
６、セルブロック間を接続するネットのスラック値を計
算するスラック計算装置８及び所定の下地上に配置する
ことができないセルブロックをライブラリ９内に格納さ
れた予備セルブロックと交換するフロック交換装置７に
接続されている。
【００３１】このように構成された設計装置を使用し
て、半導体集積回路のセルブロックを配置する方法につ
いて、以下に説明する。図２に示すように、先ず、制御
装置３は、カットラインを作成する方向、位置及び順序
が登録されたファイルであるカットライン指示ファイル
を読み込み、カットライン作成装置５にカットラインを
作成するように指示する。これにより、カットライン作
成装置５は、指示された方向及び位置等に基づいて、半
導体集積回路の下地にカットラインを作成する（ステッ
プ１１）。
て、半導体集積回路のセルブロックを配置する方法につ
いて、以下に説明する。図２に示すように、先ず、制御
装置３は、カットラインを作成する方向、位置及び順序
が登録されたファイルであるカットライン指示ファイル
を読み込み、カットライン作成装置５にカットラインを
作成するように指示する。これにより、カットライン作
成装置５は、指示された方向及び位置等に基づいて、半
導体集積回路の下地にカットラインを作成する（ステッ
プ１１）。
【００３２】カットラインの作成後、制御装置３は分割
装置４にセルブロックの分割を依頼する。分割装置４
は、カットラインを横切るネットの数が最小になるよう
にセルブロックを分割する（ステップ１２）。このと
き、カットラインを横切るネットの数を最小にした状態
で、カットラインの両側に配置されるセルブロックの合
計サイズが、夫々、配置する下地の領域サイズを越えな
いようにすることができれば、その状態でセルブロック
を分割する。
装置４にセルブロックの分割を依頼する。分割装置４
は、カットラインを横切るネットの数が最小になるよう
にセルブロックを分割する（ステップ１２）。このと
き、カットラインを横切るネットの数を最小にした状態
で、カットラインの両側に配置されるセルブロックの合
計サイズが、夫々、配置する下地の領域サイズを越えな
いようにすることができれば、その状態でセルブロック
を分割する。
【００３３】その後、制御装置３はカットライン指示フ
ァイルが空になっているかどうかを調査し（ステップ１
３）、カットライン指示ファイルが空になっていない場
合には、ステップ１１のカットライン作成処理及びステ
ップ５２にセルブロックの分割処理を繰り返す。
ァイルが空になっているかどうかを調査し（ステップ１
３）、カットライン指示ファイルが空になっていない場
合には、ステップ１１のカットライン作成処理及びステ
ップ５２にセルブロックの分割処理を繰り返す。
【００３４】ステップ１３において、カットライン指示
ファイルが空になっていると判断されると、制御装置３
はスラック計算装置８にスラック値の計算を依頼する。
これにより、スラック計算装置８は例えばゼロスラック
法を使用して、セルブロック間を接続する各ネットのス
ラック値を計算する（ステップ１４）。このとき、スラ
ック計算装置８は、カットラインにより分割された領域
の中央にセルブロックが配置されるものとして、スラッ
ク値を計算する。なお、スラック値を計算する方法の１
つであるゼロスラック法は公知である（“Circuit Plac
ement for Predictable Performance”, ICCAD90, PP.8
8-91）。
ファイルが空になっていると判断されると、制御装置３
はスラック計算装置８にスラック値の計算を依頼する。
これにより、スラック計算装置８は例えばゼロスラック
法を使用して、セルブロック間を接続する各ネットのス
ラック値を計算する（ステップ１４）。このとき、スラ
ック計算装置８は、カットラインにより分割された領域
の中央にセルブロックが配置されるものとして、スラッ
ク値を計算する。なお、スラック値を計算する方法の１
つであるゼロスラック法は公知である（“Circuit Plac
ement for Predictable Performance”, ICCAD90, PP.8
8-91）。
【００３５】スラック値が計算された後、制御装置３は
ブロック交換装置７に、全てのセルブロックが対応する
領域に配置されることができるように、セルブロックの
交換を依頼する。ブロック交換装置７は、各下地領域の
下地特性（方向及び種類）と対応するセルブロックの下
地特性と比較して、設定された下地領域に所定のセルブ
ロックを配置することができるかどうかを調査する。そ
の結果、配置が不可能である場合には、設定された下地
領域に配置することができる予備セルブロックであっ
て、配置が不可能であるセルブロックと同一の機能を有
する予備セルブロックをライブラリから検索して、セル
ブロックを予備セルブロックに交換する。このとき、ブ
ロック交換装置７は、セルブロックに接続されたネット
のスラック値を考慮して、遅延に余裕がない場合には、
交換を実施してもスラック値を０にすることがないよう
に考慮して、予備セルブロックを選択する。
ブロック交換装置７に、全てのセルブロックが対応する
領域に配置されることができるように、セルブロックの
交換を依頼する。ブロック交換装置７は、各下地領域の
下地特性（方向及び種類）と対応するセルブロックの下
地特性と比較して、設定された下地領域に所定のセルブ
ロックを配置することができるかどうかを調査する。そ
の結果、配置が不可能である場合には、設定された下地
領域に配置することができる予備セルブロックであっ
て、配置が不可能であるセルブロックと同一の機能を有
する予備セルブロックをライブラリから検索して、セル
ブロックを予備セルブロックに交換する。このとき、ブ
ロック交換装置７は、セルブロックに接続されたネット
のスラック値を考慮して、遅延に余裕がない場合には、
交換を実施してもスラック値を０にすることがないよう
に考慮して、予備セルブロックを選択する。
【００３６】また、ブロック交換装置７は、下地の領域
サイズと配置されるセルブロックの合計サイズとを比較
する。その結果、配置されるセルブロックの合計サイズ
が下地の領域サイズよりも大きい場合、又は下地サイズ
と同等である場合には、これらのセルブロックのうち、
スラック値に余裕があるものであって、交換を実施して
もスラックを負にすることがないようなセルブロックを
交換の対象として選択する。一方、交換の対象として選
択されたセルブロックよりも小さいサイズであって、同
一の機能を有し、交換してもスラック値が負にならない
予備セルブロックをライブラリから検索して、選択され
たセルブロックを予備セルブロックに交換する（ステッ
プ１５）。
サイズと配置されるセルブロックの合計サイズとを比較
する。その結果、配置されるセルブロックの合計サイズ
が下地の領域サイズよりも大きい場合、又は下地サイズ
と同等である場合には、これらのセルブロックのうち、
スラック値に余裕があるものであって、交換を実施して
もスラックを負にすることがないようなセルブロックを
交換の対象として選択する。一方、交換の対象として選
択されたセルブロックよりも小さいサイズであって、同
一の機能を有し、交換してもスラック値が負にならない
予備セルブロックをライブラリから検索して、選択され
たセルブロックを予備セルブロックに交換する（ステッ
プ１５）。
【００３７】交換の完了後、マッピング装置６は各領域
内において、配置されるセルブロックを接続するネット
の長さの合計が最小になるように考慮して、セルブロッ
ク及び交換された予備セルブロックの配置位置を求め、
これらを下地の各領域上に配置する（ステップ１６）。
内において、配置されるセルブロックを接続するネット
の長さの合計が最小になるように考慮して、セルブロッ
ク及び交換された予備セルブロックの配置位置を求め、
これらを下地の各領域上に配置する（ステップ１６）。
【００３８】図３は、ステップ１２においてカットライ
ンを横切るネット数を最小にするために分割されたセル
ブロックを示す模式図である。図３に示すように、セル
ブロック２１とセルブロック２２とはネット２７及び２
８により接続されており、セルブロック２２とセルブロ
ック２３とはネット２９及び３０により接続されてい
る。また、セルブロック２４とセルブロック２５とはネ
ット３１により接続され、セルブロック２５とセルブロ
ック２６とはネット３２により接続されている。従っ
て、セルブロック２１、２２及び２３と、セルブロック
２４、２５及び２６とに分割してカットライン３３の両
側に配置すると、カットライン３３を横切るネット数は
０本となる。
ンを横切るネット数を最小にするために分割されたセル
ブロックを示す模式図である。図３に示すように、セル
ブロック２１とセルブロック２２とはネット２７及び２
８により接続されており、セルブロック２２とセルブロ
ック２３とはネット２９及び３０により接続されてい
る。また、セルブロック２４とセルブロック２５とはネ
ット３１により接続され、セルブロック２５とセルブロ
ック２６とはネット３２により接続されている。従っ
て、セルブロック２１、２２及び２３と、セルブロック
２４、２５及び２６とに分割してカットライン３３の両
側に配置すると、カットライン３３を横切るネット数は
０本となる。
【００３９】しかし、このようにセルブロックを分割し
た場合に、セルブロック２１、２２及び２３の合計サイ
ズが、これらのセルブロックが配置される下地の領域サ
イズよりも大きくなり、カットライン３３により分割さ
れた１方の領域上にセルブロック２１、２２及び２３を
配置することができなくなる。また、図４に示すよう
に、下地３５における１方の領域３５ａ上に配置される
予定であったセルブロックを他方の領域３５ｂ上に侵入
して配置させると、カットライン３３が歪んだ形状とな
り、カットライン３３を直線状に設計しようとすると、
カットラインを横切るネットの数は２本となる。
た場合に、セルブロック２１、２２及び２３の合計サイ
ズが、これらのセルブロックが配置される下地の領域サ
イズよりも大きくなり、カットライン３３により分割さ
れた１方の領域上にセルブロック２１、２２及び２３を
配置することができなくなる。また、図４に示すよう
に、下地３５における１方の領域３５ａ上に配置される
予定であったセルブロックを他方の領域３５ｂ上に侵入
して配置させると、カットライン３３が歪んだ形状とな
り、カットライン３３を直線状に設計しようとすると、
カットラインを横切るネットの数は２本となる。
【００４０】そこで、本実施例においては、例えばセル
ブロック２１、２２及び２３のうち、ステップ１４にお
いて算出されたスラック値に余裕がある（少なくともス
ラック値が正の値である）セルブロック２２を交換対象
として選択する。そして、図４に示すように、このセル
ブロック２２と同一の機能を有しており、交換すること
によりスラック値を負にすることなくサイズを小さくす
ることができる予備セルブロック３４をライブラリ９か
ら選択して、セルブロック２２を予備セルブロック３４
に置き換える。これにより、図５に示すように、１方の
領域３５ａのサイズよりもセルブロック２１及び２３と
予備セルブロック３４との合計サイズが小さくなるの
で、領域３５ａ上にセルブロック２１及び２３並びに予
備セルブロック３４を配置することができる。その結
果、カットライン３３を横切るネット数を最少にした状
態で、分割された全てのセルブロックを所定の領域上に
配置することができる。
ブロック２１、２２及び２３のうち、ステップ１４にお
いて算出されたスラック値に余裕がある（少なくともス
ラック値が正の値である）セルブロック２２を交換対象
として選択する。そして、図４に示すように、このセル
ブロック２２と同一の機能を有しており、交換すること
によりスラック値を負にすることなくサイズを小さくす
ることができる予備セルブロック３４をライブラリ９か
ら選択して、セルブロック２２を予備セルブロック３４
に置き換える。これにより、図５に示すように、１方の
領域３５ａのサイズよりもセルブロック２１及び２３と
予備セルブロック３４との合計サイズが小さくなるの
で、領域３５ａ上にセルブロック２１及び２３並びに予
備セルブロック３４を配置することができる。その結
果、カットライン３３を横切るネット数を最少にした状
態で、分割された全てのセルブロックを所定の領域上に
配置することができる。
【００４１】また、図６に示すように、ステップ１２に
おいて、セルブロック２１、３６及び２３と、セルブロ
ック２４、２５及び２６とに分割された場合に、セルブ
ロック２１、３６及び２３の合計サイズが下地領域３５
ａのサイズよりも小さい場合であっても、セルブロック
３６の特性と領域３５ａの下地特性（下地種類及び方
向）１Ａとが一致しないことがある。そうすると、領域
３５ａ上にセルブロック３６を配置することができず、
このセルブロック３６を設定された領域３５ａ以外の領
域に配置すると、配線混雑度が劣化する。
おいて、セルブロック２１、３６及び２３と、セルブロ
ック２４、２５及び２６とに分割された場合に、セルブ
ロック２１、３６及び２３の合計サイズが下地領域３５
ａのサイズよりも小さい場合であっても、セルブロック
３６の特性と領域３５ａの下地特性（下地種類及び方
向）１Ａとが一致しないことがある。そうすると、領域
３５ａ上にセルブロック３６を配置することができず、
このセルブロック３６を設定された領域３５ａ以外の領
域に配置すると、配線混雑度が劣化する。
【００４２】そこで、下地特性が一致しないことにより
分割されたセルブロックの一部を所定の領域に配置する
ことができない場合に、本実施例においては、セルブロ
ック３６と同一の機能を有しており、交換することによ
りスラック値を負にすることがない予備セルブロックで
あって、下地特性１Ａを有する領域３５ａ上に配置する
ことができる予備セルブロック３７をライブラリ９から
選択して、セルブロック３６を予備セルブロック３７に
置き換える。これにより、領域３５ａ上にセルブロック
２１及び２３と予備セルブロック３７とを配置すること
ができ、未配置のセルブロックの発生を防止することが
できる。また、設定された領域３５ａ以外の領域にセル
ブロック３６を配置する必要がないので、カットライン
を横切るネットの数が増加することを防止することがで
きる。
分割されたセルブロックの一部を所定の領域に配置する
ことができない場合に、本実施例においては、セルブロ
ック３６と同一の機能を有しており、交換することによ
りスラック値を負にすることがない予備セルブロックで
あって、下地特性１Ａを有する領域３５ａ上に配置する
ことができる予備セルブロック３７をライブラリ９から
選択して、セルブロック３６を予備セルブロック３７に
置き換える。これにより、領域３５ａ上にセルブロック
２１及び２３と予備セルブロック３７とを配置すること
ができ、未配置のセルブロックの発生を防止することが
できる。また、設定された領域３５ａ以外の領域にセル
ブロック３６を配置する必要がないので、カットライン
を横切るネットの数が増加することを防止することがで
きる。
【００４３】
【発明の効果】以上詳述したように、本発明によれば、
カットラインを横切るネットの数を最小とする条件で２
以上の群に分割されたセルブロックを２以上の下地の領
域に割り当てた後、分割されたセルブロック群に属する
セルブロックを予め準備された予備セルブロックに交換
するので、カットラインを横切るネットの数を最小とす
る条件で２以上の群に分割されたセルブロックを所定の
領域上に配置することができ、カットラインを横切るネ
ットの数が増加して配線混雑度が劣化することを防止す
ることができる。
カットラインを横切るネットの数を最小とする条件で２
以上の群に分割されたセルブロックを２以上の下地の領
域に割り当てた後、分割されたセルブロック群に属する
セルブロックを予め準備された予備セルブロックに交換
するので、カットラインを横切るネットの数を最小とす
る条件で２以上の群に分割されたセルブロックを所定の
領域上に配置することができ、カットラインを横切るネ
ットの数が増加して配線混雑度が劣化することを防止す
ることができる。
【図１】本発明の実施例に係る半導体集積回路の設計装
置を示すブロック図である。
置を示すブロック図である。
【図２】本発明の実施例に係る半導体集積回路の設計方
法を示すフローチャートである。
法を示すフローチャートである。
【図３】ステップ１２においてカットラインを横切るネ
ット数を最小にするために分割されたセルブロックを示
す模式図である。
ット数を最小にするために分割されたセルブロックを示
す模式図である。
【図４】本実施例において、セルブロックを予備セルブ
ロックに交換する例を示す模式図である。
ロックに交換する例を示す模式図である。
【図５】図４に示す予備セルブロックが配置された例を
示す模式図である。
示す模式図である。
【図６】本実施例において、セルブロックを予備セルブ
ロックに交換する例を示す模式図である。
ロックに交換する例を示す模式図である。
【図７】従来の半導体集積回路の設計装置を示すブロッ
ク図である。
ク図である。
【図８】従来の半導体集積回路の設計方法を示すフロー
チャートである。
チャートである。
【図９】ステップ５２においてカットラインを横切るネ
ット数を最小にするために分割されたセルブロックを示
す模式図である。
ット数を最小にするために分割されたセルブロックを示
す模式図である。
【図１０】分割されたセルブロックが下地上に配置され
た状態を示す模式図である。
た状態を示す模式図である。
【図１１】セルブロックが配置される下地の特性を示す
模式図である。
模式図である。
３，４３；制御装置 ４，４４；分割装置 ５，４５；カットライン作成装置 ６，４６；マッピング装置 ７；ブロック交換装置 ８；スラック計算装置 ２１，２２，２３，２４，２５，２６，３６，６１，６
２，６３，６４，６５，６６，７４；セルブロック ２７，２８，２９，３０，３１，３２，６７，６８，６
９，７０，７１，７２；ネット ３３，７３；カットライン ３４，３７；予備セルブロック ３５，７５；下地 ３５ａ，３５ｂ，７５ａ，７５ｂ；領域
２，６３，６４，６５，６６，７４；セルブロック ２７，２８，２９，３０，３１，３２，６７，６８，６
９，７０，７１，７２；ネット ３３，７３；カットライン ３４，３７；予備セルブロック ３５，７５；下地 ３５ａ，３５ｂ，７５ａ，７５ｂ；領域
Claims (9)
- 【請求項１】 半導体集積回路の下地にカットラインを
作成して下地を２以上の領域に分割する工程と、前記カ
ットラインを横切るネットの数を最小とする条件で複数
のセルブロックを２以上の群に分割して前記下地の２以
上の領域に夫々割り当てる工程と、前記セルブロック群
に属する複数のセルブロックの合計サイズが対応する領
域のサイズよりも大きい場合に、前記セルブロック群か
ら選択された１又は２以上のセルブロックを夫々予め準
備された１又は２以上の予備セルブロックに交換して、
前記対応する領域上に配置されるセルブロック及び予備
セルブロックの合計サイズを前記対応する領域のサイズ
以下にする工程と、を有することを特徴とする半導体集
積回路の設計方法。 - 【請求項２】 前記対応する領域上に配置されるセルブ
ロック及び予備セルブロックの合計サイズを前記対応す
る領域のサイズ以下にする工程の前に、前記セルブロッ
ク群に属するセルブロックに接続されたネットのスラッ
ク値を計算する工程を有し、前記対応する領域上に配置
されるセルブロック及び予備セルブロックの合計サイズ
を前記対応する領域のサイズ以下にする工程において前
記セルブロック群から選択される１又は２以上のセルブ
ロックは、これに接続されたネットのスラック値が正の
値となるものであることを特徴とする請求項１に記載の
半導体集積回路の設計方法。 - 【請求項３】 前記１又は２以上の予備セルブロック
は、夫々交換されるセルブロックと同一の機能であっ
て、交換されるセルブロックよりも小さいサイズを有す
ると共に、前記予備セルブロックへの交換後に前記予備
セルブロックに接続されるネットのスラック値が０又は
正の値となるものであることを特徴とする請求項２に記
載の半導体集積回路の設計方法。 - 【請求項４】 半導体集積回路の下地にカットラインを
作成して下地を２以上の領域に分割する工程と、前記カ
ットラインを横切るネットの数を最小とする条件で複数
のセルブロックを２以上の群に分割して前記下地の２以
上の領域に夫々割り当てる工程と、前記セルブロック群
に属するセルブロックの下地特性が対応する領域の下地
特性と異なる場合に、配置される下地と異なる下地特性
を有する１又は２以上のセルブロックを夫々予め準備さ
れた１又は２以上の予備セルブロックに交換して、前記
対応する領域上に配置されるセルブロック及び予備セル
ブロックの下地特性と前記対応する領域の下地特性とを
一致させる工程と、を有することを特徴とする半導体集
積回路の設計方法。 - 【請求項５】 前記１又は２以上の予備セルブロック
は、夫々交換されるセルブロックと同一の機能であっ
て、配置される下地と一致する下地特性を有すると共
に、前記予備セルブロックへの交換後に前記予備セルブ
ロックに接続されるネットのスラック値が０又は正の値
となるものであることを特徴とする請求項４に記載の半
導体集積回路の設計方法。 - 【請求項６】 半導体集積回路の下地にカットラインを
作成して下地を２以上の領域に分割するカットライン作
成装置と、前記カットラインを横切るネットの数を最小
とする条件で複数のセルブロックを２以上の群に分割し
て前記下地の２以上の領域に夫々割り当てる分割装置
と、予め複数の予備セルブロックが格納されたライブラ
リと、前記セルブロック群に属する複数のセルブロック
の合計サイズが対応する領域のサイズよりも大きい場合
に、前記セルブロック群から選択された１又は２以上の
セルブロックを夫々前記ライブラリに格納された１又は
２以上の予備セルブロックに交換して、前記対応する領
域上に配置されるセルブロック及び予備セルブロックの
合計サイズを前記対応する領域のサイズ以下にするブロ
ック交換装置と、を有することを特徴とする半導体集積
回路の設計装置。 - 【請求項７】 半導体集積回路の下地にカットラインを
作成して下地を２以上の領域に分割するカットライン作
成装置と、前記カットラインを横切るネットの数を最小
とする条件で複数のセルブロックを２以上の群に分割し
て前記下地の２以上の領域に夫々割り当てる分割装置
と、予め複数の予備セルブロックが格納されたライブラ
リと、前記セルブロック群に属するセルブロックの下地
特性が対応する領域の下地特性と異なる場合に、配置さ
れる下地と異なる下地特性を有する１又は２以上のセル
ブロックを夫々前記ライブラリに格納された１又は２以
上の予備セルブロックに交換して、前記対応する領域上
に配置されるセルブロック及び予備セルブロックの下地
特性と前記対応する領域の下地特性とを一致させるブロ
ック交換装置と、を有することを特徴とする半導体集積
回路の設計装置。 - 【請求項８】 前記セルブロック及び前記予備セルブロ
ックに接続されるネットのスラック値を計算するスラッ
ク計算装置を有し、前記ブロック交換装置は前記スラッ
ク値に基づいて選択されるセルブロック及び前記ライブ
ラリに格納された予備セルブロックを決定するものであ
ることを特徴とする請求項６又は７に記載の半導体集積
回路の設計装置。 - 【請求項９】 前記ライブラリは互いに同一の機能を有
すると共に、互いに異なる下地特性、サイズ及び形を有
する予備セルブロックが格納されていることを特徴とす
る請求項６乃至８のいずれか１項に記載の半導体集積回
路の設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26436998A JP3144392B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体集積回路の設計方法及び設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26436998A JP3144392B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体集積回路の設計方法及び設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000100951A JP2000100951A (ja) | 2000-04-07 |
| JP3144392B2 true JP3144392B2 (ja) | 2001-03-12 |
Family
ID=17402205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26436998A Expired - Fee Related JP3144392B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体集積回路の設計方法及び設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144392B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639176B1 (en) * | 1998-11-13 | 2003-10-28 | Elpatronic Ag | Method and device for producing welded blanks |
| KR101819530B1 (ko) * | 2016-11-02 | 2018-01-17 | 주식회사 정글 | 골전도 스피커가 장착된 안경 다리 |
| US10380864B2 (en) | 2014-08-20 | 2019-08-13 | Finewell Co., Ltd. | Watching system, watching detection device, and watching notification device |
| US10506343B2 (en) | 2012-06-29 | 2019-12-10 | Finewell Co., Ltd. | Earphone having vibration conductor which conducts vibration, and stereo earphone including the same |
| US11526033B2 (en) | 2018-09-28 | 2022-12-13 | Finewell Co., Ltd. | Hearing device |
| US11601538B2 (en) | 2014-12-18 | 2023-03-07 | Finewell Co., Ltd. | Headset having right- and left-ear sound output units with through-holes formed therein |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10467373B2 (en) * | 2018-02-21 | 2019-11-05 | Xilinx, Inc. | Method of selecting routing resources in a multi-chip integrated circuit device |
-
1998
- 1998-09-18 JP JP26436998A patent/JP3144392B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639176B1 (en) * | 1998-11-13 | 2003-10-28 | Elpatronic Ag | Method and device for producing welded blanks |
| US10506343B2 (en) | 2012-06-29 | 2019-12-10 | Finewell Co., Ltd. | Earphone having vibration conductor which conducts vibration, and stereo earphone including the same |
| US10380864B2 (en) | 2014-08-20 | 2019-08-13 | Finewell Co., Ltd. | Watching system, watching detection device, and watching notification device |
| US11601538B2 (en) | 2014-12-18 | 2023-03-07 | Finewell Co., Ltd. | Headset having right- and left-ear sound output units with through-holes formed therein |
| KR101819530B1 (ko) * | 2016-11-02 | 2018-01-17 | 주식회사 정글 | 골전도 스피커가 장착된 안경 다리 |
| US11526033B2 (en) | 2018-09-28 | 2022-12-13 | Finewell Co., Ltd. | Hearing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000100951A (ja) | 2000-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7039881B2 (en) | Modification of integrated circuits | |
| US6996787B2 (en) | Integrated circuit cells | |
| US20080005711A1 (en) | Method and apparatus for approximating diagonal lines in placement | |
| JP3144392B2 (ja) | 半導体集積回路の設計方法及び設計装置 | |
| US20060048088A1 (en) | Computer automated design method, program for executing an application on a computer automated design system, and semiconductor integrated circuit | |
| JPS63107041A (ja) | レイアウト設計における配置改良方法 | |
| US10936784B2 (en) | Planning method for power metal lines | |
| JPH09223744A (ja) | Ｖｌｓｉチップへの回路の配置方法 | |
| JP2004039933A (ja) | マスク設計システム、マスク設計方法、およびマスク設計処理またはレイアウト設計処理をコンピュータに実行させるためのプログラム | |
| JP2970567B2 (ja) | 配線電流密度低減システム | |
| JP3064925B2 (ja) | レイアウト方法 | |
| JP2766284B2 (ja) | 半導体集積回路のレイアウト支援装置 | |
| JPH07121600A (ja) | 配線経路処理方法 | |
| JP2914274B2 (ja) | 自動配置処理方法およびその装置 | |
| JP2656840B2 (ja) | チャネル配線装置 | |
| JP2921454B2 (ja) | 集積回路の配線方法 | |
| JP3133718B2 (ja) | レイアウト方法 | |
| JPH1070241A (ja) | 自動配置方法 | |
| JP2001147954A (ja) | 半導体集積回路のフロアプラン作成方法 | |
| JPH10209287A (ja) | クロック供給系のレイアウト設計方法 | |
| JPH02266546A (ja) | 集積回路装置における集積回路素子の配置方法 | |
| JPH04101276A (ja) | 集積回路設計装置 | |
| JP2001216341A (ja) | 自動配置配線方法 | |
| JPH06236417A (ja) | 基板上への電気部品自動配置装置及び電気部品の自動配置方法 | |
| JP2002217301A (ja) | 配線遅延違反修正装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |