JP3144392B2 - 半導体集積回路の設計方法及び設計装置 - Google Patents
半導体集積回路の設計方法及び設計装置Info
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- JP3144392B2 JP3144392B2 JP26436998A JP26436998A JP3144392B2 JP 3144392 B2 JP3144392 B2 JP 3144392B2 JP 26436998 A JP26436998 A JP 26436998A JP 26436998 A JP26436998 A JP 26436998A JP 3144392 B2 JP3144392 B2 JP 3144392B2
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Description
【0001】
【発明の属する技術分野】本発明は半導体集積回路のセ
ル等を所定の領域に配置するための設計方法及び設計装
置に関する。
ル等を所定の領域に配置するための設計方法及び設計装
置に関する。
【0002】
【従来の技術】従来より、所定の領域にセル等を配置す
るための設計装置は公知である(ゲート敷き詰め型ゲー
トアレイ用配置アルゴリズム、第4回回路とシステム軽
井沢ワークショップ、pp.367-372)。図7は従来の半導
体集積回路の設計装置を示すブロック図であり、図8は
その設計方法を示すフローチャートである。図7に示す
ように、半導体集積回路の設計装置は制御装置43を有
しており、制御装置43は、半導体集積回路の下地を所
定の領域に分割するカットラインを作成するカットライ
ン作成装置45、カットラインにより分割された領域に
セルブロックを分割する分割装置(ミニカット装置)4
4及び所定のセルブロックをカットラインにより分割さ
れた領域に配置するマッピング装置46に接続されてい
る。
るための設計装置は公知である(ゲート敷き詰め型ゲー
トアレイ用配置アルゴリズム、第4回回路とシステム軽
井沢ワークショップ、pp.367-372)。図7は従来の半導
体集積回路の設計装置を示すブロック図であり、図8は
その設計方法を示すフローチャートである。図7に示す
ように、半導体集積回路の設計装置は制御装置43を有
しており、制御装置43は、半導体集積回路の下地を所
定の領域に分割するカットラインを作成するカットライ
ン作成装置45、カットラインにより分割された領域に
セルブロックを分割する分割装置(ミニカット装置)4
4及び所定のセルブロックをカットラインにより分割さ
れた領域に配置するマッピング装置46に接続されてい
る。
【0003】このように構成された設計装置を使用し
て、半導体集積回路のセルブロックを配置する方法につ
いて、以下に説明する。図8に示すように、先ず、制御
装置43は、カットラインを作成する方向、位置及び順
序が登録されたファイルであるカットライン指示ファイ
ルを読み込み、カットライン作成装置45にカットライ
ンを作成するように指示する。これにより、カットライ
ン作成装置45は、指示された方向及び位置等に基づい
て、半導体集積回路の下地にカットラインを作成する
(ステップ51)。
て、半導体集積回路のセルブロックを配置する方法につ
いて、以下に説明する。図8に示すように、先ず、制御
装置43は、カットラインを作成する方向、位置及び順
序が登録されたファイルであるカットライン指示ファイ
ルを読み込み、カットライン作成装置45にカットライ
ンを作成するように指示する。これにより、カットライ
ン作成装置45は、指示された方向及び位置等に基づい
て、半導体集積回路の下地にカットラインを作成する
(ステップ51)。
【0004】カットラインの作成後、制御装置43は分
割装置44にセルブロックの分割を依頼する。分割装置
44は、カットラインを横切るネットの数が最小になる
ように複数のセルブロックを分割する(ステップ5
2)。
割装置44にセルブロックの分割を依頼する。分割装置
44は、カットラインを横切るネットの数が最小になる
ように複数のセルブロックを分割する(ステップ5
2)。
【0005】その後、制御装置43はカットライン指示
ファイルが空になっているかどうかを調査し(ステップ
53)、カットライン指示ファイルが空になっていない
場合には、ステップ51のカットライン作成処理及びス
テップ52のセルブロックの分割処理を繰り返す。
ファイルが空になっているかどうかを調査し(ステップ
53)、カットライン指示ファイルが空になっていない
場合には、ステップ51のカットライン作成処理及びス
テップ52のセルブロックの分割処理を繰り返す。
【0006】ステップ53において、カットライン指示
ファイルが空になっていると判断されると、制御装置4
3はマッピング装置46にセルブロックの下地への配置
を依頼する。マッピング装置46は、与えられたセルブ
ロックの配置位置をネットの長さの合計が最小になるよ
うに求めて、セルブロックを各領域内に配置する(ステ
ップ54)。
ファイルが空になっていると判断されると、制御装置4
3はマッピング装置46にセルブロックの下地への配置
を依頼する。マッピング装置46は、与えられたセルブ
ロックの配置位置をネットの長さの合計が最小になるよ
うに求めて、セルブロックを各領域内に配置する(ステ
ップ54)。
【0007】図9は、ステップ52においてカットライ
ンを横切るネット数を最小にするために分割されたセル
ブロックを示す模式図である。図9に示すように、セル
ブロック61とセルブロック62とはネット67及び6
8により接続されており、セルブロック62とセルブロ
ック63とはネット69及び70により接続されてい
る。また、セルブロック64とセルブロック65とはネ
ット71により接続され、セルブロック65とセルブロ
ック66とはネット72により接続されている。従っ
て、セルブロック61、62及び63と、セルブロック
64、65及び66とに分割してカットライン73の両
側に配置すると、カットライン73を横切るネット数は
0本となる。
ンを横切るネット数を最小にするために分割されたセル
ブロックを示す模式図である。図9に示すように、セル
ブロック61とセルブロック62とはネット67及び6
8により接続されており、セルブロック62とセルブロ
ック63とはネット69及び70により接続されてい
る。また、セルブロック64とセルブロック65とはネ
ット71により接続され、セルブロック65とセルブロ
ック66とはネット72により接続されている。従っ
て、セルブロック61、62及び63と、セルブロック
64、65及び66とに分割してカットライン73の両
側に配置すると、カットライン73を横切るネット数は
0本となる。
【0008】しかし、各セルブロックは種々のサイズを
有しており、図9に示すようにカットラインを横切るネ
ット数を最小にしようとすると、分割されたセルブロッ
クの合計サイズに偏りが生じることがある。そうする
と、分割されたセルブロックが配置される下地領域はサ
イズが限定されているので、下地の領域サイズに対し
て、その領域に配置されるセルブロックの合計サイズが
大きくなると、設計された領域にセルブロックを配置す
ることができなくなる。
有しており、図9に示すようにカットラインを横切るネ
ット数を最小にしようとすると、分割されたセルブロッ
クの合計サイズに偏りが生じることがある。そうする
と、分割されたセルブロックが配置される下地領域はサ
イズが限定されているので、下地の領域サイズに対し
て、その領域に配置されるセルブロックの合計サイズが
大きくなると、設計された領域にセルブロックを配置す
ることができなくなる。
【0009】従って、ステップ52においては、カット
ラインを横切るネットの数が最小になるようにすると共
に、分割された1方のセルブロックの合計サイズ及び他
方のセルブロックの合計サイズが、夫々、カットライン
により分割された1方の下地領域サイズ及び他方の下地
領域サイズを越えることがないようにして、セルブロッ
クの分割を設計する必要がある。
ラインを横切るネットの数が最小になるようにすると共
に、分割された1方のセルブロックの合計サイズ及び他
方のセルブロックの合計サイズが、夫々、カットライン
により分割された1方の下地領域サイズ及び他方の下地
領域サイズを越えることがないようにして、セルブロッ
クの分割を設計する必要がある。
【0010】
【発明が解決しようとする課題】しかしながら、上述の
従来の設計方法によりセルブロックを配置する場合に、
カットラインを横切るネット数を最小にすると共に、カ
ットラインにより分割された下地領域サイズ及び各領域
上に配置されるセルブロックの合計サイズを考慮する必
要があるが、これはNP完全問題(NP-complete proble
m)であり、分割されるセルブロックを実用時間で求め
ることができないことがある。
従来の設計方法によりセルブロックを配置する場合に、
カットラインを横切るネット数を最小にすると共に、カ
ットラインにより分割された下地領域サイズ及び各領域
上に配置されるセルブロックの合計サイズを考慮する必
要があるが、これはNP完全問題(NP-complete proble
m)であり、分割されるセルブロックを実用時間で求め
ることができないことがある。
【0011】そこで、カットラインを横切るネットの数
を最小にするために分割されたセルブロックを、設計さ
れた領域と異なった領域に配置する必要が生じることが
ある。例えば、カットラインを横切るネット数を最小に
するために複数のセルブロックを分割した結果、図9に
示すように、セルブロック61、62及び63が属する
群と、セルブロック64、65及び66が属する群とに
分割されたとすると、カットライン73を横切るネット
数は0本となる。
を最小にするために分割されたセルブロックを、設計さ
れた領域と異なった領域に配置する必要が生じることが
ある。例えば、カットラインを横切るネット数を最小に
するために複数のセルブロックを分割した結果、図9に
示すように、セルブロック61、62及び63が属する
群と、セルブロック64、65及び66が属する群とに
分割されたとすると、カットライン73を横切るネット
数は0本となる。
【0012】しかし、この場合に、セルブロック61、
62及び63の合計サイズは配置される領域の合計サイ
ズよりも大きくなるので、図10に示すように、1方の
領域75aに配置される予定であるセルブロック65
を、他方の領域75bに侵入して配置することになる。
これによりカットライン73は歪んだ形状となり、カッ
トライン73を直線状に設計しようとすると、カットラ
インを横切るネットの数は2本となる。このように、カ
ットラインを横切るネットを最小にすることにより、配
線混雑度の最小化を図った結果、予め設定されたカット
ラインの両側に良好な状態で複数のセルブロックを配置
することができず、配線混雑度を劣化させてしまう。
62及び63の合計サイズは配置される領域の合計サイ
ズよりも大きくなるので、図10に示すように、1方の
領域75aに配置される予定であるセルブロック65
を、他方の領域75bに侵入して配置することになる。
これによりカットライン73は歪んだ形状となり、カッ
トライン73を直線状に設計しようとすると、カットラ
インを横切るネットの数は2本となる。このように、カ
ットラインを横切るネットを最小にすることにより、配
線混雑度の最小化を図った結果、予め設定されたカット
ラインの両側に良好な状態で複数のセルブロックを配置
することができず、配線混雑度を劣化させてしまう。
【0013】また、分割されたセルブロックが、夫々カ
ットラインにより分割された下地領域に配置することが
できる合計サイズを有している場合であっても、設定さ
れた下地に所定のセルブロックを配置することができな
いことがある。これは、図11に示すように、ゲートア
レイを設計する場合に、セルブロックが配置される下地
は種々の種類及び方向を有しているからである。なお、
図11において、下地75の各領域内には下地の種類及
び方向を表す下地特性1A及び1Bを示し、セルブロッ
ク74の各領域内に配置することができる下地の下地特
性を示している。
ットラインにより分割された下地領域に配置することが
できる合計サイズを有している場合であっても、設定さ
れた下地に所定のセルブロックを配置することができな
いことがある。これは、図11に示すように、ゲートア
レイを設計する場合に、セルブロックが配置される下地
は種々の種類及び方向を有しているからである。なお、
図11において、下地75の各領域内には下地の種類及
び方向を表す下地特性1A及び1Bを示し、セルブロッ
ク74の各領域内に配置することができる下地の下地特
性を示している。
【0014】図11に示すように、セルブロック61、
63、64、65及び66の特性は設計された配置位置
の下地特性1A及び1Bと一致しているので、1方の領
域75a上にセルブロック61及び63を配置すること
ができると共に、他方の領域75b上にセルブロック6
4、65及び66を配置することができる。しかし、セ
ルブロック74は下地特性1Bの下地上にのみ配置する
ことができるセルブロックであり、セルブロック74の
特性と領域75aの下地特性1Aとが一致しないので、
領域75a上にセルブロック74を配置することはでき
ない。その結果、設計された領域75aと異なる領域上
にセルブロック74を配置する必要があり、図10に示
す場合と同様に、配線混雑度が劣化する。
63、64、65及び66の特性は設計された配置位置
の下地特性1A及び1Bと一致しているので、1方の領
域75a上にセルブロック61及び63を配置すること
ができると共に、他方の領域75b上にセルブロック6
4、65及び66を配置することができる。しかし、セ
ルブロック74は下地特性1Bの下地上にのみ配置する
ことができるセルブロックであり、セルブロック74の
特性と領域75aの下地特性1Aとが一致しないので、
領域75a上にセルブロック74を配置することはでき
ない。その結果、設計された領域75aと異なる領域上
にセルブロック74を配置する必要があり、図10に示
す場合と同様に、配線混雑度が劣化する。
【0015】なお、他に、半導体集積回路のセルのレイ
アウト方法として、信号伝播の遅延時間を最適化するこ
とができる種々のレイアウト方法が提案されている(特
開平5−206271号公報、特開平5−343522
号公報、特開平7−94586号公報及び特開平7−1
69839号公報)。しかし、これらの従来のレイアウ
ト方法を使用しても、容易に複数のセルブロックをカッ
トラインにより分割された領域に配置することはできな
い。
アウト方法として、信号伝播の遅延時間を最適化するこ
とができる種々のレイアウト方法が提案されている(特
開平5−206271号公報、特開平5−343522
号公報、特開平7−94586号公報及び特開平7−1
69839号公報)。しかし、これらの従来のレイアウ
ト方法を使用しても、容易に複数のセルブロックをカッ
トラインにより分割された領域に配置することはできな
い。
【0016】本発明はかかる問題点に鑑みてなされたも
のであって、配線混雑度を劣化させることなく、容易に
複数のセルブロックをカットラインにより分割された領
域に配置することができる半導体集積回路の設計方法及
び設計装置を提供することを目的とする。
のであって、配線混雑度を劣化させることなく、容易に
複数のセルブロックをカットラインにより分割された領
域に配置することができる半導体集積回路の設計方法及
び設計装置を提供することを目的とする。
【0017】
【課題を解決するための手段】本発明に係る半導体集積
回路の設計方法は、半導体集積回路の下地にカットライ
ンを作成して下地を2以上の領域に分割する工程と、前
記カットラインを横切るネットの数を最小とする条件で
複数のセルブロックを2以上の群に分割して前記下地の
2以上の領域に夫々割り当てる工程と、前記セルブロッ
ク群に属する複数のセルブロックの合計サイズが対応す
る領域のサイズよりも大きい場合に、前記セルブロック
群から選択された1又は2以上のセルブロックを夫々予
め準備された1又は2以上の予備セルブロックに交換し
て、前記対応する領域上に配置されるセルブロック及び
予備セルブロックの合計サイズを前記対応する領域のサ
イズ以下にする工程と、を有することを特徴とする。
回路の設計方法は、半導体集積回路の下地にカットライ
ンを作成して下地を2以上の領域に分割する工程と、前
記カットラインを横切るネットの数を最小とする条件で
複数のセルブロックを2以上の群に分割して前記下地の
2以上の領域に夫々割り当てる工程と、前記セルブロッ
ク群に属する複数のセルブロックの合計サイズが対応す
る領域のサイズよりも大きい場合に、前記セルブロック
群から選択された1又は2以上のセルブロックを夫々予
め準備された1又は2以上の予備セルブロックに交換し
て、前記対応する領域上に配置されるセルブロック及び
予備セルブロックの合計サイズを前記対応する領域のサ
イズ以下にする工程と、を有することを特徴とする。
【0018】本発明に係る半導体集積回路の設計方法
は、更に、前記対応する領域上に配置されるセルブロッ
ク及び予備セルブロックの合計サイズを前記対応する領
域のサイズ以下にする工程の前に、前記セルブロック群
に属するセルブロックに接続されたネットのスラック値
を計算する工程を有し、前記対応する領域上に配置され
るセルブロック及び予備セルブロックの合計サイズを前
記対応する領域のサイズ以下にする工程において前記セ
ルブロック群から選択される1又は2以上のセルブロッ
クは、これに接続されたネットのスラック値が正の値と
なるものとすることができる。
は、更に、前記対応する領域上に配置されるセルブロッ
ク及び予備セルブロックの合計サイズを前記対応する領
域のサイズ以下にする工程の前に、前記セルブロック群
に属するセルブロックに接続されたネットのスラック値
を計算する工程を有し、前記対応する領域上に配置され
るセルブロック及び予備セルブロックの合計サイズを前
記対応する領域のサイズ以下にする工程において前記セ
ルブロック群から選択される1又は2以上のセルブロッ
クは、これに接続されたネットのスラック値が正の値と
なるものとすることができる。
【0019】この場合に、前記1又は2以上の予備セル
ブロックは、夫々交換されるセルブロックと同一の機能
であって、交換されるセルブロックよりも小さいサイズ
を有すると共に、前記予備セルブロックへの交換後に前
記予備セルブロックに接続されるネットのスラック値が
0又は正の値となるものとすることができる。
ブロックは、夫々交換されるセルブロックと同一の機能
であって、交換されるセルブロックよりも小さいサイズ
を有すると共に、前記予備セルブロックへの交換後に前
記予備セルブロックに接続されるネットのスラック値が
0又は正の値となるものとすることができる。
【0020】本発明に係る他の半導体集積回路の設計方
法は、半導体集積回路の下地にカットラインを作成して
下地を2以上の領域に分割する工程と、前記カットライ
ンを横切るネットの数を最小とする条件で複数のセルブ
ロックを2以上の群に分割して前記下地の2以上の領域
に夫々割り当てる工程と、前記セルブロック群に属する
セルブロックの下地特性が対応する領域の下地特性と異
なる場合に、配置される下地と異なる下地特性を有する
1又は2以上のセルブロックを夫々予め準備された1又
は2以上の予備セルブロックに交換して、前記対応する
領域上に配置されるセルブロック及び予備セルブロック
の下地特性と前記対応する領域の下地特性とを一致させ
る工程と、を有することを特徴とする。
法は、半導体集積回路の下地にカットラインを作成して
下地を2以上の領域に分割する工程と、前記カットライ
ンを横切るネットの数を最小とする条件で複数のセルブ
ロックを2以上の群に分割して前記下地の2以上の領域
に夫々割り当てる工程と、前記セルブロック群に属する
セルブロックの下地特性が対応する領域の下地特性と異
なる場合に、配置される下地と異なる下地特性を有する
1又は2以上のセルブロックを夫々予め準備された1又
は2以上の予備セルブロックに交換して、前記対応する
領域上に配置されるセルブロック及び予備セルブロック
の下地特性と前記対応する領域の下地特性とを一致させ
る工程と、を有することを特徴とする。
【0021】この場合に、前記1又は2以上の予備セル
ブロックは、夫々交換されるセルブロックと同一の機能
であって、配置される下地と一致する下地特性を有する
と共に、前記予備セルブロックへの交換後に前記予備セ
ルブロックに接続されるネットのスラック値が0又は正
の値となるものとすることができる。
ブロックは、夫々交換されるセルブロックと同一の機能
であって、配置される下地と一致する下地特性を有する
と共に、前記予備セルブロックへの交換後に前記予備セ
ルブロックに接続されるネットのスラック値が0又は正
の値となるものとすることができる。
【0022】本発明に係る半導体集積回路の設計装置
は、半導体集積回路の下地にカットラインを作成して下
地を2以上の領域に分割するカットライン作成装置と、
前記カットラインを横切るネットの数を最小とする条件
で複数のセルブロックを2以上の群に分割して前記下地
の2以上の領域に夫々割り当てる分割装置と、予め複数
の予備セルブロックが格納されたライブラリと、前記セ
ルブロック群に属する複数のセルブロックの合計サイズ
が対応する領域のサイズよりも大きい場合に、前記セル
ブロック群から選択された1又は2以上のセルブロック
を夫々前記ライブラリに格納された1又は2以上の予備
セルブロックに交換して、前記対応する領域上に配置さ
れるセルブロック及び予備セルブロックの合計サイズを
前記対応する領域のサイズ以下にするブロック交換装置
と、を有することを特徴とする。
は、半導体集積回路の下地にカットラインを作成して下
地を2以上の領域に分割するカットライン作成装置と、
前記カットラインを横切るネットの数を最小とする条件
で複数のセルブロックを2以上の群に分割して前記下地
の2以上の領域に夫々割り当てる分割装置と、予め複数
の予備セルブロックが格納されたライブラリと、前記セ
ルブロック群に属する複数のセルブロックの合計サイズ
が対応する領域のサイズよりも大きい場合に、前記セル
ブロック群から選択された1又は2以上のセルブロック
を夫々前記ライブラリに格納された1又は2以上の予備
セルブロックに交換して、前記対応する領域上に配置さ
れるセルブロック及び予備セルブロックの合計サイズを
前記対応する領域のサイズ以下にするブロック交換装置
と、を有することを特徴とする。
【0023】本発明に係る他の半導体集積回路の設計装
置は、半導体集積回路の下地にカットラインを作成して
下地を2以上の領域に分割するカットライン作成装置
と、前記カットラインを横切るネットの数を最小とする
条件で複数のセルブロックを2以上の群に分割して前記
下地の2以上の領域に夫々割り当てる分割装置と、予め
複数の予備セルブロックが格納されたライブラリと、前
記セルブロック群に属するセルブロックの下地特性が対
応する領域の下地特性と異なる場合に、配置される下地
と異なる下地特性を有する1又は2以上のセルブロック
を夫々前記ライブラリに格納された1又は2以上の予備
セルブロックに交換して、前記対応する領域上に配置さ
れるセルブロック及び予備セルブロックの下地特性と前
記対応する領域の下地特性とを一致させるブロック交換
装置と、を有することを特徴とする。
置は、半導体集積回路の下地にカットラインを作成して
下地を2以上の領域に分割するカットライン作成装置
と、前記カットラインを横切るネットの数を最小とする
条件で複数のセルブロックを2以上の群に分割して前記
下地の2以上の領域に夫々割り当てる分割装置と、予め
複数の予備セルブロックが格納されたライブラリと、前
記セルブロック群に属するセルブロックの下地特性が対
応する領域の下地特性と異なる場合に、配置される下地
と異なる下地特性を有する1又は2以上のセルブロック
を夫々前記ライブラリに格納された1又は2以上の予備
セルブロックに交換して、前記対応する領域上に配置さ
れるセルブロック及び予備セルブロックの下地特性と前
記対応する領域の下地特性とを一致させるブロック交換
装置と、を有することを特徴とする。
【0024】本願発明の第1及び第2発明に係る半導体
集積回路の設計装置は、前記セルブロック及び前記予備
セルブロックに接続されるネットのスラック値を計算す
るスラック計算装置を有し、前記ブロック交換装置は前
記スラック値に基づいて選択されるセルブロック及び前
記ライブラリに格納された予備セルブロックを決定する
ものであることが好ましい。また、前記ライブラリは互
いに同一の機能を有すると共に、互いに異なる下地特
性、サイズ及び形を有する予備セルブロックが格納され
ていることが望ましい。
集積回路の設計装置は、前記セルブロック及び前記予備
セルブロックに接続されるネットのスラック値を計算す
るスラック計算装置を有し、前記ブロック交換装置は前
記スラック値に基づいて選択されるセルブロック及び前
記ライブラリに格納された予備セルブロックを決定する
ものであることが好ましい。また、前記ライブラリは互
いに同一の機能を有すると共に、互いに異なる下地特
性、サイズ及び形を有する予備セルブロックが格納され
ていることが望ましい。
【0025】従来の半導体集積回路の設計方法による
と、カットラインを横切るネットの数を最小とすると共
に、カットラインにより分割された下地領域のサイズ及
び各領域上に配置されるセルブロックの合計サイズ、並
びに下地の特性等を考慮して、複数のセルブロックを2
以上の群に分割し、夫々カットラインにより分割された
2以上の領域に割り当てる必要があったが、このよう
に、ネット数及び領域サイズ等を考慮して複数のセルブ
ロックを分割することは極めて困難であった。また、カ
ットラインを横切るネットの数を最小にするために分割
されたセルブロックを、設計された領域と異なる領域に
配置すると、カットラインを横切るネットの数が増加し
て、配線混雑度が劣化することがある。
と、カットラインを横切るネットの数を最小とすると共
に、カットラインにより分割された下地領域のサイズ及
び各領域上に配置されるセルブロックの合計サイズ、並
びに下地の特性等を考慮して、複数のセルブロックを2
以上の群に分割し、夫々カットラインにより分割された
2以上の領域に割り当てる必要があったが、このよう
に、ネット数及び領域サイズ等を考慮して複数のセルブ
ロックを分割することは極めて困難であった。また、カ
ットラインを横切るネットの数を最小にするために分割
されたセルブロックを、設計された領域と異なる領域に
配置すると、カットラインを横切るネットの数が増加し
て、配線混雑度が劣化することがある。
【0026】しかし、本発明においては、カットライン
を横切るネットの数を最小とする条件で2以上の群に分
割されたセルブロックを2以上の下地の領域に割り当て
た後、分割されたセルブロック群に属するセルブロック
を、合計サイズ又は下地特性等の理由により対応する下
地領域上に配置させることができない場合に、このセル
ブロックを予め準備された予備セルブロックに交換す
る。なお、セルブロック群に属する複数のセルブロック
の合計サイズが、対応する領域のサイズよりも大きい場
合には、交換対象となるセルブロックは、例えば、これ
に接続されたネットのスラック値が正の値となるものを
選択することができ、予備セルブロックは、夫々交換さ
れるセルブロックと同一の機能であって、交換されるセ
ルブロックよりも小さいサイズを有すると共に、前記予
備セルブロックへの交換後に前記予備セルブロックに接
続されるネットのスラック値が0又は正の値となるもの
を選択することができる。これにより、対応する領域に
配置されるセルブロック及び予備セルブロックの合計サ
イズを対応する領域のサイズ以下にすることができるの
で、カットラインを横切るネットの数を最小とする条件
で2以上の群に分割されたセルブロックを、所定の領域
上に配置することができる。
を横切るネットの数を最小とする条件で2以上の群に分
割されたセルブロックを2以上の下地の領域に割り当て
た後、分割されたセルブロック群に属するセルブロック
を、合計サイズ又は下地特性等の理由により対応する下
地領域上に配置させることができない場合に、このセル
ブロックを予め準備された予備セルブロックに交換す
る。なお、セルブロック群に属する複数のセルブロック
の合計サイズが、対応する領域のサイズよりも大きい場
合には、交換対象となるセルブロックは、例えば、これ
に接続されたネットのスラック値が正の値となるものを
選択することができ、予備セルブロックは、夫々交換さ
れるセルブロックと同一の機能であって、交換されるセ
ルブロックよりも小さいサイズを有すると共に、前記予
備セルブロックへの交換後に前記予備セルブロックに接
続されるネットのスラック値が0又は正の値となるもの
を選択することができる。これにより、対応する領域に
配置されるセルブロック及び予備セルブロックの合計サ
イズを対応する領域のサイズ以下にすることができるの
で、カットラインを横切るネットの数を最小とする条件
で2以上の群に分割されたセルブロックを、所定の領域
上に配置することができる。
【0027】また、セルブロック群に属するセルブロッ
クの下地特性が対応する領域の下地特性と異なる場合に
は、交換対象となる予備セルブロックは、夫々交換され
るセルブロックと同一の機能であって、配置される下地
と一致する下地特性を有すると共に、前記予備セルブロ
ックへの交換後に前記予備セルブロックに接続されるネ
ットのスラック値が0又は正の値となるものを選択する
ことができる。これにより、対応する領域に配置される
セルブロック及び予備セルブロックの下地特性を対応す
る領域の下地特性と一致させることができるので、カッ
トラインを横切るネットの数を最小とする条件で2以上
の群に分割されたセルブロックを、所定の領域上に配置
することができる。
クの下地特性が対応する領域の下地特性と異なる場合に
は、交換対象となる予備セルブロックは、夫々交換され
るセルブロックと同一の機能であって、配置される下地
と一致する下地特性を有すると共に、前記予備セルブロ
ックへの交換後に前記予備セルブロックに接続されるネ
ットのスラック値が0又は正の値となるものを選択する
ことができる。これにより、対応する領域に配置される
セルブロック及び予備セルブロックの下地特性を対応す
る領域の下地特性と一致させることができるので、カッ
トラインを横切るネットの数を最小とする条件で2以上
の群に分割されたセルブロックを、所定の領域上に配置
することができる。
【0028】従って、本発明においては、カットライン
を横切るネットの数を最小にするために分割されたセル
ブロックを、設計された領域と異なる領域に配置する必
要がなくなるので、カットラインを横切るネットの数が
増加して配線混雑度が劣化することを防止することがで
きる。
を横切るネットの数を最小にするために分割されたセル
ブロックを、設計された領域と異なる領域に配置する必
要がなくなるので、カットラインを横切るネットの数が
増加して配線混雑度が劣化することを防止することがで
きる。
【0029】
【発明の実施の形態】以下、本発明の実施例に係る半導
体集積回路の設計方法及び設計装置について、添付の図
面を参照して具体的に説明する。図1は本発明の実施例
に係る半導体集積回路の設計装置を示すブロック図であ
り、図2はその設計方法を示すフローチャートである。
体集積回路の設計方法及び設計装置について、添付の図
面を参照して具体的に説明する。図1は本発明の実施例
に係る半導体集積回路の設計装置を示すブロック図であ
り、図2はその設計方法を示すフローチャートである。
【0030】図1に示すように、半導体集積回路の設計
装置は制御装置3並びに種々の機能、サイズ、配置でき
る下地種類及び方向を有する予備セルブロックが格納さ
れたライブラリ9を有する。また、制御装置3は、半導
体集積回路の下地を所定の領域に分割するカットライン
を作成するカットライン作成装置5、カットラインによ
り分割された領域にセルブロックを分割する分割装置
(ミニカット装置)4、所定のセルブロックをカットラ
インにより分割された領域に配置するマッピング装置
6、セルブロック間を接続するネットのスラック値を計
算するスラック計算装置8及び所定の下地上に配置する
ことができないセルブロックをライブラリ9内に格納さ
れた予備セルブロックと交換するフロック交換装置7に
接続されている。
装置は制御装置3並びに種々の機能、サイズ、配置でき
る下地種類及び方向を有する予備セルブロックが格納さ
れたライブラリ9を有する。また、制御装置3は、半導
体集積回路の下地を所定の領域に分割するカットライン
を作成するカットライン作成装置5、カットラインによ
り分割された領域にセルブロックを分割する分割装置
(ミニカット装置)4、所定のセルブロックをカットラ
インにより分割された領域に配置するマッピング装置
6、セルブロック間を接続するネットのスラック値を計
算するスラック計算装置8及び所定の下地上に配置する
ことができないセルブロックをライブラリ9内に格納さ
れた予備セルブロックと交換するフロック交換装置7に
接続されている。
【0031】このように構成された設計装置を使用し
て、半導体集積回路のセルブロックを配置する方法につ
いて、以下に説明する。図2に示すように、先ず、制御
装置3は、カットラインを作成する方向、位置及び順序
が登録されたファイルであるカットライン指示ファイル
を読み込み、カットライン作成装置5にカットラインを
作成するように指示する。これにより、カットライン作
成装置5は、指示された方向及び位置等に基づいて、半
導体集積回路の下地にカットラインを作成する(ステッ
プ11)。
て、半導体集積回路のセルブロックを配置する方法につ
いて、以下に説明する。図2に示すように、先ず、制御
装置3は、カットラインを作成する方向、位置及び順序
が登録されたファイルであるカットライン指示ファイル
を読み込み、カットライン作成装置5にカットラインを
作成するように指示する。これにより、カットライン作
成装置5は、指示された方向及び位置等に基づいて、半
導体集積回路の下地にカットラインを作成する(ステッ
プ11)。
【0032】カットラインの作成後、制御装置3は分割
装置4にセルブロックの分割を依頼する。分割装置4
は、カットラインを横切るネットの数が最小になるよう
にセルブロックを分割する(ステップ12)。このと
き、カットラインを横切るネットの数を最小にした状態
で、カットラインの両側に配置されるセルブロックの合
計サイズが、夫々、配置する下地の領域サイズを越えな
いようにすることができれば、その状態でセルブロック
を分割する。
装置4にセルブロックの分割を依頼する。分割装置4
は、カットラインを横切るネットの数が最小になるよう
にセルブロックを分割する(ステップ12)。このと
き、カットラインを横切るネットの数を最小にした状態
で、カットラインの両側に配置されるセルブロックの合
計サイズが、夫々、配置する下地の領域サイズを越えな
いようにすることができれば、その状態でセルブロック
を分割する。
【0033】その後、制御装置3はカットライン指示フ
ァイルが空になっているかどうかを調査し(ステップ1
3)、カットライン指示ファイルが空になっていない場
合には、ステップ11のカットライン作成処理及びステ
ップ52にセルブロックの分割処理を繰り返す。
ァイルが空になっているかどうかを調査し(ステップ1
3)、カットライン指示ファイルが空になっていない場
合には、ステップ11のカットライン作成処理及びステ
ップ52にセルブロックの分割処理を繰り返す。
【0034】ステップ13において、カットライン指示
ファイルが空になっていると判断されると、制御装置3
はスラック計算装置8にスラック値の計算を依頼する。
これにより、スラック計算装置8は例えばゼロスラック
法を使用して、セルブロック間を接続する各ネットのス
ラック値を計算する(ステップ14)。このとき、スラ
ック計算装置8は、カットラインにより分割された領域
の中央にセルブロックが配置されるものとして、スラッ
ク値を計算する。なお、スラック値を計算する方法の1
つであるゼロスラック法は公知である(“Circuit Plac
ement for Predictable Performance”, ICCAD90, PP.8
8-91)。
ファイルが空になっていると判断されると、制御装置3
はスラック計算装置8にスラック値の計算を依頼する。
これにより、スラック計算装置8は例えばゼロスラック
法を使用して、セルブロック間を接続する各ネットのス
ラック値を計算する(ステップ14)。このとき、スラ
ック計算装置8は、カットラインにより分割された領域
の中央にセルブロックが配置されるものとして、スラッ
ク値を計算する。なお、スラック値を計算する方法の1
つであるゼロスラック法は公知である(“Circuit Plac
ement for Predictable Performance”, ICCAD90, PP.8
8-91)。
【0035】スラック値が計算された後、制御装置3は
ブロック交換装置7に、全てのセルブロックが対応する
領域に配置されることができるように、セルブロックの
交換を依頼する。ブロック交換装置7は、各下地領域の
下地特性(方向及び種類)と対応するセルブロックの下
地特性と比較して、設定された下地領域に所定のセルブ
ロックを配置することができるかどうかを調査する。そ
の結果、配置が不可能である場合には、設定された下地
領域に配置することができる予備セルブロックであっ
て、配置が不可能であるセルブロックと同一の機能を有
する予備セルブロックをライブラリから検索して、セル
ブロックを予備セルブロックに交換する。このとき、ブ
ロック交換装置7は、セルブロックに接続されたネット
のスラック値を考慮して、遅延に余裕がない場合には、
交換を実施してもスラック値を0にすることがないよう
に考慮して、予備セルブロックを選択する。
ブロック交換装置7に、全てのセルブロックが対応する
領域に配置されることができるように、セルブロックの
交換を依頼する。ブロック交換装置7は、各下地領域の
下地特性(方向及び種類)と対応するセルブロックの下
地特性と比較して、設定された下地領域に所定のセルブ
ロックを配置することができるかどうかを調査する。そ
の結果、配置が不可能である場合には、設定された下地
領域に配置することができる予備セルブロックであっ
て、配置が不可能であるセルブロックと同一の機能を有
する予備セルブロックをライブラリから検索して、セル
ブロックを予備セルブロックに交換する。このとき、ブ
ロック交換装置7は、セルブロックに接続されたネット
のスラック値を考慮して、遅延に余裕がない場合には、
交換を実施してもスラック値を0にすることがないよう
に考慮して、予備セルブロックを選択する。
【0036】また、ブロック交換装置7は、下地の領域
サイズと配置されるセルブロックの合計サイズとを比較
する。その結果、配置されるセルブロックの合計サイズ
が下地の領域サイズよりも大きい場合、又は下地サイズ
と同等である場合には、これらのセルブロックのうち、
スラック値に余裕があるものであって、交換を実施して
もスラックを負にすることがないようなセルブロックを
交換の対象として選択する。一方、交換の対象として選
択されたセルブロックよりも小さいサイズであって、同
一の機能を有し、交換してもスラック値が負にならない
予備セルブロックをライブラリから検索して、選択され
たセルブロックを予備セルブロックに交換する(ステッ
プ15)。
サイズと配置されるセルブロックの合計サイズとを比較
する。その結果、配置されるセルブロックの合計サイズ
が下地の領域サイズよりも大きい場合、又は下地サイズ
と同等である場合には、これらのセルブロックのうち、
スラック値に余裕があるものであって、交換を実施して
もスラックを負にすることがないようなセルブロックを
交換の対象として選択する。一方、交換の対象として選
択されたセルブロックよりも小さいサイズであって、同
一の機能を有し、交換してもスラック値が負にならない
予備セルブロックをライブラリから検索して、選択され
たセルブロックを予備セルブロックに交換する(ステッ
プ15)。
【0037】交換の完了後、マッピング装置6は各領域
内において、配置されるセルブロックを接続するネット
の長さの合計が最小になるように考慮して、セルブロッ
ク及び交換された予備セルブロックの配置位置を求め、
これらを下地の各領域上に配置する(ステップ16)。
内において、配置されるセルブロックを接続するネット
の長さの合計が最小になるように考慮して、セルブロッ
ク及び交換された予備セルブロックの配置位置を求め、
これらを下地の各領域上に配置する(ステップ16)。
【0038】図3は、ステップ12においてカットライ
ンを横切るネット数を最小にするために分割されたセル
ブロックを示す模式図である。図3に示すように、セル
ブロック21とセルブロック22とはネット27及び2
8により接続されており、セルブロック22とセルブロ
ック23とはネット29及び30により接続されてい
る。また、セルブロック24とセルブロック25とはネ
ット31により接続され、セルブロック25とセルブロ
ック26とはネット32により接続されている。従っ
て、セルブロック21、22及び23と、セルブロック
24、25及び26とに分割してカットライン33の両
側に配置すると、カットライン33を横切るネット数は
0本となる。
ンを横切るネット数を最小にするために分割されたセル
ブロックを示す模式図である。図3に示すように、セル
ブロック21とセルブロック22とはネット27及び2
8により接続されており、セルブロック22とセルブロ
ック23とはネット29及び30により接続されてい
る。また、セルブロック24とセルブロック25とはネ
ット31により接続され、セルブロック25とセルブロ
ック26とはネット32により接続されている。従っ
て、セルブロック21、22及び23と、セルブロック
24、25及び26とに分割してカットライン33の両
側に配置すると、カットライン33を横切るネット数は
0本となる。
【0039】しかし、このようにセルブロックを分割し
た場合に、セルブロック21、22及び23の合計サイ
ズが、これらのセルブロックが配置される下地の領域サ
イズよりも大きくなり、カットライン33により分割さ
れた1方の領域上にセルブロック21、22及び23を
配置することができなくなる。また、図4に示すよう
に、下地35における1方の領域35a上に配置される
予定であったセルブロックを他方の領域35b上に侵入
して配置させると、カットライン33が歪んだ形状とな
り、カットライン33を直線状に設計しようとすると、
カットラインを横切るネットの数は2本となる。
た場合に、セルブロック21、22及び23の合計サイ
ズが、これらのセルブロックが配置される下地の領域サ
イズよりも大きくなり、カットライン33により分割さ
れた1方の領域上にセルブロック21、22及び23を
配置することができなくなる。また、図4に示すよう
に、下地35における1方の領域35a上に配置される
予定であったセルブロックを他方の領域35b上に侵入
して配置させると、カットライン33が歪んだ形状とな
り、カットライン33を直線状に設計しようとすると、
カットラインを横切るネットの数は2本となる。
【0040】そこで、本実施例においては、例えばセル
ブロック21、22及び23のうち、ステップ14にお
いて算出されたスラック値に余裕がある(少なくともス
ラック値が正の値である)セルブロック22を交換対象
として選択する。そして、図4に示すように、このセル
ブロック22と同一の機能を有しており、交換すること
によりスラック値を負にすることなくサイズを小さくす
ることができる予備セルブロック34をライブラリ9か
ら選択して、セルブロック22を予備セルブロック34
に置き換える。これにより、図5に示すように、1方の
領域35aのサイズよりもセルブロック21及び23と
予備セルブロック34との合計サイズが小さくなるの
で、領域35a上にセルブロック21及び23並びに予
備セルブロック34を配置することができる。その結
果、カットライン33を横切るネット数を最少にした状
態で、分割された全てのセルブロックを所定の領域上に
配置することができる。
ブロック21、22及び23のうち、ステップ14にお
いて算出されたスラック値に余裕がある(少なくともス
ラック値が正の値である)セルブロック22を交換対象
として選択する。そして、図4に示すように、このセル
ブロック22と同一の機能を有しており、交換すること
によりスラック値を負にすることなくサイズを小さくす
ることができる予備セルブロック34をライブラリ9か
ら選択して、セルブロック22を予備セルブロック34
に置き換える。これにより、図5に示すように、1方の
領域35aのサイズよりもセルブロック21及び23と
予備セルブロック34との合計サイズが小さくなるの
で、領域35a上にセルブロック21及び23並びに予
備セルブロック34を配置することができる。その結
果、カットライン33を横切るネット数を最少にした状
態で、分割された全てのセルブロックを所定の領域上に
配置することができる。
【0041】また、図6に示すように、ステップ12に
おいて、セルブロック21、36及び23と、セルブロ
ック24、25及び26とに分割された場合に、セルブ
ロック21、36及び23の合計サイズが下地領域35
aのサイズよりも小さい場合であっても、セルブロック
36の特性と領域35aの下地特性(下地種類及び方
向)1Aとが一致しないことがある。そうすると、領域
35a上にセルブロック36を配置することができず、
このセルブロック36を設定された領域35a以外の領
域に配置すると、配線混雑度が劣化する。
おいて、セルブロック21、36及び23と、セルブロ
ック24、25及び26とに分割された場合に、セルブ
ロック21、36及び23の合計サイズが下地領域35
aのサイズよりも小さい場合であっても、セルブロック
36の特性と領域35aの下地特性(下地種類及び方
向)1Aとが一致しないことがある。そうすると、領域
35a上にセルブロック36を配置することができず、
このセルブロック36を設定された領域35a以外の領
域に配置すると、配線混雑度が劣化する。
【0042】そこで、下地特性が一致しないことにより
分割されたセルブロックの一部を所定の領域に配置する
ことができない場合に、本実施例においては、セルブロ
ック36と同一の機能を有しており、交換することによ
りスラック値を負にすることがない予備セルブロックで
あって、下地特性1Aを有する領域35a上に配置する
ことができる予備セルブロック37をライブラリ9から
選択して、セルブロック36を予備セルブロック37に
置き換える。これにより、領域35a上にセルブロック
21及び23と予備セルブロック37とを配置すること
ができ、未配置のセルブロックの発生を防止することが
できる。また、設定された領域35a以外の領域にセル
ブロック36を配置する必要がないので、カットライン
を横切るネットの数が増加することを防止することがで
きる。
分割されたセルブロックの一部を所定の領域に配置する
ことができない場合に、本実施例においては、セルブロ
ック36と同一の機能を有しており、交換することによ
りスラック値を負にすることがない予備セルブロックで
あって、下地特性1Aを有する領域35a上に配置する
ことができる予備セルブロック37をライブラリ9から
選択して、セルブロック36を予備セルブロック37に
置き換える。これにより、領域35a上にセルブロック
21及び23と予備セルブロック37とを配置すること
ができ、未配置のセルブロックの発生を防止することが
できる。また、設定された領域35a以外の領域にセル
ブロック36を配置する必要がないので、カットライン
を横切るネットの数が増加することを防止することがで
きる。
【0043】
【発明の効果】以上詳述したように、本発明によれば、
カットラインを横切るネットの数を最小とする条件で2
以上の群に分割されたセルブロックを2以上の下地の領
域に割り当てた後、分割されたセルブロック群に属する
セルブロックを予め準備された予備セルブロックに交換
するので、カットラインを横切るネットの数を最小とす
る条件で2以上の群に分割されたセルブロックを所定の
領域上に配置することができ、カットラインを横切るネ
ットの数が増加して配線混雑度が劣化することを防止す
ることができる。
カットラインを横切るネットの数を最小とする条件で2
以上の群に分割されたセルブロックを2以上の下地の領
域に割り当てた後、分割されたセルブロック群に属する
セルブロックを予め準備された予備セルブロックに交換
するので、カットラインを横切るネットの数を最小とす
る条件で2以上の群に分割されたセルブロックを所定の
領域上に配置することができ、カットラインを横切るネ
ットの数が増加して配線混雑度が劣化することを防止す
ることができる。
【図1】本発明の実施例に係る半導体集積回路の設計装
置を示すブロック図である。
置を示すブロック図である。
【図2】本発明の実施例に係る半導体集積回路の設計方
法を示すフローチャートである。
法を示すフローチャートである。
【図3】ステップ12においてカットラインを横切るネ
ット数を最小にするために分割されたセルブロックを示
す模式図である。
ット数を最小にするために分割されたセルブロックを示
す模式図である。
【図4】本実施例において、セルブロックを予備セルブ
ロックに交換する例を示す模式図である。
ロックに交換する例を示す模式図である。
【図5】図4に示す予備セルブロックが配置された例を
示す模式図である。
示す模式図である。
【図6】本実施例において、セルブロックを予備セルブ
ロックに交換する例を示す模式図である。
ロックに交換する例を示す模式図である。
【図7】従来の半導体集積回路の設計装置を示すブロッ
ク図である。
ク図である。
【図8】従来の半導体集積回路の設計方法を示すフロー
チャートである。
チャートである。
【図9】ステップ52においてカットラインを横切るネ
ット数を最小にするために分割されたセルブロックを示
す模式図である。
ット数を最小にするために分割されたセルブロックを示
す模式図である。
【図10】分割されたセルブロックが下地上に配置され
た状態を示す模式図である。
た状態を示す模式図である。
【図11】セルブロックが配置される下地の特性を示す
模式図である。
模式図である。
3,43;制御装置 4,44;分割装置 5,45;カットライン作成装置 6,46;マッピング装置 7;ブロック交換装置 8;スラック計算装置 21,22,23,24,25,26,36,61,6
2,63,64,65,66,74;セルブロック 27,28,29,30,31,32,67,68,6
9,70,71,72;ネット 33,73;カットライン 34,37;予備セルブロック 35,75;下地 35a,35b,75a,75b;領域
2,63,64,65,66,74;セルブロック 27,28,29,30,31,32,67,68,6
9,70,71,72;ネット 33,73;カットライン 34,37;予備セルブロック 35,75;下地 35a,35b,75a,75b;領域
Claims (9)
- 【請求項1】 半導体集積回路の下地にカットラインを
作成して下地を2以上の領域に分割する工程と、前記カ
ットラインを横切るネットの数を最小とする条件で複数
のセルブロックを2以上の群に分割して前記下地の2以
上の領域に夫々割り当てる工程と、前記セルブロック群
に属する複数のセルブロックの合計サイズが対応する領
域のサイズよりも大きい場合に、前記セルブロック群か
ら選択された1又は2以上のセルブロックを夫々予め準
備された1又は2以上の予備セルブロックに交換して、
前記対応する領域上に配置されるセルブロック及び予備
セルブロックの合計サイズを前記対応する領域のサイズ
以下にする工程と、を有することを特徴とする半導体集
積回路の設計方法。 - 【請求項2】 前記対応する領域上に配置されるセルブ
ロック及び予備セルブロックの合計サイズを前記対応す
る領域のサイズ以下にする工程の前に、前記セルブロッ
ク群に属するセルブロックに接続されたネットのスラッ
ク値を計算する工程を有し、前記対応する領域上に配置
されるセルブロック及び予備セルブロックの合計サイズ
を前記対応する領域のサイズ以下にする工程において前
記セルブロック群から選択される1又は2以上のセルブ
ロックは、これに接続されたネットのスラック値が正の
値となるものであることを特徴とする請求項1に記載の
半導体集積回路の設計方法。 - 【請求項3】 前記1又は2以上の予備セルブロック
は、夫々交換されるセルブロックと同一の機能であっ
て、交換されるセルブロックよりも小さいサイズを有す
ると共に、前記予備セルブロックへの交換後に前記予備
セルブロックに接続されるネットのスラック値が0又は
正の値となるものであることを特徴とする請求項2に記
載の半導体集積回路の設計方法。 - 【請求項4】 半導体集積回路の下地にカットラインを
作成して下地を2以上の領域に分割する工程と、前記カ
ットラインを横切るネットの数を最小とする条件で複数
のセルブロックを2以上の群に分割して前記下地の2以
上の領域に夫々割り当てる工程と、前記セルブロック群
に属するセルブロックの下地特性が対応する領域の下地
特性と異なる場合に、配置される下地と異なる下地特性
を有する1又は2以上のセルブロックを夫々予め準備さ
れた1又は2以上の予備セルブロックに交換して、前記
対応する領域上に配置されるセルブロック及び予備セル
ブロックの下地特性と前記対応する領域の下地特性とを
一致させる工程と、を有することを特徴とする半導体集
積回路の設計方法。 - 【請求項5】 前記1又は2以上の予備セルブロック
は、夫々交換されるセルブロックと同一の機能であっ
て、配置される下地と一致する下地特性を有すると共
に、前記予備セルブロックへの交換後に前記予備セルブ
ロックに接続されるネットのスラック値が0又は正の値
となるものであることを特徴とする請求項4に記載の半
導体集積回路の設計方法。 - 【請求項6】 半導体集積回路の下地にカットラインを
作成して下地を2以上の領域に分割するカットライン作
成装置と、前記カットラインを横切るネットの数を最小
とする条件で複数のセルブロックを2以上の群に分割し
て前記下地の2以上の領域に夫々割り当てる分割装置
と、予め複数の予備セルブロックが格納されたライブラ
リと、前記セルブロック群に属する複数のセルブロック
の合計サイズが対応する領域のサイズよりも大きい場合
に、前記セルブロック群から選択された1又は2以上の
セルブロックを夫々前記ライブラリに格納された1又は
2以上の予備セルブロックに交換して、前記対応する領
域上に配置されるセルブロック及び予備セルブロックの
合計サイズを前記対応する領域のサイズ以下にするブロ
ック交換装置と、を有することを特徴とする半導体集積
回路の設計装置。 - 【請求項7】 半導体集積回路の下地にカットラインを
作成して下地を2以上の領域に分割するカットライン作
成装置と、前記カットラインを横切るネットの数を最小
とする条件で複数のセルブロックを2以上の群に分割し
て前記下地の2以上の領域に夫々割り当てる分割装置
と、予め複数の予備セルブロックが格納されたライブラ
リと、前記セルブロック群に属するセルブロックの下地
特性が対応する領域の下地特性と異なる場合に、配置さ
れる下地と異なる下地特性を有する1又は2以上のセル
ブロックを夫々前記ライブラリに格納された1又は2以
上の予備セルブロックに交換して、前記対応する領域上
に配置されるセルブロック及び予備セルブロックの下地
特性と前記対応する領域の下地特性とを一致させるブロ
ック交換装置と、を有することを特徴とする半導体集積
回路の設計装置。 - 【請求項8】 前記セルブロック及び前記予備セルブロ
ックに接続されるネットのスラック値を計算するスラッ
ク計算装置を有し、前記ブロック交換装置は前記スラッ
ク値に基づいて選択されるセルブロック及び前記ライブ
ラリに格納された予備セルブロックを決定するものであ
ることを特徴とする請求項6又は7に記載の半導体集積
回路の設計装置。 - 【請求項9】 前記ライブラリは互いに同一の機能を有
すると共に、互いに異なる下地特性、サイズ及び形を有
する予備セルブロックが格納されていることを特徴とす
る請求項6乃至8のいずれか1項に記載の半導体集積回
路の設計装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26436998A JP3144392B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体集積回路の設計方法及び設計装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26436998A JP3144392B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体集積回路の設計方法及び設計装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000100951A JP2000100951A (ja) | 2000-04-07 |
JP3144392B2 true JP3144392B2 (ja) | 2001-03-12 |
Family
ID=17402205
Family Applications (1)
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1998
- 1998-09-18 JP JP26436998A patent/JP3144392B2/ja not_active Expired - Fee Related
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