JPH04101276A - 集積回路設計装置 - Google Patents
集積回路設計装置Info
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- JPH04101276A JPH04101276A JP2218697A JP21869790A JPH04101276A JP H04101276 A JPH04101276 A JP H04101276A JP 2218697 A JP2218697 A JP 2218697A JP 21869790 A JP21869790 A JP 21869790A JP H04101276 A JPH04101276 A JP H04101276A
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- 238000005457 optimization Methods 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000007726 management method Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路設計装置に利用され、特に、階層を
もつ集積回路のレイアウト設計を自動的に行う集積回路
設計装置に関する。
もつ集積回路のレイアウト設計を自動的に行う集積回路
設計装置に関する。
本発明は、トップダウン方式により集積回路のレイアウ
ト設計を自動的に行う集積回路設計装置において、 下位階層のレイアウト時に、マクロ面積を増大しない範
囲で外部端子として仮に定めた仮端子と等電位に接続さ
れた等電位端子を仮端子とは別の辺上に発生し、上位階
層レイアウト時にチップ面積最適化に従って仮端子また
は等電位端子のいずれかを外部端子として選択してマク
ロ間配線を行うようにすることにより、 チップ面積の最適化を確実に行えるようにしたものであ
る。
ト設計を自動的に行う集積回路設計装置において、 下位階層のレイアウト時に、マクロ面積を増大しない範
囲で外部端子として仮に定めた仮端子と等電位に接続さ
れた等電位端子を仮端子とは別の辺上に発生し、上位階
層レイアウト時にチップ面積最適化に従って仮端子また
は等電位端子のいずれかを外部端子として選択してマク
ロ間配線を行うようにすることにより、 チップ面積の最適化を確実に行えるようにしたものであ
る。
従来、集積回路のレイアウトを自動的に行う場合、第6
図に示すように、各要素間の接続は回路図等の論理情報
1をもとにして設計される。集積回路が大規模になると
、工数の分散、管理の簡易化等の面より、機能別に分割
して回路設計を行うことが多い。このような集積回路を
レイアウトする場合、下位階層と上位階層とを分けてレ
イアウト設計を行うが、このとき、インタフェースとし
て下位階層の形状と外部端子情報が受は渡される。
図に示すように、各要素間の接続は回路図等の論理情報
1をもとにして設計される。集積回路が大規模になると
、工数の分散、管理の簡易化等の面より、機能別に分割
して回路設計を行うことが多い。このような集積回路を
レイアウトする場合、下位階層と上位階層とを分けてレ
イアウト設計を行うが、このとき、インタフェースとし
て下位階層の形状と外部端子情報が受は渡される。
チップ面積を縮小するためにはこの情報が最適化される
必要がある。
必要がある。
この最適化手法として、第6図に示すように、まず下位
階層マクロの面接見積りをもきにフロアプラン手段11
により上位階層でフロアプランを行い、面積を最小とす
る場合の前記インタフェース情報を下位階層に与え、マ
クロレイアウト手段12により下位階層レイアウト時に
できるだけそれに従ってレイアウトを行い、その結果を
上位階層へ渡しチップレイアウト手段13によりチップ
レイアウトを行い、レイアウト設計結果2を出力するト
ップダウンレイアウトがある。
階層マクロの面接見積りをもきにフロアプラン手段11
により上位階層でフロアプランを行い、面積を最小とす
る場合の前記インタフェース情報を下位階層に与え、マ
クロレイアウト手段12により下位階層レイアウト時に
できるだけそれに従ってレイアウトを行い、その結果を
上位階層へ渡しチップレイアウト手段13によりチップ
レイアウトを行い、レイアウト設計結果2を出力するト
ップダウンレイアウトがある。
なお、第6図において、フロアプラン手段11、マクロ
レイアウト手段12およびチップレイアウト手段13は
プロセッサ(CPU)10内に含まれる。
レイアウト手段12およびチップレイアウト手段13は
プロセッサ(CPU)10内に含まれる。
前述した従来の集積回路設計装置における、階層のある
半導体集積回路のトップダウンレイアウト方法は、イン
タフェース情報を階層間で受渡し合うことにより最適化
を図っているが、下位階層マクロ面積見積の精度、フロ
アプランの性能、上位階層と下位階層との実レイアウト
設計の分割等の要因により、最終的にチップ面積を最適
化することは難しい。これを図を用いて説明する。
半導体集積回路のトップダウンレイアウト方法は、イン
タフェース情報を階層間で受渡し合うことにより最適化
を図っているが、下位階層マクロ面積見積の精度、フロ
アプランの性能、上位階層と下位階層との実レイアウト
設計の分割等の要因により、最終的にチップ面積を最適
化することは難しい。これを図を用いて説明する。
第7図および第8図は上位階層でフロアプランを行い、
その結果をもとに下位階層マクロレイアウト設計後、上
位階層をレイアウト設計した設計例(1)および設計例
(2)である。下位階層のマクロ(A)21の外部端子
aとマクロ(B)の外部端子すとは接続しており、マク
ロ(A>21の右、マクロ(B)22の下方向にマクロ
(C)23がある。この外部端子aおよびbの位置はフ
ロアプランによって最適化されているとする。このフロ
アプランの見積りが実レイアウトにかなり近く、下位階
層マクロのレイアウト設計結果が見積りと余り変わらな
い場合は、第7図のように最適となることもある。
その結果をもとに下位階層マクロレイアウト設計後、上
位階層をレイアウト設計した設計例(1)および設計例
(2)である。下位階層のマクロ(A)21の外部端子
aとマクロ(B)の外部端子すとは接続しており、マク
ロ(A>21の右、マクロ(B)22の下方向にマクロ
(C)23がある。この外部端子aおよびbの位置はフ
ロアプランによって最適化されているとする。このフロ
アプランの見積りが実レイアウトにかなり近く、下位階
層マクロのレイアウト設計結果が見積りと余り変わらな
い場合は、第7図のように最適となることもある。
しかし、フロアプランの見積りと実レイアウトとの差、
下位階層マクロの設計結果とフロアプランの見積りの差
等の要因により、各マクロの位置関係自体は変わらない
が、実際のマクロ配置位置やマクロ間における外部端子
の相対的な位置関係がくずれ、それが予想以上にチップ
面積を増大する原因となることが多い。第8図はマクロ
(C)23の下側のチャネルが見積時より膨らんだため
、このマクロ(C)23が若干上方向に配置され、下位
階層のマクロ(A)21の縦方向がフロアプラン時より
大きくなったため、外部端子aの位置がずれ、マクロ(
A)21 とマクロ(C)23間のチャネル24の幅が
増−大した例である。
下位階層マクロの設計結果とフロアプランの見積りの差
等の要因により、各マクロの位置関係自体は変わらない
が、実際のマクロ配置位置やマクロ間における外部端子
の相対的な位置関係がくずれ、それが予想以上にチップ
面積を増大する原因となることが多い。第8図はマクロ
(C)23の下側のチャネルが見積時より膨らんだため
、このマクロ(C)23が若干上方向に配置され、下位
階層のマクロ(A)21の縦方向がフロアプラン時より
大きくなったため、外部端子aの位置がずれ、マクロ(
A)21 とマクロ(C)23間のチャネル24の幅が
増−大した例である。
本発明の目的は、前記の欠点を除去することにより、チ
ップ面積の最適化を確実に行うことができる集積回路設
計装置を提供することにある。
ップ面積の最適化を確実に行うことができる集積回路設
計装置を提供することにある。
本発明は、上位階層でフロアプランを行うフロアプラン
手段と、その結果をもとに下位階層でマクロレイアウト
を行うマクロレイアウト手段と、その結果をもとにチッ
プレイアウトを行うチップレイアウト手段とを備えた集
積回路設計装置において、前記フロアプラン手段は、マ
クロの一辺に外部端子の仮端子を発生する仮端子発生手
段を含み、前記マクロレイアウト手段は、前記仮端子と
は別の辺に前記仮端子と等電位に接続された等電位端子
を発生する等電位端子発生手段を含み、前記チップレイ
アウト手段は、チップ面積最適化に従って前記仮端子ま
たは前記等電位端子のいずれかを選択する外部端子選択
手段とを含むことを特微とする。
手段と、その結果をもとに下位階層でマクロレイアウト
を行うマクロレイアウト手段と、その結果をもとにチッ
プレイアウトを行うチップレイアウト手段とを備えた集
積回路設計装置において、前記フロアプラン手段は、マ
クロの一辺に外部端子の仮端子を発生する仮端子発生手
段を含み、前記マクロレイアウト手段は、前記仮端子と
は別の辺に前記仮端子と等電位に接続された等電位端子
を発生する等電位端子発生手段を含み、前記チップレイ
アウト手段は、チップ面積最適化に従って前記仮端子ま
たは前記等電位端子のいずれかを選択する外部端子選択
手段とを含むことを特微とする。
フロアプラン手段は、上位階層のフロアプランを行う際
、仮端子発生手段により外部端子としての仮端子をマク
ロの一辺に発生する。マクロレイアウト手段は、等電位
発生手段により、例えば前記仮端子とは等電位に接続さ
れ前記仮端子に近いマクロの別の辺上に等電位端子を発
生する。そして、チップレイアウト手段は、外部端子選
択手段によりチップ面積最適化に従って、外部端子とし
て前記仮端子または前記等電位端子のいずれかを選択し
て、マクロ間の配線を行う。
、仮端子発生手段により外部端子としての仮端子をマク
ロの一辺に発生する。マクロレイアウト手段は、等電位
発生手段により、例えば前記仮端子とは等電位に接続さ
れ前記仮端子に近いマクロの別の辺上に等電位端子を発
生する。そして、チップレイアウト手段は、外部端子選
択手段によりチップ面積最適化に従って、外部端子とし
て前記仮端子または前記等電位端子のいずれかを選択し
て、マクロ間の配線を行う。
従って、チップ面積最適化における外部端子の位置選択
の自由度が増し、確実にチップ面積最適化を行うことが
可能となる。
の自由度が増し、確実にチップ面積最適化を行うことが
可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、上位階層でフロアプランを行うフロアプラ
ン手段11と、その結果をもとに下位階層でマクロレイ
アウトを行うマクロレイアウト手段12と、その結果を
もとにチップレイアウトを行うチップレイアウト手段1
3とを備えた集積回路設計装置において、 本発明の特徴とするところの、 フロアプラン手段11は、マクロの一辺に外部端子の仮
端子を発生する仮端子発生手段11aを含み、マクロレ
イアウト手段12は、前記仮端子とは別の辺に前記仮端
子と等電位に接続された等電位端子を発生する等電位端
子発生手段12aを含み、チップレイアウト手段13は
、チップ面積最適化に従って前記仮端子または前記等電
位端子のいずれかを選択する外部端子選択手段13aと
を含んでいる。
ン手段11と、その結果をもとに下位階層でマクロレイ
アウトを行うマクロレイアウト手段12と、その結果を
もとにチップレイアウトを行うチップレイアウト手段1
3とを備えた集積回路設計装置において、 本発明の特徴とするところの、 フロアプラン手段11は、マクロの一辺に外部端子の仮
端子を発生する仮端子発生手段11aを含み、マクロレ
イアウト手段12は、前記仮端子とは別の辺に前記仮端
子と等電位に接続された等電位端子を発生する等電位端
子発生手段12aを含み、チップレイアウト手段13は
、チップ面積最適化に従って前記仮端子または前記等電
位端子のいずれかを選択する外部端子選択手段13aと
を含んでいる。
なお、第1図において、1は論理情報および2はレイア
ウトデータであり、記憶装置に格納される。また、フロ
アプラン手段11、マクロレイアウト手段12、および
チップレイアウト手段13はプロセッサ(CP U)1
0内に含まれる。
ウトデータであり、記憶装置に格納される。また、フロ
アプラン手段11、マクロレイアウト手段12、および
チップレイアウト手段13はプロセッサ(CP U)1
0内に含まれる。
次に、本実施例の動作について第2図ないし第5図を参
照して説明する。ここで、第2図は本実施例の動作を示
す流れ図、第3図および第4図は配線途中を示す説明図
、ならびに第5図はその結果の設計例を示すブロック構
成図である。
照して説明する。ここで、第2図は本実施例の動作を示
す流れ図、第3図および第4図は配線途中を示す説明図
、ならびに第5図はその結果の設計例を示すブロック構
成図である。
まず、論理情報1に従って配線処理を行う。このとき、
フロアプラン手段11は、この配線が外部端子に接続す
るかどうか判別しくステップSl)、外部端子間隔辺を
決定する(ステップS2)。次に、仮端子発生手段11
aにより、その外部端子としての仮端子101の位置を
求める(ステップS3)。
フロアプラン手段11は、この配線が外部端子に接続す
るかどうか判別しくステップSl)、外部端子間隔辺を
決定する(ステップS2)。次に、仮端子発生手段11
aにより、その外部端子としての仮端子101の位置を
求める(ステップS3)。
次に、処理がマクロレイアウト手段12に移り、等電位
端子発生手段12aにより、仮端子101の隣接辺のう
ち近い方を求める。第3図の仮端子101はブロック1
05を含むマクロの外枠104の上辺にあるが、これは
左右辺のうち右辺に近いため、この場合、右辺が選択さ
れる。次に、この仮端子101に接続する配線102を
求約、前処理で選択した辺にマツピングする。このマツ
ピングした範囲103内で、選択辺に対して垂直方向を
主軸とする層の外部端子が発生できる位置を層別に求釣
る。具体的には、外部端子の層番号が低いものから、選
択辺が上下辺の場合は左から、左右辺の場合は下から、
既にある外部端子間隔を考慮しながら発生できる位置を
求め、配線102から配線できるか試行を行う。こうし
て求めたのが第4図の等電位端子106と、仮端子10
1 と等電位端子106をつなぐ配線107である(ス
テップS4)。
端子発生手段12aにより、仮端子101の隣接辺のう
ち近い方を求める。第3図の仮端子101はブロック1
05を含むマクロの外枠104の上辺にあるが、これは
左右辺のうち右辺に近いため、この場合、右辺が選択さ
れる。次に、この仮端子101に接続する配線102を
求約、前処理で選択した辺にマツピングする。このマツ
ピングした範囲103内で、選択辺に対して垂直方向を
主軸とする層の外部端子が発生できる位置を層別に求釣
る。具体的には、外部端子の層番号が低いものから、選
択辺が上下辺の場合は左から、左右辺の場合は下から、
既にある外部端子間隔を考慮しながら発生できる位置を
求め、配線102から配線できるか試行を行う。こうし
て求めたのが第4図の等電位端子106と、仮端子10
1 と等電位端子106をつなぐ配線107である(ス
テップS4)。
次に、チップレイアウト手段13は、チップレイアウト
時に、外部端子選択手段13aにより、フロアプランに
あては狛、仮端子101または等電位端子106のいず
れかを、チップ面積を最適化する観点から選びマクロ間
配線を行う(ステップS5)。
時に、外部端子選択手段13aにより、フロアプランに
あては狛、仮端子101または等電位端子106のいず
れかを、チップ面積を最適化する観点から選びマクロ間
配線を行う(ステップS5)。
第5図は第8図の下位階層のマクロ(A)21 に本発
明を施した設計例である。この場合は、仮端子101の
代わりに等電位端子106を外部端子aとして選ぶこと
により、マクロ(A)21 とマクロ(B)22間に配
線108を合理的に配線でき、チップ面積最適化が達成
されている。
明を施した設計例である。この場合は、仮端子101の
代わりに等電位端子106を外部端子aとして選ぶこと
により、マクロ(A)21 とマクロ(B)22間に配
線108を合理的に配線でき、チップ面積最適化が達成
されている。
なお、本実施例は、仮端子の等電位端子を隣接辺のうち
該当仮端子の近い辺に等電位端子を1個発生させるだけ
であるが、上位階層レイアウト時にこの端子位置を導い
たフロアプランにあてはめるため、これで充分である。
該当仮端子の近い辺に等電位端子を1個発生させるだけ
であるが、上位階層レイアウト時にこの端子位置を導い
たフロアプランにあてはめるため、これで充分である。
以上説明したように、本発明は、階層をもつ集積回路を
トップダウン手法を用いてレイアウト設計を行う場合、
下位階層マクロの外部端子をフロアプラン時に求めた位
置だけではなく、その等電位端子を隣接辺に発生するこ
とにより、上位階層レイアウト時にフロアプラン時の見
積りと若干の差があってもチップ面積を最適化する方を
選択でき、確実にチップ面積を最適化できる効果がある
。
トップダウン手法を用いてレイアウト設計を行う場合、
下位階層マクロの外部端子をフロアプラン時に求めた位
置だけではなく、その等電位端子を隣接辺に発生するこ
とにより、上位階層レイアウト時にフロアプラン時の見
積りと若干の差があってもチップ面積を最適化する方を
選択でき、確実にチップ面積を最適化できる効果がある
。
また、上位階層のフロアプランをもとに下位階層マクロ
の外部端子の等電位端子を発生し、それをもとのフロア
プランにあてはめていくため、再フロアプランの必要が
なく、レイアウト設計工数を削減できる効果もある。
の外部端子の等電位端子を発生し、それをもとのフロア
プランにあてはめていくため、再フロアプランの必要が
なく、レイアウト設計工数を削減できる効果もある。
第1図は本発明の一実施例を示すブロック構成図。
第2図はその動作を示す流れ図。
第3図はその設計例における途中工程を示す説明図。
第4図はその設計例における途中工程を示す説明図。
第5図はその設計例を示すブロック構成図。
第6図は従来例を示すブロック構成図。
第7図はその設計例(1)を示すブロック構成図。
第8図はその設計例(2)を示すブロック構成図。
1・・・論理情報、2・・・レイアウトデータ、10・
・・プロセッサ(CPU) 、11・・・フロアプラン
手段、11?L・・・仮端子発生手段、12・・・マク
ロレイアウト手段、12a・・・等電位端子発生手段、
13・・・チップレイアウト手段、13a・・・外部端
子選択手段、21・・・マクロ(A)、22・・・マク
ロ(B) 、23・・・マクロ(C) 、24・・・チ
ャネル、101・・・仮端子、102.107.10g
・・・配線、103・・・範囲、104・・・マクロ外
枠、105・・・ブロック、106・・・等電位端子、
a、b・・・外部端子、81〜S5・・・ステップ。
・・プロセッサ(CPU) 、11・・・フロアプラン
手段、11?L・・・仮端子発生手段、12・・・マク
ロレイアウト手段、12a・・・等電位端子発生手段、
13・・・チップレイアウト手段、13a・・・外部端
子選択手段、21・・・マクロ(A)、22・・・マク
ロ(B) 、23・・・マクロ(C) 、24・・・チ
ャネル、101・・・仮端子、102.107.10g
・・・配線、103・・・範囲、104・・・マクロ外
枠、105・・・ブロック、106・・・等電位端子、
a、b・・・外部端子、81〜S5・・・ステップ。
Claims (1)
- 【特許請求の範囲】 1、上位階層でフロアプランを行うフロアプラン手段と
、 その結果をもとに下位階層でマクロレイアウトを行うマ
クロレイアウト手段と、 その結果をもとにチップレイアウトを行うチップレイア
ウト手段 とを備えた集積回路設計装置において、 前記フロアプラン手段は、マクロの一辺に外部端子の仮
端子を発生する仮端子発生手段を含み、前記マクロレイ
アウト手段は、前記仮端子とは別の辺に前記仮端子と等
電位に接続された等電位端子を発生する等電位端子発生
手段を含み、前記チップレイアウト手段は、チップ面積
最適化に従って前記仮端子または前記等電位端子のいず
れかを選択する外部端子選択手段とを含むことを特徴と
する集積回路設計装置。 2、前記等電位端子発生手段は、前記等電位端子を前記
仮端子に近いマクロの他の辺上に発生する手段を含む請
求項1記載の集積回路設計装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2218697A JP2943282B2 (ja) | 1990-08-20 | 1990-08-20 | 集積回路設計装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2218697A JP2943282B2 (ja) | 1990-08-20 | 1990-08-20 | 集積回路設計装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04101276A true JPH04101276A (ja) | 1992-04-02 |
JP2943282B2 JP2943282B2 (ja) | 1999-08-30 |
Family
ID=16724001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2218697A Expired - Lifetime JP2943282B2 (ja) | 1990-08-20 | 1990-08-20 | 集積回路設計装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2943282B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008051926A (ja) * | 2006-08-23 | 2008-03-06 | Mitsubishi Pencil Co Ltd | 電気泳動表示装置 |
JP2008162046A (ja) * | 2006-12-27 | 2008-07-17 | Toppan Printing Co Ltd | 封止フィルム及び表示装置 |
-
1990
- 1990-08-20 JP JP2218697A patent/JP2943282B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008051926A (ja) * | 2006-08-23 | 2008-03-06 | Mitsubishi Pencil Co Ltd | 電気泳動表示装置 |
JP2008162046A (ja) * | 2006-12-27 | 2008-07-17 | Toppan Printing Co Ltd | 封止フィルム及び表示装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2943282B2 (ja) | 1999-08-30 |
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