JP3141816B2 - 発振回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の発振
回路に関する。
回路に関する。
【０００２】
【従来の技術】図１２は半導体装置に用いられる従来の
発振回路の一例を示す回路図である。この発振回路は、
帰還抵抗１と、水晶振動子３と、容量素子４，５と、直
列接続されたＰ型トランジスタＰ１，Ｐ２及びＮ型トラ
ンジスタＮ１，Ｎ２からなる１つ目の増幅回路２１と、
直列接続されたＰ型トランジスタＰ３及びＮ型トランジ
スタＮ３からなり１つ目の増幅回路２１と並列接続され
る２つ目の増幅回路２２と、各増幅回路の出力信号Ｘ２
を所定のスレッショルドレベルに基づき波形整形してク
ロック信号Ｘ０として出力するシュミット回路２３と、
トランジスタＰ１に入力されるゲイン（利得）信号ＧＡ
ＩＮ１を反転してトランジスタＮ２へ供給するインバー
タ回路２４とからなる。
発振回路の一例を示す回路図である。この発振回路は、
帰還抵抗１と、水晶振動子３と、容量素子４，５と、直
列接続されたＰ型トランジスタＰ１，Ｐ２及びＮ型トラ
ンジスタＮ１，Ｎ２からなる１つ目の増幅回路２１と、
直列接続されたＰ型トランジスタＰ３及びＮ型トランジ
スタＮ３からなり１つ目の増幅回路２１と並列接続され
る２つ目の増幅回路２２と、各増幅回路の出力信号Ｘ２
を所定のスレッショルドレベルに基づき波形整形してク
ロック信号Ｘ０として出力するシュミット回路２３と、
トランジスタＰ１に入力されるゲイン（利得）信号ＧＡ
ＩＮ１を反転してトランジスタＮ２へ供給するインバー
タ回路２４とからなる。
【０００３】ここで発振回路に電源が投入されると、発
振回路の利得を上げるために、１つ目の増幅回路２１に
対し、「Ｌ」レベルのゲイン信号ＧＡＩＮ１を与える。
すると、トランジスタＰ１がオンとなり、またこのゲイ
ン信号ＧＡＩＮ１がインバータ回路２４により反転され
て「Ｈ」としてトランジスタＮ２のゲートに与えられる
ため、トランジスタＮ２もオンして１つ目の増幅回路２
１が動作状態となる。一方、２つ目の増幅回路２２は電
源オン時点で既に動作状態となっているため、各増幅回
路２１，２２はこの時点で動作状態となる。
振回路の利得を上げるために、１つ目の増幅回路２１に
対し、「Ｌ」レベルのゲイン信号ＧＡＩＮ１を与える。
すると、トランジスタＰ１がオンとなり、またこのゲイ
ン信号ＧＡＩＮ１がインバータ回路２４により反転され
て「Ｈ」としてトランジスタＮ２のゲートに与えられる
ため、トランジスタＮ２もオンして１つ目の増幅回路２
１が動作状態となる。一方、２つ目の増幅回路２２は電
源オン時点で既に動作状態となっているため、各増幅回
路２１，２２はこの時点で動作状態となる。
【０００４】各増幅回路２１，２２からなる増幅部が動
作状態となったときに、水晶振動子３及び増幅部等から
なる発振系の振動信号Ｘ１が増幅部を構成する出力トラ
ンジスタＰ２，Ｎ１及び出力トランジスタＰ３，Ｎ３の
ゲートに入力されると、これが各増幅回路２１，２２で
それぞれ増幅されて各出力トランジスタのドレインから
加算された信号Ｘ２が出力される。この出力信号Ｘ２は
帰還抵抗１を介し各出力トランジスタのゲートにフィー
ドバックされることにより発振が継続される。また、増
幅部の出力信号Ｘ２はシュミット回路２３により波形整
形されクロック信号Ｘ０として図示しないマイクロコン
ピュータに供給される。
作状態となったときに、水晶振動子３及び増幅部等から
なる発振系の振動信号Ｘ１が増幅部を構成する出力トラ
ンジスタＰ２，Ｎ１及び出力トランジスタＰ３，Ｎ３の
ゲートに入力されると、これが各増幅回路２１，２２で
それぞれ増幅されて各出力トランジスタのドレインから
加算された信号Ｘ２が出力される。この出力信号Ｘ２は
帰還抵抗１を介し各出力トランジスタのゲートにフィー
ドバックされることにより発振が継続される。また、増
幅部の出力信号Ｘ２はシュミット回路２３により波形整
形されクロック信号Ｘ０として図示しないマイクロコン
ピュータに供給される。
【０００５】ここで、発振回路の発振が安定すると発振
回路の増幅部の利得を低減するために、ゲイン信号ＧＡ
ＩＮ１を「Ｈ」にする。すると、１つ目の増幅回路２１
は、トランジスタＰ１がオフ、またゲイン信号ＧＡＩＮ
２がインバータ回路２４により反転されて「Ｌ」として
トランジスタＮ２のゲートに与えられるため、トランジ
スタＮ２もオフすることで非動作状態となる。したがっ
てこの場合は２つ目の増幅回路２２のみが動作状態とな
り、水晶振動子等と発振系を形成する。
回路の増幅部の利得を低減するために、ゲイン信号ＧＡ
ＩＮ１を「Ｈ」にする。すると、１つ目の増幅回路２１
は、トランジスタＰ１がオフ、またゲイン信号ＧＡＩＮ
２がインバータ回路２４により反転されて「Ｌ」として
トランジスタＮ２のゲートに与えられるため、トランジ
スタＮ２もオフすることで非動作状態となる。したがっ
てこの場合は２つ目の増幅回路２２のみが動作状態とな
り、水晶振動子等と発振系を形成する。
【０００６】図１３は、ゲイン切り替えが可能な発振回
路の他の例を示す回路図であり、特開平３−７６４０４
号公報に開示されているものである。同図において、１
は帰還抵抗、２は出力抵抗、３は発振子である水晶振動
子、４，５はそれぞれ入力側及び出力側の容量素子であ
る。また、８ａ〜８ｄはＰチャネルＭＯＳ電界効果トラ
ンジスタ（以下、Ｐ型トランジスタ）、９ａ〜９ｄはＰ
型トランジスタ８ａ〜８ｄをそれぞれ制御するＰ型トラ
ンジスタ、１０ａ〜１０ｄはＮチャネルＭＯＳ電界効果
トランジスタ（以下、Ｎ型トランジスタ）、１１ａ〜１
１ｄはＮ型トランジスタ１０ａ〜１０ｄをそれぞれ制御
するＮ型トランジスタ、１２は電源電圧を検出する電源
電圧検出回路、１３はマルチプレクサ、１４は発振開始
からの時間の経過を検出する時間検出回路である。
路の他の例を示す回路図であり、特開平３−７６４０４
号公報に開示されているものである。同図において、１
は帰還抵抗、２は出力抵抗、３は発振子である水晶振動
子、４，５はそれぞれ入力側及び出力側の容量素子であ
る。また、８ａ〜８ｄはＰチャネルＭＯＳ電界効果トラ
ンジスタ（以下、Ｐ型トランジスタ）、９ａ〜９ｄはＰ
型トランジスタ８ａ〜８ｄをそれぞれ制御するＰ型トラ
ンジスタ、１０ａ〜１０ｄはＮチャネルＭＯＳ電界効果
トランジスタ（以下、Ｎ型トランジスタ）、１１ａ〜１
１ｄはＮ型トランジスタ１０ａ〜１０ｄをそれぞれ制御
するＮ型トランジスタ、１２は電源電圧を検出する電源
電圧検出回路、１３はマルチプレクサ、１４は発振開始
からの時間の経過を検出する時間検出回路である。
【０００７】ここで、この発振回路では、上述した各ト
ランジスタによりインバータ部が構成される。即ち、直
列接続されたＰ型トランジスタ８ａ，９ａ及びＮ型トラ
ンジスタ１０ａ，１１ａにより１つ目のインバータが構
成され、直列接続されたＰ型トランジスタ８ｂ，９ｂ及
びＮ型トランジスタ１０ｂ，１１ｂにより２つ目のイン
バータが構成される。また、直列接続されたＰ型トラン
ジスタ８ｃ，９ｃ及びＮ型トランジスタ１０ｃ，１１ｃ
により３つ目のインバータが構成され、直列接続された
Ｐ型トランジスタ８ｄ，９ｄ及びＮ型トランジスタ１０
ｄ，１１ｄにより４つ目のインバータが構成される。そ
して、増幅機能を有する各インバータは、マルチプレク
サ１３からの出力信号Ｚ１〜Ｚ４により各個にオン・オ
フされることで、インバータ部全体の利得が切り替えら
れる。
ランジスタによりインバータ部が構成される。即ち、直
列接続されたＰ型トランジスタ８ａ，９ａ及びＮ型トラ
ンジスタ１０ａ，１１ａにより１つ目のインバータが構
成され、直列接続されたＰ型トランジスタ８ｂ，９ｂ及
びＮ型トランジスタ１０ｂ，１１ｂにより２つ目のイン
バータが構成される。また、直列接続されたＰ型トラン
ジスタ８ｃ，９ｃ及びＮ型トランジスタ１０ｃ，１１ｃ
により３つ目のインバータが構成され、直列接続された
Ｐ型トランジスタ８ｄ，９ｄ及びＮ型トランジスタ１０
ｄ，１１ｄにより４つ目のインバータが構成される。そ
して、増幅機能を有する各インバータは、マルチプレク
サ１３からの出力信号Ｚ１〜Ｚ４により各個にオン・オ
フされることで、インバータ部全体の利得が切り替えら
れる。
【０００８】この発振回路では、発振開始時には、高い
電源電圧で発振を開始するため、電源電圧検出回路１２
はＱ１のみを出力する。そして、以降は、電源電圧が次
第に低下し一定の電圧に落ち着くため、電源電圧検出回
路１２は順次、電源電圧の低下に応じＱ１＋Ｑ２、Ｑ１
＋Ｑ２＋Ｑ３を出力し、最終的にＱ１＋Ｑ２＋Ｑ３＋Ｑ
４を出力する。一方、時間検出回路１４からも発振開始
時は同様にＹ１のみを出力する。そして、以降は、時間
の経過にしたがって順次、Ｙ１＋Ｙ２、Ｙ１＋Ｙ２＋Ｙ
３を出力し、最終的にＹ１＋Ｙ２＋Ｙ３＋Ｙ４を出力す
る。マルチプレクサ１３は、電源電圧検出回路１２及び
時間検出回路１４からの各出力を入力して、発振開始時
にはＺ１のみを出力し、その後、電源電圧の低下または
時間の経過にしたがって順次Ｚ１＋Ｚ２、Ｚ１＋Ｚ２＋
Ｚ３を出力し、最終的にＺ１＋Ｚ２＋Ｚ３＋Ｚ４を出力
する。
電源電圧で発振を開始するため、電源電圧検出回路１２
はＱ１のみを出力する。そして、以降は、電源電圧が次
第に低下し一定の電圧に落ち着くため、電源電圧検出回
路１２は順次、電源電圧の低下に応じＱ１＋Ｑ２、Ｑ１
＋Ｑ２＋Ｑ３を出力し、最終的にＱ１＋Ｑ２＋Ｑ３＋Ｑ
４を出力する。一方、時間検出回路１４からも発振開始
時は同様にＹ１のみを出力する。そして、以降は、時間
の経過にしたがって順次、Ｙ１＋Ｙ２、Ｙ１＋Ｙ２＋Ｙ
３を出力し、最終的にＹ１＋Ｙ２＋Ｙ３＋Ｙ４を出力す
る。マルチプレクサ１３は、電源電圧検出回路１２及び
時間検出回路１４からの各出力を入力して、発振開始時
にはＺ１のみを出力し、その後、電源電圧の低下または
時間の経過にしたがって順次Ｚ１＋Ｚ２、Ｚ１＋Ｚ２＋
Ｚ３を出力し、最終的にＺ１＋Ｚ２＋Ｚ３＋Ｚ４を出力
する。
【０００９】ここで、上記インバータ部の駆動能力（即
ち、利得）をＧＭとする。そして、１つ目のインバータ
を構成するＰ型トランジスタ８ａ，９ａのＧＭの和をβ
ｐ１、Ｎ型トランジスタ１０ａ，１１ａのＧＭの和をβ
ｎ１とする。また、２つ目のインバータを構成するＰ型
トランジスタ８ｂ，９ｂのＧＭの和をβｐ２、Ｎ型トラ
ンジスタ１０ｂ，１１ｂのＧＭの和をβｎ２とする。ま
た、３つ目のインバータを構成するＰ型トランジスタ８
ｃ，９ｃのＧＭの和をβｐ３、Ｎ型トランジスタ１０
ｃ，１１ｃのＧＭの和をβｎ３とする。さらに、３つ目
のインバータを構成するＰ型トランジスタ８ｄ，９ｄの
ＧＭの和をβｐ４、Ｎ型トランジスタ１０ｄ，１１ｄの
ＧＭの和をβｎ４とする。
ち、利得）をＧＭとする。そして、１つ目のインバータ
を構成するＰ型トランジスタ８ａ，９ａのＧＭの和をβ
ｐ１、Ｎ型トランジスタ１０ａ，１１ａのＧＭの和をβ
ｎ１とする。また、２つ目のインバータを構成するＰ型
トランジスタ８ｂ，９ｂのＧＭの和をβｐ２、Ｎ型トラ
ンジスタ１０ｂ，１１ｂのＧＭの和をβｎ２とする。ま
た、３つ目のインバータを構成するＰ型トランジスタ８
ｃ，９ｃのＧＭの和をβｐ３、Ｎ型トランジスタ１０
ｃ，１１ｃのＧＭの和をβｎ３とする。さらに、３つ目
のインバータを構成するＰ型トランジスタ８ｄ，９ｄの
ＧＭの和をβｐ４、Ｎ型トランジスタ１０ｄ，１１ｄの
ＧＭの和をβｎ４とする。
【００１０】発振開始時にはインバータ部に対しマルチ
プレクサ１３からＺ１のみが出力されるため、１つ目の
インバータのみが動作し、インバータ部のＧＭはＰチャ
ネル側がβｐ１、Ｎチャネル側がβｎ１となる。その
後、マルチプレクサ１３からＺ１＋Ｚ２が出力される
と、１つ目及び２つ目の各インバータが動作し、インバ
ータ部のＧＭはＰチャネル側がβｐ１＋βｐ２、Ｎチャ
ネル側がβｎ１＋βｎ２となって、ＧＭが上昇する。そ
して、さらにマルチプレクサ１３からＺ１＋Ｚ２＋Ｚ３
が出力されると、１つ目，２つ目及び３つ目の各インバ
ータが動作し、インバータ部のＧＭはＰチャネル側がβ
ｐ１＋βｐ２＋βｐ３、Ｎチャネル側がβｎ１＋βｎ２
＋βｎ３となり、ＧＭがさらに上昇する。
プレクサ１３からＺ１のみが出力されるため、１つ目の
インバータのみが動作し、インバータ部のＧＭはＰチャ
ネル側がβｐ１、Ｎチャネル側がβｎ１となる。その
後、マルチプレクサ１３からＺ１＋Ｚ２が出力される
と、１つ目及び２つ目の各インバータが動作し、インバ
ータ部のＧＭはＰチャネル側がβｐ１＋βｐ２、Ｎチャ
ネル側がβｎ１＋βｎ２となって、ＧＭが上昇する。そ
して、さらにマルチプレクサ１３からＺ１＋Ｚ２＋Ｚ３
が出力されると、１つ目，２つ目及び３つ目の各インバ
ータが動作し、インバータ部のＧＭはＰチャネル側がβ
ｐ１＋βｐ２＋βｐ３、Ｎチャネル側がβｎ１＋βｎ２
＋βｎ３となり、ＧＭがさらに上昇する。
【００１１】そして最終的に、マルチプレクサ１３から
Ｚ１＋Ｚ２＋Ｚ３＋Ｚ４が出力されると、１つ目〜４つ
目の各インバータが動作し、インバータ部のＧＭはＰチ
ャネル側がβｐ１＋βｐ２＋βｐ３＋βｐ４、Ｎチャネ
ル側がβｎ１＋βｎ２＋βｎ３＋βｎ４となる。こうし
た各インバータから出力される信号は図示しないシュミ
ット回路により波形整形されてマイクロコンピュータ
（以下、マイコン）などの装置へクロック信号として供
給される。
Ｚ１＋Ｚ２＋Ｚ３＋Ｚ４が出力されると、１つ目〜４つ
目の各インバータが動作し、インバータ部のＧＭはＰチ
ャネル側がβｐ１＋βｐ２＋βｐ３＋βｐ４、Ｎチャネ
ル側がβｎ１＋βｎ２＋βｎ３＋βｎ４となる。こうし
た各インバータから出力される信号は図示しないシュミ
ット回路により波形整形されてマイクロコンピュータ
（以下、マイコン）などの装置へクロック信号として供
給される。
【００１２】
【発明が解決しようとする課題】このようにして従来の
発振回路では、利得（ゲイン）の切り替えを行うことが
できる。一般にマイコン等の半導体装置に用いられる発
振回路は、増幅部の利得が高すぎると消費電流が多くな
ったり、また所定の発振周波数以外の周波数で寄生発振
したり、さらには放射ノイズによるＥＭＩも増加すると
いう問題がある。一方、増幅部の利得が低すぎると発振
を開始しなかったり、発振が途中で停止したりする発振
不良が生じる。また、マイコンのような汎用の半導体装
置では、幅広い電源電圧及び発振周波数で使用されるこ
とが考えられ、電源電圧や発振周波数に応じて発振回路
の利得を切り替える必要がある。そこで、電源投入後に
マイコンをリセットした後、上記した図１２に示す従来
例のように、増幅部の利得を最大にして発振回路を起動
し、その後、そのマイコンの使用電源電圧及び発振周波
数に応じて利得を下げるようにしている。
発振回路では、利得（ゲイン）の切り替えを行うことが
できる。一般にマイコン等の半導体装置に用いられる発
振回路は、増幅部の利得が高すぎると消費電流が多くな
ったり、また所定の発振周波数以外の周波数で寄生発振
したり、さらには放射ノイズによるＥＭＩも増加すると
いう問題がある。一方、増幅部の利得が低すぎると発振
を開始しなかったり、発振が途中で停止したりする発振
不良が生じる。また、マイコンのような汎用の半導体装
置では、幅広い電源電圧及び発振周波数で使用されるこ
とが考えられ、電源電圧や発振周波数に応じて発振回路
の利得を切り替える必要がある。そこで、電源投入後に
マイコンをリセットした後、上記した図１２に示す従来
例のように、増幅部の利得を最大にして発振回路を起動
し、その後、そのマイコンの使用電源電圧及び発振周波
数に応じて利得を下げるようにしている。
【００１３】しかし増幅部の利得の切り替え時には発振
回路からノイズが発生するため、マイコンの動作中に利
得の切り替えが行われるとマイコンが誤動作する。この
ため、利得を切り替えるとしてもマイコンが動作停止し
発振回路のみが動作しているときしか切り替えることが
できなかった。したがって本発明は、発振回路からのク
ロックに基づき動作中のマイコンなどの装置の前記発振
回路の利得切替時の誤動作を防止することを目的とす
る。
回路からノイズが発生するため、マイコンの動作中に利
得の切り替えが行われるとマイコンが誤動作する。この
ため、利得を切り替えるとしてもマイコンが動作停止し
発振回路のみが動作しているときしか切り替えることが
できなかった。したがって本発明は、発振回路からのク
ロックに基づき動作中のマイコンなどの装置の前記発振
回路の利得切替時の誤動作を防止することを目的とす
る。
【００１４】
【課題を解決するための手段】このような課題を解決す
るために本発明は、並列接続された複数の増幅回路から
なりクロック信号を出力する増幅部を有するとともに、
各増幅回路を各個にオン・オフして増幅部の利得の切り
替えを行う発振回路において、増幅部の利得切替時に増
幅部から出力されるノイズを防止するノイズ防止手段
と、増幅部から出力されるクロック信号を波形成形する
波形成形手段とを設け、ノイズ防止手段は、波形成形手
段への入力レベルがこの波形成形手段の出力レベルを変
化させるスレッショルドレベル電圧の範囲外のときに増
幅部の利得切り替えを行うようにしてノイズが発生しな
いタイミングで増幅部の利得の切り替えを行うようにし
たものである。したがって、増幅部の利得切替時には増
幅部から外部へ出力されるノイズがノイズ防止手段によ
り防止される。この結果、増幅部からは正規なクロック
信号のみが出力されてマイコンなどの装置に供給される
ため、発振回路の利得切替時にマイコンなどの装置の誤
動作を防止できる。 また、ノイズ防止手段は、増幅回路
である反転増幅回路を構成するＰ型トランジスタのゲー
トへの利得切り替え信号を徐々に変化させる第１の波形
成形手段と、反転増幅回路を構成するＮ型トランジスタ
のゲートへの利得切り替え信号を徐々に変化させる第２
の波形成形手段とを含み、第１及び第２の波形成形手段
は、それぞれＰ型トランジスタ及びＮ型トランジスタを
ともに徐々にオフ状態にし、かつＰ型トランジスタ及び
Ｎ型トランジスタをともに徐々にオン状態にすることに
より、増幅部の利得を徐々に切り替えるものである。
るために本発明は、並列接続された複数の増幅回路から
なりクロック信号を出力する増幅部を有するとともに、
各増幅回路を各個にオン・オフして増幅部の利得の切り
替えを行う発振回路において、増幅部の利得切替時に増
幅部から出力されるノイズを防止するノイズ防止手段
と、増幅部から出力されるクロック信号を波形成形する
波形成形手段とを設け、ノイズ防止手段は、波形成形手
段への入力レベルがこの波形成形手段の出力レベルを変
化させるスレッショルドレベル電圧の範囲外のときに増
幅部の利得切り替えを行うようにしてノイズが発生しな
いタイミングで増幅部の利得の切り替えを行うようにし
たものである。したがって、増幅部の利得切替時には増
幅部から外部へ出力されるノイズがノイズ防止手段によ
り防止される。この結果、増幅部からは正規なクロック
信号のみが出力されてマイコンなどの装置に供給される
ため、発振回路の利得切替時にマイコンなどの装置の誤
動作を防止できる。 また、ノイズ防止手段は、増幅回路
である反転増幅回路を構成するＰ型トランジスタのゲー
トへの利得切り替え信号を徐々に変化させる第１の波形
成形手段と、反転増幅回路を構成するＮ型トランジスタ
のゲートへの利得切り替え信号を徐々に変化させる第２
の波形成形手段とを含み、第１及び第２の波形成形手段
は、それぞれＰ型トランジスタ及びＮ型トランジスタを
ともに徐々にオフ状態にし、かつＰ型トランジスタ及び
Ｎ型トランジスタをともに徐々にオン状態にすることに
より、増幅部の利得を徐々に切り替えるものである。
【００１５】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係る発振回路の第１の実
施の形態を示す回路図である。この発振回路は電源電圧
ＶＣＣとして１．８〜５Ｖの電圧が供給されて発振信号
を出力するものであり、帰還抵抗１と、水晶振動子３
と、容量素子４，５と、直列接続されたＰ型トランジス
タＰ１，Ｐ２及びＮ型トランジスタＮ１，Ｎ２からなる
１つ目の増幅回路２１と、直列接続されたＰ型トランジ
スタＰ３及びＮ型トランジスタＮ３からなり１つ目の増
幅回路２１と並列接続される２つ目の増幅回路２２と、
各増幅回路の出力信号Ｘ２を所定のスレッショルドレベ
ルに基づき波形整形してクロック信号Ｘ０として出力す
るシュミット回路２３と、トランジスタＰ１に入力され
る後述のゲイン（利得）信号ＧＡＩＮ２を反転してトラ
ンジスタＮ２へ供給するインバータ回路２４とからな
る。また、この発振回路には、さらにゲイン信号ＧＡＩ
Ｎ１及び各増幅回路の出力信号Ｘ２を入力して上記ゲイ
ン信号ＧＡＩＮ２を出力するタイミング発生回路２５が
付加される。
して説明する。図１は本発明に係る発振回路の第１の実
施の形態を示す回路図である。この発振回路は電源電圧
ＶＣＣとして１．８〜５Ｖの電圧が供給されて発振信号
を出力するものであり、帰還抵抗１と、水晶振動子３
と、容量素子４，５と、直列接続されたＰ型トランジス
タＰ１，Ｐ２及びＮ型トランジスタＮ１，Ｎ２からなる
１つ目の増幅回路２１と、直列接続されたＰ型トランジ
スタＰ３及びＮ型トランジスタＮ３からなり１つ目の増
幅回路２１と並列接続される２つ目の増幅回路２２と、
各増幅回路の出力信号Ｘ２を所定のスレッショルドレベ
ルに基づき波形整形してクロック信号Ｘ０として出力す
るシュミット回路２３と、トランジスタＰ１に入力され
る後述のゲイン（利得）信号ＧＡＩＮ２を反転してトラ
ンジスタＮ２へ供給するインバータ回路２４とからな
る。また、この発振回路には、さらにゲイン信号ＧＡＩ
Ｎ１及び各増幅回路の出力信号Ｘ２を入力して上記ゲイ
ン信号ＧＡＩＮ２を出力するタイミング発生回路２５が
付加される。
【００１６】図１において、２つ目の増幅回路２２は常
時動作状態となっている。ここで、１つ目の増幅回路２
１は、タイミング発生回路２５からのゲイン信号ＧＡＩ
Ｎ２が「Ｌ」のときには、トランジスタＰ１がオンとな
り、またこのゲイン信号ＧＡＩＮ２がインバータ回路２
４により反転されて「Ｈ」としてトランジスタＮ２のゲ
ートに与えられるため、トランジスタＮ２もオンして動
作状態となる。このような各増幅回路２１，２２からな
る増幅部が動作状態の時に、水晶振動子３及び増幅部等
からなる発振系の振動信号Ｘ１が増幅部を構成する出力
トランジスタＰ２，Ｎ１及び出力トランジスタＰ３，Ｎ
３のゲートに入力されると、これが各増幅回路２１，２
２でそれぞれ増幅されて各出力トランジスタのドレイン
から加算された信号Ｘ２が出力される。そしてこの出力
信号Ｘ２は帰還抵抗１を介して各出力トランジスタのゲ
ートにフィードバックされることにより発振が継続され
る。また、増幅部の出力信号Ｘ２はシュミット回路２３
により波形整形されクロック信号Ｘ０として図示しない
マイコンに供給される。
時動作状態となっている。ここで、１つ目の増幅回路２
１は、タイミング発生回路２５からのゲイン信号ＧＡＩ
Ｎ２が「Ｌ」のときには、トランジスタＰ１がオンとな
り、またこのゲイン信号ＧＡＩＮ２がインバータ回路２
４により反転されて「Ｈ」としてトランジスタＮ２のゲ
ートに与えられるため、トランジスタＮ２もオンして動
作状態となる。このような各増幅回路２１，２２からな
る増幅部が動作状態の時に、水晶振動子３及び増幅部等
からなる発振系の振動信号Ｘ１が増幅部を構成する出力
トランジスタＰ２，Ｎ１及び出力トランジスタＰ３，Ｎ
３のゲートに入力されると、これが各増幅回路２１，２
２でそれぞれ増幅されて各出力トランジスタのドレイン
から加算された信号Ｘ２が出力される。そしてこの出力
信号Ｘ２は帰還抵抗１を介して各出力トランジスタのゲ
ートにフィードバックされることにより発振が継続され
る。また、増幅部の出力信号Ｘ２はシュミット回路２３
により波形整形されクロック信号Ｘ０として図示しない
マイコンに供給される。
【００１７】ここで、こうした発振回路を構成する増幅
部の利得を低減するために、タイミング発生回路２５に
よりゲイン信号ＧＡＩＮ２を「Ｈ」にすると、１つ目の
増幅回路２１は、トランジスタＰ１がオフ、またゲイン
信号ＧＡＩＮ２がインバータ回路２４により反転されて
「Ｌ」としてトランジスタＮ２のゲートに与えられるた
め、トランジスタＮ２もオフすることで非動作状態とな
る。したがってこの場合は２つ目の増幅回路２２のみが
動作状態となり、水晶振動子等と発振系を形成する。
部の利得を低減するために、タイミング発生回路２５に
よりゲイン信号ＧＡＩＮ２を「Ｈ」にすると、１つ目の
増幅回路２１は、トランジスタＰ１がオフ、またゲイン
信号ＧＡＩＮ２がインバータ回路２４により反転されて
「Ｌ」としてトランジスタＮ２のゲートに与えられるた
め、トランジスタＮ２もオフすることで非動作状態とな
る。したがってこの場合は２つ目の増幅回路２２のみが
動作状態となり、水晶振動子等と発振系を形成する。
【００１８】図２は、タイミング発生回路２５の構成を
示す回路図である。タイミング発生回路２５は、増幅部
から入力した信号Ｘ２が基準レベルＶＲ以上の時にパル
ス信号ＶＸを出力するコンパレータ２５１と、コンパレ
ータ２５１からパルスＶＸが出力されているときにゲイ
ン信号ＧＡＩＮ１の反転出力を行うインバータ回路２５
２、インバータ回路２５２の出力を入力してその反転信
号をコンパレータ２５１からのパルスＶＸによりラッチ
しゲイン信号ＧＡＩＮ２として出力するラッチ回路２５
３とからなる。なお、ラッチ回路２５３は、インバータ
回路２５２の出力を反転するインバータ回路２５４及び
インバータ回路２５４の出力の反転信号を上記パルスＶ
Ｘで保持するインバータ回路２５５からなる。
示す回路図である。タイミング発生回路２５は、増幅部
から入力した信号Ｘ２が基準レベルＶＲ以上の時にパル
ス信号ＶＸを出力するコンパレータ２５１と、コンパレ
ータ２５１からパルスＶＸが出力されているときにゲイ
ン信号ＧＡＩＮ１の反転出力を行うインバータ回路２５
２、インバータ回路２５２の出力を入力してその反転信
号をコンパレータ２５１からのパルスＶＸによりラッチ
しゲイン信号ＧＡＩＮ２として出力するラッチ回路２５
３とからなる。なお、ラッチ回路２５３は、インバータ
回路２５２の出力を反転するインバータ回路２５４及び
インバータ回路２５４の出力の反転信号を上記パルスＶ
Ｘで保持するインバータ回路２５５からなる。
【００１９】また、図３はタイミング発生回路２５によ
るゲイン信号ＧＡＩＮ２の切替状況を示すタイムチャー
トである。このタイムチャート及び図１、図２の回路図
に基づいて本発明の要部動作を説明する。まず、最初
は、タイミング発生回路２５には「Ｌ」レベルのゲイン
信号ＧＡＩＮ１が入力されているものとする（図３
（ｂ））。ここで、タイミング発生回路２５内のコンパ
レータ２５１は、図１の各増幅回路２１，２２からなる
増幅部の出力信号Ｘ２を入力すると、その信号Ｘ２のレ
ベルが抵抗Ｒ１，Ｒ２の分割比で定まる電圧レベルＶＲ
以上のときに「Ｈ」レベルのパルス信号ＶＸを出力して
いる（図３（ａ），（ｃ））。なお、ゲイン切替時の切
替ノイズによりクロック信号Ｘ０が影響を受けないよう
に、基準電圧ＶＲのレベルはシュミット回路２３のスレ
ッショルドレベルから離れた値に設定する。一方、タイ
ミング発生回路２５内のインバータ回路２５２では、ゲ
イン信号ＧＡＩＮ１の反転信号をパルスＶＸに同期して
出力し、この反転信号はさらにラッチ回路２５３により
次のパルスＶＸまで反転保持されている。従って、ゲイ
ン信号ＧＡＩＮ１が「Ｌ」レベルのときにはタイミング
発生回路２５からは「Ｌ」レベルのゲイン信号ＧＡＩＮ
２が出力されている（図３（ｄ））。
るゲイン信号ＧＡＩＮ２の切替状況を示すタイムチャー
トである。このタイムチャート及び図１、図２の回路図
に基づいて本発明の要部動作を説明する。まず、最初
は、タイミング発生回路２５には「Ｌ」レベルのゲイン
信号ＧＡＩＮ１が入力されているものとする（図３
（ｂ））。ここで、タイミング発生回路２５内のコンパ
レータ２５１は、図１の各増幅回路２１，２２からなる
増幅部の出力信号Ｘ２を入力すると、その信号Ｘ２のレ
ベルが抵抗Ｒ１，Ｒ２の分割比で定まる電圧レベルＶＲ
以上のときに「Ｈ」レベルのパルス信号ＶＸを出力して
いる（図３（ａ），（ｃ））。なお、ゲイン切替時の切
替ノイズによりクロック信号Ｘ０が影響を受けないよう
に、基準電圧ＶＲのレベルはシュミット回路２３のスレ
ッショルドレベルから離れた値に設定する。一方、タイ
ミング発生回路２５内のインバータ回路２５２では、ゲ
イン信号ＧＡＩＮ１の反転信号をパルスＶＸに同期して
出力し、この反転信号はさらにラッチ回路２５３により
次のパルスＶＸまで反転保持されている。従って、ゲイ
ン信号ＧＡＩＮ１が「Ｌ」レベルのときにはタイミング
発生回路２５からは「Ｌ」レベルのゲイン信号ＧＡＩＮ
２が出力されている（図３（ｄ））。
【００２０】したがってこの場合は、上述したように各
増幅回路２１，２２は動作状態となっており、各増幅回
路２１，２２及び水晶振動子３等で発振系が形成され
る。そして、増幅部からの出力信号Ｘ２がシュミット回
路２３へ出力され、シュミット回路２３では所定のスレ
ッショルドレベルＳ１，Ｓ２に基づいてその出力信号Ｘ
２からクロック信号Ｘ０を生成し、マイコン等に供給す
る（図３（ａ））。
増幅回路２１，２２は動作状態となっており、各増幅回
路２１，２２及び水晶振動子３等で発振系が形成され
る。そして、増幅部からの出力信号Ｘ２がシュミット回
路２３へ出力され、シュミット回路２３では所定のスレ
ッショルドレベルＳ１，Ｓ２に基づいてその出力信号Ｘ
２からクロック信号Ｘ０を生成し、マイコン等に供給す
る（図３（ａ））。
【００２１】このような状態のときに図１の増幅部の利
得を低減するために図３に示す時点で、ゲイン信号Ｇ
ＡＩＮ１が「Ｈ」レベルに切り替えられたとすると（図
３（ｂ））、タイミング発生回路２５のラッチ回路２５
３では、コンパレータ２５１から次のパルスＶＸが到来
するまでは、引き続き「Ｌ」レベルのゲイン信号ＧＡＩ
Ｎ２を出力している（図３（ｄ））。そして、図３に示
す時点でコンパレータ２５１から次のパルスＶＸが到
来すると（図３（ｃ））、切り替えられた「Ｈ」レベル
のゲイン信号ＧＡＩＮ１をゲイン信号ＧＡＩＮ２として
出力するとともにこれを保持する（図３（ｄ））。な
お、この第１の実施の形態では、ゲイン信号ＧＡＩＮ１
のレベルを「Ｌ」から「Ｈ」へ切り替えて増幅部の利得
を低減する例について説明したが、ゲイン信号ＧＡＩＮ
１のレベルを「Ｈ」から「Ｌ」へ切り替え、増幅部の利
得を増加させる場合についても同様に行うことができ
る。また、第１の実施の形態では、基準電圧ＶＲのレベ
ルをシュミット回路２３のスレッショルドレベルＳ１よ
り高い電圧に設定しているが、スレッショルドレベルＳ
２より低い電圧に設定しても同様の効果が得られる。
得を低減するために図３に示す時点で、ゲイン信号Ｇ
ＡＩＮ１が「Ｈ」レベルに切り替えられたとすると（図
３（ｂ））、タイミング発生回路２５のラッチ回路２５
３では、コンパレータ２５１から次のパルスＶＸが到来
するまでは、引き続き「Ｌ」レベルのゲイン信号ＧＡＩ
Ｎ２を出力している（図３（ｄ））。そして、図３に示
す時点でコンパレータ２５１から次のパルスＶＸが到
来すると（図３（ｃ））、切り替えられた「Ｈ」レベル
のゲイン信号ＧＡＩＮ１をゲイン信号ＧＡＩＮ２として
出力するとともにこれを保持する（図３（ｄ））。な
お、この第１の実施の形態では、ゲイン信号ＧＡＩＮ１
のレベルを「Ｌ」から「Ｈ」へ切り替えて増幅部の利得
を低減する例について説明したが、ゲイン信号ＧＡＩＮ
１のレベルを「Ｈ」から「Ｌ」へ切り替え、増幅部の利
得を増加させる場合についても同様に行うことができ
る。また、第１の実施の形態では、基準電圧ＶＲのレベ
ルをシュミット回路２３のスレッショルドレベルＳ１よ
り高い電圧に設定しているが、スレッショルドレベルＳ
２より低い電圧に設定しても同様の効果が得られる。
【００２２】このように、発振回路を構成する増幅部の
利得を切り替えるためにゲイン信号ＧＡＩＮ１のレベル
が切り替えられても、直ちに増幅部の利得の切替を行わ
ずにタイミング発生回路２５により、ノイズが発生しな
いタイミングで利得の切替を行うものである。即ち、タ
イミング発生回路２５は、増幅部の出力信号Ｘ２が電圧
値ＶＲで示される所定レベルになるまでは以前の利得を
保持し、出力信号Ｘ２が所定レベル以上になってはじめ
て利得の切替を行うようにしたものである。この結果、
ゲイン信号ＧＡＩＮ１が切り替えられると直ちに増幅部
の利得切替を行う図１４に示す従来のゲイン切替方式の
ように、ゲイン信号ＧＡＩＮ１の切替時点（図１４
（ｂ））で出力信号Ｘ２にノイズａ（図１４（ａ））が
発生することがなく、したがって、このノイズａがシュ
ミット回路２３によりクロックＸ０のノイズｂ（図１４
（ｃ））として外部へ出力されることを回避でき、該ク
ロックに基づき動作する例えばマイコンなどの装置の誤
動作を防止できる。
利得を切り替えるためにゲイン信号ＧＡＩＮ１のレベル
が切り替えられても、直ちに増幅部の利得の切替を行わ
ずにタイミング発生回路２５により、ノイズが発生しな
いタイミングで利得の切替を行うものである。即ち、タ
イミング発生回路２５は、増幅部の出力信号Ｘ２が電圧
値ＶＲで示される所定レベルになるまでは以前の利得を
保持し、出力信号Ｘ２が所定レベル以上になってはじめ
て利得の切替を行うようにしたものである。この結果、
ゲイン信号ＧＡＩＮ１が切り替えられると直ちに増幅部
の利得切替を行う図１４に示す従来のゲイン切替方式の
ように、ゲイン信号ＧＡＩＮ１の切替時点（図１４
（ｂ））で出力信号Ｘ２にノイズａ（図１４（ａ））が
発生することがなく、したがって、このノイズａがシュ
ミット回路２３によりクロックＸ０のノイズｂ（図１４
（ｃ））として外部へ出力されることを回避でき、該ク
ロックに基づき動作する例えばマイコンなどの装置の誤
動作を防止できる。
【００２３】図４は本発振回路の第２の実施の形態を示
す回路図であり、上述のタイミング発生回路２５の代わ
りに波形成形回路２６Ａ，２６Ｂを付加したものであ
る。波形成形回路２６Ａはゲイン信号ＧＡＩＮ１を入力
するとこれの波形成形を行ってＰ型トランジスタＰ１の
ゲートに出力するものであり、また、波形成形回路２６
Ｂはインバータ回路２４を介するゲイン信号ＧＡＩＮ１
の反転出力を入力すると、これの波形成形を行ってＮ型
トランジスタＮ２のゲートに出力するものであり、その
詳細な構成は図５に示すようになっている。
す回路図であり、上述のタイミング発生回路２５の代わ
りに波形成形回路２６Ａ，２６Ｂを付加したものであ
る。波形成形回路２６Ａはゲイン信号ＧＡＩＮ１を入力
するとこれの波形成形を行ってＰ型トランジスタＰ１の
ゲートに出力するものであり、また、波形成形回路２６
Ｂはインバータ回路２４を介するゲイン信号ＧＡＩＮ１
の反転出力を入力すると、これの波形成形を行ってＮ型
トランジスタＮ２のゲートに出力するものであり、その
詳細な構成は図５に示すようになっている。
【００２４】即ち、波形成形回路２６は、ゲイン信号Ｇ
ＡＩＮ１を入力するとその反転出力を行うインバータ回
路２６１と、インバータ回路２６１の出力を入力してそ
の反転を行うインバータ回路２６２と、抵抗Ｒ３及びコ
ンデンサＣからなり抵抗Ｒ３，コンデンサＣの各値によ
り定める時定数によってインバータ回路２６２の出力を
遅延する遅延回路２６３からなる。
ＡＩＮ１を入力するとその反転出力を行うインバータ回
路２６１と、インバータ回路２６１の出力を入力してそ
の反転を行うインバータ回路２６２と、抵抗Ｒ３及びコ
ンデンサＣからなり抵抗Ｒ３，コンデンサＣの各値によ
り定める時定数によってインバータ回路２６２の出力を
遅延する遅延回路２６３からなる。
【００２５】図６は波形成形回路２６によるゲイン信号
ＧＡＩＮ１の波形成形の状況を示すタイムチャートであ
る。このタイムチャート及び図５、図４の回路図にした
がって第２の実施の形態の動作を説明する。発振回路の
増幅部の利得を切り替えるためにゲイン信号ＧＡＩＮ１
が図６の時点で「Ｌ」レベルから「Ｈ」レベルに切り
替えられると（図６（ａ））、図４の波形成形回路２６
Ａでは、インバータ回路２６１，２６２を経由したゲイ
ン信号ＧＡＩＮ１が遅延回路２６３の上記時定数により
「Ｌ」レベルから徐々に「Ｈ」レベルに立ち上がり、時
点で所定のレベルに達する（図６（ｂ））。そして波
形成形回路２６Ａからの遅延信号が図４のＰ型トランジ
スタＰ１のゲートに印加されることにより、トランジス
タＰ１はその遅延信号のレベルにしたがって出力レベル
が徐々に減少し時点２で完全にオフして無出力状態とな
る。
ＧＡＩＮ１の波形成形の状況を示すタイムチャートであ
る。このタイムチャート及び図５、図４の回路図にした
がって第２の実施の形態の動作を説明する。発振回路の
増幅部の利得を切り替えるためにゲイン信号ＧＡＩＮ１
が図６の時点で「Ｌ」レベルから「Ｈ」レベルに切り
替えられると（図６（ａ））、図４の波形成形回路２６
Ａでは、インバータ回路２６１，２６２を経由したゲイ
ン信号ＧＡＩＮ１が遅延回路２６３の上記時定数により
「Ｌ」レベルから徐々に「Ｈ」レベルに立ち上がり、時
点で所定のレベルに達する（図６（ｂ））。そして波
形成形回路２６Ａからの遅延信号が図４のＰ型トランジ
スタＰ１のゲートに印加されることにより、トランジス
タＰ１はその遅延信号のレベルにしたがって出力レベル
が徐々に減少し時点２で完全にオフして無出力状態とな
る。
【００２６】一方、このときインバータ回路２４を介し
てゲイン信号ＧＡＩＮ１の反転出力を入力した図４の波
形成形回路２６Ｂでは、インバータ回路２６１，２６２
を経由したゲイン信号ＧＡＩＮ１が遅延回路２６３の上
記時定数により「Ｈ」レベルから徐々に「Ｌ」レベルに
立ち下がり、時点で「Ｌ」レベルに達する（図６
（ｃ））。そして波形成形回路２６Ｂからの遅延信号が
図４のＮ型トランジスタＮ２のゲートに印加されること
により、トランジスタＮ２はその遅延信号のレベルにし
たがって出力レベルが徐々に減少し時点２で完全にオフ
して無出力状態となる。
てゲイン信号ＧＡＩＮ１の反転出力を入力した図４の波
形成形回路２６Ｂでは、インバータ回路２６１，２６２
を経由したゲイン信号ＧＡＩＮ１が遅延回路２６３の上
記時定数により「Ｈ」レベルから徐々に「Ｌ」レベルに
立ち下がり、時点で「Ｌ」レベルに達する（図６
（ｃ））。そして波形成形回路２６Ｂからの遅延信号が
図４のＮ型トランジスタＮ２のゲートに印加されること
により、トランジスタＮ２はその遅延信号のレベルにし
たがって出力レベルが徐々に減少し時点２で完全にオフ
して無出力状態となる。
【００２７】したがって、発振回路を構成する増幅部の
利得は時点から時点の間に徐々に減少する（図６
（ｄ））。なお、この第２の実施の形態では、ゲイン信
号ＧＡＩＮ１のレベルを「Ｌ」から「Ｈ」へ切り替えて
増幅部の利得を徐々に減少させる例を説明したが、ゲイ
ン信号ＧＡＩＮ１のレベルを「Ｈ」から「Ｌ」へ切り替
える場合についても同様に適用することができ、この場
合は、増幅部の利得を徐々に増加させることができる。
利得は時点から時点の間に徐々に減少する（図６
（ｄ））。なお、この第２の実施の形態では、ゲイン信
号ＧＡＩＮ１のレベルを「Ｌ」から「Ｈ」へ切り替えて
増幅部の利得を徐々に減少させる例を説明したが、ゲイ
ン信号ＧＡＩＮ１のレベルを「Ｈ」から「Ｌ」へ切り替
える場合についても同様に適用することができ、この場
合は、増幅部の利得を徐々に増加させることができる。
【００２８】このように、第２の実施の形態では、ゲイ
ン信号ＧＡＩＮ１が切り替えられた場合、波形成形回路
２６Ａ，２６Ｂによりゲイン信号ＧＡＩＮ１のレベルを
徐々に切り替えて増幅部に与え、増幅部の利得を徐々に
切り替えるようにしたので、従来のように増幅部の利得
が急激に切り替えられることによる出力信号のノイズ発
生を防止することができる。なお、波形成形回路２６の
立ち上がり時間または立ち下がり時間は、この発振回路
の発振周期以上に設定することが望ましい。
ン信号ＧＡＩＮ１が切り替えられた場合、波形成形回路
２６Ａ，２６Ｂによりゲイン信号ＧＡＩＮ１のレベルを
徐々に切り替えて増幅部に与え、増幅部の利得を徐々に
切り替えるようにしたので、従来のように増幅部の利得
が急激に切り替えられることによる出力信号のノイズ発
生を防止することができる。なお、波形成形回路２６の
立ち上がり時間または立ち下がり時間は、この発振回路
の発振周期以上に設定することが望ましい。
【００２９】図７は、本発振回路の第３の実施の形態を
示す回路図である。この実施の形態は、発振回路に対し
て上述のタイミング発生回路２５及び波形成形回路２６
Ａ，２６Ｂを付加したものである。このように構成する
ことにより、ノイズマージンをさらに拡大することがで
き、増幅部の利得切替時に出力信号Ｘ２の波形が例えば
大きく変動して図１に示すタイミング発生回路２５でノ
イズが除去できない場合でも、波形成形回路２６Ａ，２
６Ｂによりそのノイズを完全に除去することができる。
ただし、この場合、波形成形回路の立ち上がり時間また
は立ち下がり時間は、この発振回路の発振周期の１／４
以下に抑えることが望ましい。
示す回路図である。この実施の形態は、発振回路に対し
て上述のタイミング発生回路２５及び波形成形回路２６
Ａ，２６Ｂを付加したものである。このように構成する
ことにより、ノイズマージンをさらに拡大することがで
き、増幅部の利得切替時に出力信号Ｘ２の波形が例えば
大きく変動して図１に示すタイミング発生回路２５でノ
イズが除去できない場合でも、波形成形回路２６Ａ，２
６Ｂによりそのノイズを完全に除去することができる。
ただし、この場合、波形成形回路の立ち上がり時間また
は立ち下がり時間は、この発振回路の発振周期の１／４
以下に抑えることが望ましい。
【００３０】以上の例は、発振回路を構成する１つの増
幅回路２１についての利得の切替を説明したが、以下の
図８〜図１１に示すような複数の増幅回路についても利
得を切り替えることができる。また、図１〜図７の説明
では、２つ目（最終段）の増幅回路２２の利得の切替は
行っていないが、例えば図１１に示す４つ目（最終段）
の増幅回路２１ＤのトランジスタＰ７，Ｎ７にそれぞれ
トランジスタＰ８及びＮ８を直列接続し、各トランジス
タＰ８及びＮ８のゲートを制御することで最終段の増幅
回路の利得も切り替えることができる。
幅回路２１についての利得の切替を説明したが、以下の
図８〜図１１に示すような複数の増幅回路についても利
得を切り替えることができる。また、図１〜図７の説明
では、２つ目（最終段）の増幅回路２２の利得の切替は
行っていないが、例えば図１１に示す４つ目（最終段）
の増幅回路２１ＤのトランジスタＰ７，Ｎ７にそれぞれ
トランジスタＰ８及びＮ８を直列接続し、各トランジス
タＰ８及びＮ８のゲートを制御することで最終段の増幅
回路の利得も切り替えることができる。
【００３１】図８は、発振回路の増幅部を４つの増幅回
路２１Ａ〜２１Ｄにより構成した例を示すもので、各増
幅回路２１Ａ〜２１Ｃの動作・非動作をタイミング回路
２５を用いて各個に切り替えることにより、発振回路の
利得切替を行うようにしたものである。即ち、タイミン
グ回路２５は、ゲイン信号ＧＡＩＮ１Ａを入力するとゲ
イン信号ＧＡＩＮ２Ａを出力し、これにより１つ目の増
幅回路２１Ａの動作・非動作が制御される。また、ゲイ
ン信号ＧＡＩＮ１Ｂを入力するとゲイン信号ＧＡＩＮ２
Ｂを出力し、これにより２つ目の増幅回路２１Ｂの動作
・非動作が制御される。さらにゲイン信号ＧＡＩＮ１Ｃ
を入力するとゲイン信号ＧＡＩＮ２Ｃを出力し、これに
より３つ目の増幅回路２１Ｃの動作・非動作が制御され
る。
路２１Ａ〜２１Ｄにより構成した例を示すもので、各増
幅回路２１Ａ〜２１Ｃの動作・非動作をタイミング回路
２５を用いて各個に切り替えることにより、発振回路の
利得切替を行うようにしたものである。即ち、タイミン
グ回路２５は、ゲイン信号ＧＡＩＮ１Ａを入力するとゲ
イン信号ＧＡＩＮ２Ａを出力し、これにより１つ目の増
幅回路２１Ａの動作・非動作が制御される。また、ゲイ
ン信号ＧＡＩＮ１Ｂを入力するとゲイン信号ＧＡＩＮ２
Ｂを出力し、これにより２つ目の増幅回路２１Ｂの動作
・非動作が制御される。さらにゲイン信号ＧＡＩＮ１Ｃ
を入力するとゲイン信号ＧＡＩＮ２Ｃを出力し、これに
より３つ目の増幅回路２１Ｃの動作・非動作が制御され
る。
【００３２】図９は、図８の発振回路に用いられるタイ
ミング発生回路２５の構成を示す回路図である。ここ
で、各ゲイン信号ＧＡＩＮ１Ａ、ＧＡＩＮ１Ｂ、ＧＡＩ
Ｎ１Ｃを入力してそれぞれＧＡＩＮ信号ＧＡＩＮ２Ａ、
ＧＡＩＮ２Ｂ、ＧＡＩＮ３Ｃを出力する回路は、図２と
同様に、それぞれインバータ回路２５２Ａ，２５４Ａ，
２５５Ａ、インバータ回路２５２Ｂ，２５４Ｂ，２５５
Ｂ、インバータ回路２５２Ｃ，２５４Ｃ，２５５Ｃによ
り構成され、各インバータ回路２５２Ａ，２５５Ａ、２
５２Ｂ，２５５Ｂ、２５２Ｃ，２５５Ｃは、図２に示す
コンパレータ２５１の出力で共通に制御される。このよ
うにして、タイミング発生回路から出力される各ゲイン
信号ＧＡＩＮ３Ａ〜ＧＡＩＮ３Ｃにより、各増幅回路２
１Ａ〜２１Ｃの動作・非動作が各個に制御されることで
発振回路の増幅部の利得を切り替えることができる。
ミング発生回路２５の構成を示す回路図である。ここ
で、各ゲイン信号ＧＡＩＮ１Ａ、ＧＡＩＮ１Ｂ、ＧＡＩ
Ｎ１Ｃを入力してそれぞれＧＡＩＮ信号ＧＡＩＮ２Ａ、
ＧＡＩＮ２Ｂ、ＧＡＩＮ３Ｃを出力する回路は、図２と
同様に、それぞれインバータ回路２５２Ａ，２５４Ａ，
２５５Ａ、インバータ回路２５２Ｂ，２５４Ｂ，２５５
Ｂ、インバータ回路２５２Ｃ，２５４Ｃ，２５５Ｃによ
り構成され、各インバータ回路２５２Ａ，２５５Ａ、２
５２Ｂ，２５５Ｂ、２５２Ｃ，２５５Ｃは、図２に示す
コンパレータ２５１の出力で共通に制御される。このよ
うにして、タイミング発生回路から出力される各ゲイン
信号ＧＡＩＮ３Ａ〜ＧＡＩＮ３Ｃにより、各増幅回路２
１Ａ〜２１Ｃの動作・非動作が各個に制御されることで
発振回路の増幅部の利得を切り替えることができる。
【００３３】図１０は、発振回路の増幅部を図８と同様
に４つの増幅回路２１Ａ〜２１Ｄで構成すると共に、各
増幅回路２１Ａ〜２１Ｃの動作・非動作を図５に示す波
形成形回路２６で制御することにより、利得切替を行う
ようにしたものである。即ち、ゲイン信号ＧＡＩＮ１Ａ
及びその反転信号を入力する波形成形回路２６Ａ及び２
６Ｂにより、１つ目の増幅回路２１Ａの動作・非動作が
制御される。また、ゲイン信号ＧＡＩＮ１Ｂ及びその反
転信号を入力する波形成形回路２６Ｃ及び２６Ｄによ
り、２つ目の増幅回路２１Ｂの動作・非動作が制御され
る。さらに、ゲイン信号ＧＡＩＮ１Ｃ及びその反転信号
を入力する波形成形回路２６Ｅ及び２６Ｆにより、３つ
目の増幅回路２１Ｃの動作・非動作が制御される。この
ようにして各増幅回路２１Ａ〜２１Ｃの動作・非動作が
各個に制御されることで発振回路の増幅部の利得を切り
替えることができる。
に４つの増幅回路２１Ａ〜２１Ｄで構成すると共に、各
増幅回路２１Ａ〜２１Ｃの動作・非動作を図５に示す波
形成形回路２６で制御することにより、利得切替を行う
ようにしたものである。即ち、ゲイン信号ＧＡＩＮ１Ａ
及びその反転信号を入力する波形成形回路２６Ａ及び２
６Ｂにより、１つ目の増幅回路２１Ａの動作・非動作が
制御される。また、ゲイン信号ＧＡＩＮ１Ｂ及びその反
転信号を入力する波形成形回路２６Ｃ及び２６Ｄによ
り、２つ目の増幅回路２１Ｂの動作・非動作が制御され
る。さらに、ゲイン信号ＧＡＩＮ１Ｃ及びその反転信号
を入力する波形成形回路２６Ｅ及び２６Ｆにより、３つ
目の増幅回路２１Ｃの動作・非動作が制御される。この
ようにして各増幅回路２１Ａ〜２１Ｃの動作・非動作が
各個に制御されることで発振回路の増幅部の利得を切り
替えることができる。
【００３４】
【発明の効果】以上説明したように本発明によれば、並
列接続された複数の増幅回路からなりクロック信号を出
力する増幅部を有すると共に、各増幅回路を各個にオン
・オフして増幅部の利得の切り替えを行う発振回路にお
いて、増幅部の利得切替時に増幅部から出力されるノイ
ズを防止するノイズ防止手段と、増幅部から出力される
クロック信号を波形成形する波形成形手段とを設け、ノ
イズ防止手段は、波形成形手段への入力レベルがこの波
形成形手段の出力レベルを変化させるスレッショルドレ
ベル電圧の範囲外のときに増幅部の利得切り替えを行う
ようにしたので、増幅部の利得切替時には増幅部からの
出力ノイズが防止されて正規なクロック信号のみがマイ
コンなどの装置に供給され、この結果、発振回路からの
クロックに基づき動作中のマイコンなどの装置の発振回
路の利得切り替えによる誤動作を防止できる。また、ノ
イズ防止手段は、上記ノイズが発生しないタイミングで
増幅部の利得を切り替えるようにしたので、簡単かつ確
実にクロックノイズを除去できる。また、ノイズ防止手
段を、反転増幅回路を構成するＰ型トランジスタのゲー
トへの利得切り替え信号を徐々に変化させる第１の波形
成形手段と、反転増幅回路を構成するＮ型トランジスタ
のゲートへの利得切り替え信号を徐々に変化させる第２
の波形成形手段とから構成し、第１及び第２の波形成形
手段が、それぞれＰ型及びＮ型トランジスタをともに徐
々にオフ状態にし、かつＰ型及びＮ型トランジスタをと
もに徐々にオン状態にすることにより、増幅部の利得を
徐々に切り替えるようにしたので、簡単な構成でクロッ
クノイズを除去できる。
列接続された複数の増幅回路からなりクロック信号を出
力する増幅部を有すると共に、各増幅回路を各個にオン
・オフして増幅部の利得の切り替えを行う発振回路にお
いて、増幅部の利得切替時に増幅部から出力されるノイ
ズを防止するノイズ防止手段と、増幅部から出力される
クロック信号を波形成形する波形成形手段とを設け、ノ
イズ防止手段は、波形成形手段への入力レベルがこの波
形成形手段の出力レベルを変化させるスレッショルドレ
ベル電圧の範囲外のときに増幅部の利得切り替えを行う
ようにしたので、増幅部の利得切替時には増幅部からの
出力ノイズが防止されて正規なクロック信号のみがマイ
コンなどの装置に供給され、この結果、発振回路からの
クロックに基づき動作中のマイコンなどの装置の発振回
路の利得切り替えによる誤動作を防止できる。また、ノ
イズ防止手段は、上記ノイズが発生しないタイミングで
増幅部の利得を切り替えるようにしたので、簡単かつ確
実にクロックノイズを除去できる。また、ノイズ防止手
段を、反転増幅回路を構成するＰ型トランジスタのゲー
トへの利得切り替え信号を徐々に変化させる第１の波形
成形手段と、反転増幅回路を構成するＮ型トランジスタ
のゲートへの利得切り替え信号を徐々に変化させる第２
の波形成形手段とから構成し、第１及び第２の波形成形
手段が、それぞれＰ型及びＮ型トランジスタをともに徐
々にオフ状態にし、かつＰ型及びＮ型トランジスタをと
もに徐々にオン状態にすることにより、増幅部の利得を
徐々に切り替えるようにしたので、簡単な構成でクロッ
クノイズを除去できる。
【図１】 本発明に係る発振回路の第１の実施の形態を
示す回路図である。
示す回路図である。
【図２】 図１に示す発振回路を構成するタイミング発
生回路の回路図である。
生回路の回路図である。
【図３】 図１の発振回路の各部の動作波形を示すタイ
ムチャートである。
ムチャートである。
【図４】 発振回路の第２の実施の形態を示す回路図で
ある。
ある。
【図５】 図４に示す発振回路を構成する波形成形回路
の回路図である。
の回路図である。
【図６】 図４に示す発振回路の各部の動作波形を示す
タイムチャートである。
タイムチャートである。
【図７】 発振回路の第３の実施の形態を示す回路図で
ある。
ある。
【図８】 発振回路の第４の実施の形態を示す回路図で
ある。
ある。
【図９】 図８の発振回路に用いられるタイミング発生
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図１０】 発振回路の第５の実施の形態を示す回路図
である。
である。
【図１１】 発振回路の第６の実施の形態を示す回路図
である。
である。
【図１２】 従来の発振回路の第１の例を示す回路図で
ある。
ある。
【図１３】 従来の発振回路の第２の例を示す回路図で
ある。
ある。
【図１４】 図１２に示す発振回路の利得切替時の状況
を示すタイムチャートである。
を示すタイムチャートである。
１…帰還抵抗、３…水晶振動子、４，５…容量素子、２
１，２１Ａ…１つ目の増幅回路、２２，２１Ｂ…２つ目
の増幅回路、２１Ｃ…３つ目の増幅回路、２１Ｄ…４つ
目の増幅回路、２３…シュミット回路、２４，２５２,
２５４，２５５，２６１，２６２…インバータ回路、２
５…タイミング発生回路、２６Ａ，２６Ｂ…波形成形回
路、２５１…コンパレータ、２５３…ラッチ回路、２６
２…遅延回路、Ｐ１〜Ｐ８…Ｐ型トランジスタ、Ｎ１〜
Ｎ８…Ｎ型トランジスタ、ＧＡＩＮ１，ＧＡＩＮ２…ゲ
イン信号、Ｘ０…クロック信号、Ｘ１…入力信号、Ｘ２
…出力信号、ＶＲ…基準信号。
１，２１Ａ…１つ目の増幅回路、２２，２１Ｂ…２つ目
の増幅回路、２１Ｃ…３つ目の増幅回路、２１Ｄ…４つ
目の増幅回路、２３…シュミット回路、２４，２５２,
２５４，２５５，２６１，２６２…インバータ回路、２
５…タイミング発生回路、２６Ａ，２６Ｂ…波形成形回
路、２５１…コンパレータ、２５３…ラッチ回路、２６
２…遅延回路、Ｐ１〜Ｐ８…Ｐ型トランジスタ、Ｎ１〜
Ｎ８…Ｎ型トランジスタ、ＧＡＩＮ１，ＧＡＩＮ２…ゲ
イン信号、Ｘ０…クロック信号、Ｘ１…入力信号、Ｘ２
…出力信号、ＶＲ…基準信号。
Claims (2)
- 【請求項１】 並列接続された複数の増幅回路からなり
クロック信号を出力する増幅部を有するとともに、各増
幅回路を各個にオン・オフして前記増幅部の利得の切り
替えを行う発振回路において、 前記増幅部の利得切替時に該増幅部から出力されるノイ
ズを防止するノイズ防止手段と、 前記増幅部から出力されるクロック信号を波形成形する
波形成形手段と を有し、 前記ノイズ防止手段は、前記波形成形手段への入力レベ
ルがこの波形成形手段の出力レベルを変化させるスレッ
ショルドレベル電圧の範囲外のときに前記増幅部の利得
切り替えを行うようにして前記ノイズが発生しないタイ
ミングで前記増幅部の利得の切り替えを行う ことを特徴
とする発振回路。 - 【請求項２】 並列接続された複数の増幅回路からなり
クロック信号を出力する増幅部を有するとともに、各増
幅回路を各個にオン・オフして前記増幅部の利得の切り
替えを行う発振回路において、前記増幅部の利得切替時に該増幅部から出力されるノイ
ズを防止するノイズ防止手段を有し、 前記ノイズ防止手段は、前記増幅回路である反転増幅回路を構成するＰ型トラン
ジスタのゲートへの利得切り替え信号を徐々に変化させ
る第１の波形成形手段と、 前記反転増幅回路を構成するＮ型トランジスタのゲート
への利得切り替え信号を徐々に変化させる第２の波形成
形手段と を含み、前記第１及び第２の波形成形手段は、
それぞれＰ型トランジスタ及びＮ型トランジスタをとも
に徐々にオフ状態にし、かつＰ型トランジスタ及びＮ型
トランジスタをともに徐々にオン状態にすることによ
り、 前記増幅部の利得を徐々に切り替えることを特徴と
する発振回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09162485A JP3141816B2 (ja) | 1997-06-19 | 1997-06-19 | 発振回路 |
| US09/098,452 US6118348A (en) | 1997-06-19 | 1998-06-17 | Oscillator circuit having switched gain amplifiers and a circuit for preventing switching noise |
| EP98111223A EP0886372A3 (en) | 1997-06-19 | 1998-06-18 | Oscillator circuit containing a noise prevention circuit |
| CN98102294A CN1127198C (zh) | 1997-06-19 | 1998-06-19 | 包含噪声防止电路的振荡器电路 |
| KR1019980023221A KR100313725B1 (ko) | 1997-06-19 | 1998-06-19 | 노이즈방지회로를포함하는발진회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09162485A JP3141816B2 (ja) | 1997-06-19 | 1997-06-19 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117451A JPH1117451A (ja) | 1999-01-22 |
| JP3141816B2 true JP3141816B2 (ja) | 2001-03-07 |
Family
ID=15755520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09162485A Expired - Fee Related JP3141816B2 (ja) | 1997-06-19 | 1997-06-19 | 発振回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6118348A (ja) |
| EP (1) | EP0886372A3 (ja) |
| JP (1) | JP3141816B2 (ja) |
| KR (1) | KR100313725B1 (ja) |
| CN (1) | CN1127198C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518213B1 (en) | 1999-08-06 | 2003-02-11 | Nissan Motor Co., Ltd. | Exhaust gas purifying catalyst and process for preparing the catalyst |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19912704A1 (de) * | 1999-03-20 | 2000-10-05 | Micronas Intermetall Gmbh | Oszillatorschaltung |
| JP2002190723A (ja) * | 2000-12-20 | 2002-07-05 | Nippon Precision Circuits Inc | 発振制御回路 |
| GB2373115B8 (en) * | 2001-03-08 | 2008-07-24 | Micron Technology Inc | Adaptive threshold logic circuit |
| US6940304B2 (en) * | 2001-03-14 | 2005-09-06 | Micron Technology, Inc. | Adaptive threshold logic circuit |
| DE10126608A1 (de) * | 2001-05-31 | 2002-12-12 | Infineon Technologies Ag | Kompensierte Oszillatorschaltung |
| JP3965034B2 (ja) * | 2001-08-01 | 2007-08-22 | 日本電波工業株式会社 | 水晶発振器 |
| EP1289121A1 (fr) * | 2001-08-13 | 2003-03-05 | EM Microelectronic-Marin SA | Circuit oscillateur à inverseur à consommation réduite |
| CN100414834C (zh) * | 2004-01-29 | 2008-08-27 | 凌阳科技股份有限公司 | 晶体加速振荡电路 |
| EP1638203A1 (en) * | 2004-09-21 | 2006-03-22 | Dialog Semiconductor GmbH | Oscillator with controlled duty cycle |
| US7123109B2 (en) * | 2004-12-15 | 2006-10-17 | Intel Corporation | Crystal oscillator with variable bias generator and variable loop filter |
| JP2006319628A (ja) * | 2005-05-12 | 2006-11-24 | Nec Electronics Corp | 発振回路および発振回路を備える半導体装置 |
| JP2008147815A (ja) | 2006-12-07 | 2008-06-26 | Sanyo Electric Co Ltd | 発振回路 |
| JP2009152747A (ja) * | 2007-12-19 | 2009-07-09 | Toyota Industries Corp | 発振器 |
| JP5078593B2 (ja) * | 2007-12-21 | 2012-11-21 | ラピスセミコンダクタ株式会社 | クロック信号生成装置 |
| GB0806138D0 (en) * | 2008-04-04 | 2008-05-14 | Elonics Ltd | Crystal oscillator clock circuits |
| US20100026403A1 (en) * | 2008-07-29 | 2010-02-04 | Texas Instruments Incorporated | Selectable drive strength high frequency crystal oscillator circuit |
| TWI362824B (en) * | 2008-09-12 | 2012-04-21 | Phison Electronics Corp | Oscillator and driving circuit and oscillation method thereof |
| US8120439B2 (en) * | 2009-08-13 | 2012-02-21 | Texas Instruments Incorporated | Fast start-up crystal oscillator |
| CN102118131B (zh) | 2009-12-31 | 2016-06-15 | 意法-爱立信公司 | 缩短晶体振荡器的启动时间的方法 |
| US9733662B2 (en) * | 2011-07-27 | 2017-08-15 | Nxp B.V. | Fast start up, ultra-low power bias generator for fast wake up oscillators |
| TWI477061B (zh) * | 2012-04-10 | 2015-03-11 | Alchip Technologies Ltd | 實時時鐘裝置的信號產生電路及相關的方法 |
| JP6158682B2 (ja) * | 2013-10-25 | 2017-07-05 | エスアイアイ・セミコンダクタ株式会社 | 磁気センサ回路 |
| KR101500400B1 (ko) * | 2013-12-10 | 2015-03-09 | 현대자동차 주식회사 | 정전 용량 검출 장치 |
| CN103916080B (zh) * | 2014-04-17 | 2017-01-25 | 西北工业大学 | 小面积高线性度成形电路 |
| US9455720B2 (en) * | 2014-12-24 | 2016-09-27 | Texas Instruments Incorporated | Universal oscillator |
| JP6709497B2 (ja) * | 2015-12-14 | 2020-06-17 | 横河電機株式会社 | 自励発振回路 |
| JP6750314B2 (ja) * | 2016-05-31 | 2020-09-02 | セイコーエプソン株式会社 | 発振器、電子機器、移動体及び発振器の製造方法 |
| JP6930134B2 (ja) | 2017-02-28 | 2021-09-01 | セイコーエプソン株式会社 | 発振器、電子機器及び移動体 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965535A (en) * | 1989-06-30 | 1990-10-23 | National Semiconductor Corporation | Multiple speed oscillator |
| JPH0376404A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | 半導体装置 |
| US5041802A (en) * | 1989-10-11 | 1991-08-20 | Zilog, Inc. | Low power oscillator with high start-up ability |
| US5208558A (en) * | 1990-11-29 | 1993-05-04 | Kabushiki Kaisha Toshiba | Crystal oscillator having plural inverters disabled after start-up |
| US5557243A (en) * | 1995-04-19 | 1996-09-17 | Lg Semicon Co., Ltd. | Oscillation circuit with power limiting controller |
| US5909152A (en) * | 1997-02-28 | 1999-06-01 | Texas Instruments Incorporated | Low power CMOS crystal oscillator circuit |
-
1997
- 1997-06-19 JP JP09162485A patent/JP3141816B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-17 US US09/098,452 patent/US6118348A/en not_active Expired - Lifetime
- 1998-06-18 EP EP98111223A patent/EP0886372A3/en not_active Withdrawn
- 1998-06-19 CN CN98102294A patent/CN1127198C/zh not_active Expired - Fee Related
- 1998-06-19 KR KR1019980023221A patent/KR100313725B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518213B1 (en) | 1999-08-06 | 2003-02-11 | Nissan Motor Co., Ltd. | Exhaust gas purifying catalyst and process for preparing the catalyst |
Also Published As
| Publication number | Publication date |
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| KR19990007168A (ko) | 1999-01-25 |
| EP0886372A3 (en) | 1999-01-27 |
| EP0886372A2 (en) | 1998-12-23 |
| US6118348A (en) | 2000-09-12 |
| CN1127198C (zh) | 2003-11-05 |
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