KR100231091B1 - 레벨 시프터 회로 - Google Patents

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KR100231091B1
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

고전위측과 저전위측 양쪽의 전위 변환을 가능하게 하는 레벨 시프터 회로를 제공한다.
제1고전압원과 제1저전압원과의 사이에 접속되어 입력 신호의 고전위측의 전압을 증폭하는 고전위측 레벨 시프트부와, 상기 제1고전압원보다도 낮은 고전위의 제2고전압원과 상기 제1저전압원보다도 낮은 저전위의 제2저전압원과의 사이에 접속되어 상기 입력 신호의 저전위측의 전압을 증폭하는 저전위측 레벨 시프트부와, 상기 제1고전압원과 출력 노드와의 사이에 접속되어 상기 고전위측 레벨 시프트부의 출력에 의해 온/오프 동작하는 고전위 제어용 트랜지스터와, 상기 출력 노드와 상기 제2저전압원과의 사이에 접속되어 상기 저전위측 레벨 시프트부의 출력보다 상기 고전위 제어용 트랜지스터에 대하여 상보적으로 온/오프 동작하는 저전위 제어용 트랜지스터를 구비하였다.

Description

레벨 시프터 회로
제1도는 본발명의 제1실시예에 따른 레벨 시프터 회로의 회로도.
제2도는 본발명의 제1실시예에 따른 회로의 동작을 나타내는 타이밍도.
제3도는 본발명의 제2실시예에 따른 레벨 시프터 회로의 회로도.
제4도는 본발명의 제2실시예에 따른 회로의 동작을 나타내는 회로도.
제5도는 본발명의 제3실시예에 따른 레벨 시프터 회로의 회로도.
제6도는 본발명의 제3실시예에 따른 회로의 동작을 나타내는 타이밍도.
제7도는 종래 레벨 시프터 회로의 구성을 나타내는 회로도.
제8도는 종래 레벨 시프터 회로의 동작을 나타내는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 고전위측 레벨 시프트부 20 : 저전위측 레벨 시프트부
41 : 고전위 제어용 p채널 MOS 트랜지스터
42 : 저전위 제어용 n채널 MOS 트랜지스터
50, 60 : 인버터 회로 71 : 결합용 콘덴서
VCC: 제1고전압원 VDD: 제2고전압원
VSS: 제1저전압원 VEE: 제2저전압원
IN : 입력 신호 OUT : 출력 신호
본 발명은 신호의 진폭 전위를 증폭하는 레벨 시프터 회로에 관한 것으로서, 보다 구체적으로는 저전위 입력신호로 고전위 출력을 행하는 LCD 드라이버 LSI 등에 사용되는 레벨 시프터 회로에 관한 것이다.
이런 유형의 종래 레벨 시프터 회로는 예컨대 제7도에 나타내는 바와 같은 것이 있었다.
제7도는 종래 레벨 시프터 회로의 구성을 나타내는 회로도이다. 이 레벨 시프터 회로는 고전압원(VCC)과 저전압원(VSS) 사이에 각각 직렬로 연결된 p 채널 MOS 트랜지스터(이하, 'pMOS'라 함)(101)과 n 채널 MOS 트랜지스터(이하, 'nMOS'라 함)(102)와, pMOS(103) 및 nMOS(104)를 가지고 있다. 각각의 드레인끼리 서로 연결된 pMOS(101)와 nMOS(102)의 접속점 A11은 pMOS(103)의 게이트에 접속되고, pMOS(103)와 nMOS(104)의 접속점 A12는 pMOS(101)의 게이트에 접속되어 있다.
또한, 고전압원(VDD)과 저전압원(VSS)사이에는 인버터 회로를 구성하는 pMOS(105)와 nMOS(106)가 직렬로 연결되어 있고, 그 접속된 A13이 상기 nMOS(104)의 게이트에 접속되어 있다. 그리고 상기 nMOS(102), nMOS(106) 및 pMOS(105)의 각 게이트에는 입력신호 IN이 입력되어 상기 접속점 A12에서 출력신호 OUT이 나오게 된다.
또 입력신호 IN 은 VDD~VSS레벨 사이에서 변하며, 전압 조건으로서 VSS＜VDD＜VCC의 관계가 성립한다. pMOS(101, 103) 각각의 소스에는 고전압원(VCC)이 공급되고, pMOS(105)의 소스에는 고전압원(VDD), nMOS(102, 104, 106) 각각의 소스에는 저전압원(VSS)이 공급된다.
다음에, 상기 종래 회로의 동작을 제8도의 타이밍도를 참조하여 설명한다.
입력 신호 IN 이 VSS레벨일 때(기간 T11)는 nMOS(102)가 턴-오프되고, 접속점 A13에서 출력되는 입력신호 IN의 반전 신호/IN은 VDD레벨이 되어 nMOS(104)가 턴-온 된다. 이 때, 출력신호 OUT은 nMOS(104)의 턴-온에 의해 VSS레벨의 전위로 떨어지고, 이 전위를 입력으로하는 pMOS(101)는 턴-온되며 접속점 A11은 nMOS(102)의 턴-오프에 의해 VCC레벨의 전위로 올라간다. pMOS(103)는 접속점 A11의 전위를 입력으로 하기 때문에 접속점 A11이 VCC레벨의 전위가 되면 턴-오프되고 출력 신호 OUT는 VSS레벨의 전위가 된다.
입력신호 IN이 VDD레벨로 변화하면 (기간 T12), nMOS(102)는 턴-온, nMOS(104)는 턴-오프된다. nMOS(102)가 턴-온되면 접속점 A11은 VSS레벨의 전위로 낮아지고 pMOS(103)는 턴-온되며 출력신호 OUT는 pMOS(103)의 턴-온과 nMOS(104)의 턴-오프에 의해 VCC레벨의 전위로 올라간다.
출력신호 OUT가 VCC레벨이 되면, pMOS(101)는 턴-오프되어 접속점 A11은 VSS레벨의 전위로 된다.
상술한 바와 같이, 입력 신호 IN이 VSS레벨일 때에는 출력신호 OUT도 VSS레벨이 되고, 입력신호 IN이 VDD레벨일 때에는 출력신호 OUT가 VCC레벨로 시프트되어 레벨 시프터 회로는 고전위측의 전압 레벨을 변환할 수 있다.
그러나, 상기 종래 레벨 시프터 회로에서는 한쪽의 전위 변환밖에 할 수 없어, 양측(고전위측과 저전위측)의 전위를 변환할 수 없다는 문제가 있었다. 즉, 입력 신호 IN이 VDD~VSS레벨의 전위로 진동하였을 때 출력신호 OUT이 이 전위를 VDD레벨보다 더 높은 전위의 VCC레벨과, VSS레벨보다 더 낮은 전위의 VEE레벨의 전위에 의해서 진동하도록 고전위측과 저전위측의 전위변환을 할 수 없다.
이것은, nMOS(102, 104)의 소스 전위를 VEE레벨로 하면, 입력신호 IN이 VDD및 VSS레벨의 어느 쪽의 전위에 있어서도 nMOS(102,104)가 차단되지 않고 항상 턴-온되기 때문에 출력 신호 OUT가 VCC레벨이 되는 일이 없기 때문이다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해서 이루어진 것으로 그 목적은 고전위측과 저전위측 양쪽의 전위 변환를 가능하게 하는 레벨 시프터 회로를 제공하는 것이다. 본발명의 또 다른 목적은 고전위측과 저전위측 양쪽의 전위 변환을 가능하게 하고 또한 소비 전류가 적은 레벨 시프터 회로를 제공하는 것이다.
상기 목적을 달성하기 위해서, 제1발명의 특징은 제1고전압원과 제1저전압원 사이에 접속되어 입력 신호의 고전위측 전압을 증폭하는 고전위측 레벨 시프트부와, 상기 제1고전압원보다도 낮은 고전위의 제2고전압원과 상기 제1저전압원보다도 낮은 저전위의 제2저전압원 사이에 접속되어 상기 입력 신호의 저전위측 전압을 증폭하는 저전위측 레벨 시프트브와 상기 고전위측 레벨 시프트부의 출력 및 상기 저전위측 레벨 시프트부의 출력에 의하여 상기 제1고전압원 또는 상기 제2저전압원의 전위 레벨을 출력하는 출력부를 구비한 것에 있다.
제2발명의 특징은 제1고전위 레벨과 제1저전위 레벨 사이에서 진동하는 입력신호에 의하여, 상기 제1고전위 레벨보다 더 높은 제2고전위 레벨과 상기 제1저전위 레벨 사이에서 진동하는 고전위 제어 신호를 생성하는 고전위측 레벨 시프트부와, 상기 입력 신호에 기초하여 상기 제1고전위 레벨로부터 상기 제1저전위 레벨보다도 낮은 제2저전위 레벨에서 진동하는 저전위 제어 신호를 생성하는 저전위측 레벨 시프트부와, 상기 고전위 제어 신호에 의해 온/오프 동작하여 턴-온일 때에 상기 제2고전위 레벨을 출력 노드로 출력하는 고전위 제어용 트랜지스터와, 상기 저전위 제어 신호에 의해 상기 고전위 제어용 트랜지스터에 대하여 상보적으로 온/오프 동작하여 턴-온일 때에 상기 제2저전위 레벨을 상기 출력 노드에 출력하는 저전위 제어용 트렌지스터를 구비한 것에 있다.
제3발명의 특징은 제1고전압원과 제1저전압원 사이에 접속되어 입력 신호의 고전위측 전압을 증폭하는 고전위측 레벨 시프트부와, 상기 제1고전압원보다 더 낮은 고전위의 제2고전압원과 상기 제1저 전압원보다 더 낮은 저전위의 제2저전압원 사이에 접속되어 상기 입력 신호의 저전위측 전압을 증폭하는 저전위측 레벨 시프트부와, 상기 제1고전압원과 출력 노드 사이에 접속되어 상기 고전위측 레벨 시프트부의 출력에 의해 온/오프 동작하는 고전위 제어용 트랜지스터와, 상기 출력 노드와 상기 제2저전압원 사이에 접속되어 상기 저전위측 레벨 시프트부의 출력보다 상기 고전위 제어용 트랜지스터에 대하여 상보적으로 온/턴-오프 동작하는 저전위 제어용 트랜지스터를 구비한 것에 있다.
제4발명의 특징은 상기 제3발명에 있어서, 상기 고전위 제어용 트랜지스터가 턴-온되는 상기 고전위측 레벨 시프트부의 출력 레벨은 상기 제1저전압원에 대응한 전위 레벨이고, 상기 저전위 제어용 트랜지스터가 턴-온되는 상기 저전위측 레벨 시프트부의 출력 레벨은 상기 제2고전압원에 대응한 전위 레벨이 되도록 한 것이다.
제5발명의 특징은 상기 제3 또는 제4발명에 있어서, 상기 고전위측 레벨 시프트부의 출력측과 상기 고전위 제어용 트랜지스터의 제어 전극 사이에 상기 제1고전압원과 상기 제2고전압원 사이에서 동작하는 제1인버터 회로를 접속하여, 상기 저전위측 레벨 시프트부의 출력측과 상기 저전위 제어용 트랜지스터의 제어 전극 사이에 상기 제1저전압원과 상기 제2저전압원의 사이에서 동작하는 제2인버터 회로를 접속한 것에 있다.
제6발명의 특징은 상기 제3 또는 제4발명에 있어서, 상기 고전위측 레벨 시프트부와 상기 저전위측 레벨 시프트부 출력 사이에 결합용 콘덴서를 접속한 것에 있다.
제7발명의 특징은 상기 제5발명에 있어서, 상기 제1인버터 회로의 문턱전압을 상기 제1고전압원의 전위 레벨측에 설정하고 상기 제2인버터 회로의 문턱전압을 상기 제2저전압원의 전위 레벨측에 설정한 것에 있다.
상기와 같은 구성의 제1발명에 의하면, 고전위측 레벨 시프트부 및 저전위측 레벨 시프트부는 입력 신호의 고전위측과 저전위측의 증폭을 각각 행하고, 그 고전위측 레벨 시프트부 및 저전위측 레벨 시프트부의 각 출력이 출력부로 입력된다.
제2발명에 의하면, 고전위측 레벨 시프트부 및 저전위측 레벨 시프트부는 입력 신호의 고전위측과 저전위측의 증폭을 각각 행하고, 그 고전위측 레벨 시프트부로부터의 출력인 고전위 제어용 신호가 고전위 제어용 트랜지스터에 입력되고, 저전위측 레벨 시프트부의 출력인 저전위 제어용 신호가 저전위 트랜지스터에 입력된다. 이것에 의해 출력 노드로부터는 제2고전위 레벨로부터 제2저전위 레벨까지 진동하는 신호가 출력된다.
제3발명에 의하면, 고전위측 레벨 시프트부 및 저전위측 레벨 시프트부는 입력 신호의 고전위측과 저전위측의 증폭을 각각 행하고 그 고전위측 레벨 시프트부의 출력이 고전위 제어용 트랜지스터에 입력되고, 그 저전위측 레벨 시프트부의 출력이 저전위 제어용 트랜지스터에 입력된다. 이것에 의해, 출력 노드에는 제1고전원 또는 제2저전압원의 전위 레벨이 출력된다.
제4발명에 의하면, 고전위 제어용 트랜지스터 및 저전위 제어용 트랜지스터는 그 턴-온일 때에 제1고전압원과 제2저전압원의 전위 레벨에 대하여 중간 전위의 제2고전압원과 제1저전압원의 전위 레벨이 입력되어 풀 바이어스에서 턴-온되는 일은 없다.
제5발명에 의하면, 고전위 제어용 트랜지스터 및 저전위 제어용 트랜지스터는 동시에 턴-온되는 일이 없어지고, 또한, 제1 및 제2인버터 회로에서 발생하는 관통 전류는 발생 타이밍이 다른 동시에 제1인버터 회로에서는 제1고전압원과 제2고전압원과의 사이에서 발생하고, 제2인버터 회로에서는 제1저전압원과 제2저전압원과의 사이에서 발생한다.
제6발명에 의하면, 결합 콘덴서의 작용으로 전위 변화가 빠른 점을 느린 점이 추종하게 된다.
제7발명에 의하면, 고전위 제어용 트랜지스터 및 저전위 제어용 트랜지스터가 동시에 턴-온 되는 것을 확실히 막을 수 있다.
이하, 본 설명의 실시예를 도면에 기초하여 설명한다. 제1도는 본 발명의 제1실시예에 관한 레벨 시프터 회로의 회로도이다.
이 레벨 시프터 회로는 고전압원(VCC)과 저전압원(VSS) 사이에 접속되어 입력 신호 IN의 고전위측 전압을 증폭하는 고전위측 레벨 시프트부(10)와, 고전압원(VDD)과 저전압원(VEE) 사이에 접속되어 상기 입력 신호 IN의 저전위측 전압을 증폭하는 저전위측 레벨 시프트부(20)와, 고전압원(VDD)과 저전압원(VSS) 사이에 접속된 인버터 회로(30)를 가지고 있다.
고전위측 레벨 시프트부(10)는 pMOS(11), nMOS(12), pMOS(13) 및 nMOS(14)로 구성되어 있다. pMOS(11)와 nMOS(12)는 그 드레인끼리가 접속점 A1에 접속되고, pMOS(13)와 nMOS(14)의 드레인끼리가 접속점 A2에 접속되어 있다. 그리고, 접속점(A1)은 pMOS(13)의 게이트에 접속되고, 접속점 A2는 pMOS(11)의 게이트에 각각 접속되며, pMOS(11,13)의 소스에는 VCC레벨이 공급되고 nMOS(12,14)의 소스에는 VSS레벨이 공급된다.
저전위측 레벨 시프트부(20)는 pMOS(21), nMOS(22), pMOS(23) 및 nMOS(24)로 구성되어 있다. pMOS(21)와 nMOS(22)는 그 드레인끼리가 접속점 B1에 접속되고, pMOS(23)와 nMOS(24)의 드레인끼리가 접속점 B2에 접속되어 있다. 그리고, 접속점 B1은 nMOS(24)의 게이트에 접속되고, 접속점 B2는 nMOS(22)의 게이트에 접속되며, pMOS(21, 23)의 소스에는 VDD레벨이 공급되고, nMOS(22, 24)의 소스에는 VEE레벨의 전위가 공급된다.
또한, 인버터 회로(30)는 pMOS(31)와 nMOS(32)로 이루어지며, 그 드레인끼리가 접속점C에서 접속되고, 상기 pMOS(31) 및 nMOS(32)의 각 소스에는 각각 VDD/VSS레벨의 전위가 공급된다.
한편, 본 레벨 시프터 회로는 상기 고전위/저전위측 레벨 시프트부(10, 20) 및 인버터 회로(30)에 덧붙여서 고전위 제어용 pMOS(41) 및 저전위 제어용 nMOS(42)를 구비하고 있다.
이 고전위 제어용 pMOS(41)와 저전위 제어용 nMOS(42)의 드레인끼리는 접속점 Q에서 접속되고, 고전위 제어용 pMOS(41)의 게이트가 상기 고전위측 레벨 시프트부(10)의 접속점 A1에, 저전위 제어용 nMOS(42)의 게이트가 상기 저전위측 레벨 시프트부(20)의 접속점 B1에 각각 접속되어 있다.
그리고, 고전위 제어용PMOS(41)와 저전위 제어용 nMOS(42)의 각 소스에는 각각 VCC및 VEE레벨의 전위가 공급되고, 상기 접속점 Q에서 출력 신호 OUT가 나온다.
또, 입력 신호 IN은 VDD∼VSS레벨 사이에서 진동하며, 전원의 전위 조건으로서 VCC＞VDD＞VSS＞VEE가 성립한다.
다음에, 본 회로의 동작 (A), (B), (C)에 관해서 제2도의 타이밍도를 참조 하여 설명한다.
(A) 입력신호 IN=VDD일 때의 동작
입력 신호 IN=VDD일 때(제2기간 T1)는 nMOS(12)는 턴-온되고 pMOS(21)는 턴-오프되며, 인버터 회로(30)의 접속점 C에서 입력 신호 IN의 반전 신호 /IN=VSS가 출력되어서, nMOS(14)는 턴-오프되고 pMOS(23)는 턴-온된다.
이 때, 접속점 A1은 nMOS(12)의 턴-온에 의해 VSS레벨의 전위로 되고, 그 때문에 pMOS(13)와 고전위 제어용 pMOS(41)가 턴-온되며, pMOS(13)의 턴-온에 의해 접속점 A2는 VCC레벨의 전위로 되어 pMOS(11)가 턴-오프된다.
한편, pMOS(23)의 턴-온에 의해서 접속점 B2가 VDD레벨의 전위로 되기 때문에, nMOS(22)가 턴-온되어 접속점 B1은 VEE레벨의 전위로 된다. 그 결과, 접속점 B1을 입력으로 하는 저전위 제어용 nMOS(42)는 턴-오프된다. 이것에 의해, 출력 신호 OUT에는 VCC레벨이 출력된다.
(B) 입력신호 IN이 VDD→VSS로 전위 변화했을 때의 동작
입력 신호 IN이 VDD레벨로부터 VSS레벨로 전위 변화했을 때(기간 T2)는 nMOS(14) 및 pMOS(21)가 턴-오프에서 턴-온으로, nMOS(12) 및 pMOS(23)가 턴-온에서 턴-오프로 각각 이행된다. 이 때, 접속점 A2는 nMOS(14)의 턴-온에 의해서 VSS레벨의 전위로 낮아지고, pMOS(11)의 턴-온으로 인해 접속점 A1은 VCC레벨로 올라간다.
그 결과, 접속점 A1을 입력으로 하는 고전위 제어용 pMOS(41)는 턴-온에서 턴-오프로 이행하고, 접속점 A1의 전위가 VCC레벨로부터 △VthP(제2도 참조, VthP: pMOS의 문턱 전압)레벨을 뺀 값(VCC- △VthP)이상으로 되면 차단 상태가 된다.
한편, 접속점 B1은 pMOS(21)의 턴-온에 의해서 VDD레벨의 전위로 올라가고, nMOS(24)는 턴-온이 되어 접속점 B2는 점차 VEE레벨의 전위로 된다. 접속점 B2의 전위가 VEE레벨에 △VthN(제2도 참조, VthN: nMOS의 문턱 전압)을 더한 값(VEE+△VthN) 이하가 되면, nMOS(22)는 차단되어 접속점 B1의 전위를 VDD레벨로 만든다.
그 결과, 접속점 B1의 전위를 입력으로 하는 저전위 제어용 nMOS(42)는 접속점 B1의 전위가 VEE+△VthN이상이 되면 턴-오프에서 턴-온 상태로 이행한다. 최종적으로, 고전위 제어용 pMOS(41)가 턴-오프되고 저전위 제어용 nMOS(42)가 턴-온되어 출력 신호 OUT에는 VEE레벨의 전위가 출력된다.
(C) 입력 신호 IN이 VSS→VDD로 전위 변화하였을 때의 동작
입력 신호 IN이 VSS에서 VDD레벨로 전위 변화하면(기간 T2 이후), nMOS(14) 및 pMOS(21)가 턴-온에서 턴-오프로 이행되고 nMOS(12) 및 pMOS(23)이 턴-오프에서 턴-온으로 이행된다.
접속점 A1은 nMOS(12)의 턴-온에 의해 VSS레벨의 전위로 떨어지고, pMOS(13) 및 고전위 제어용 pMOS(41)는 턴-온 상태가 된다. 접속점 B2는 pMOS(23)의 턴-온에 의해서 VDD레벨의 전위로 올라가서 nMOS(22)는 턴-오프에서 턴-온으로 이행한다.
pMOS(21)는 턴-오프되어 있기 때문에 접속점 B1은 점차로 VEE레벨의 전위로 낮아진다. 따라서, 접속점 B1을 입력으로하는 nMOS(24) 및 저전위 제어용 nMOS(42)는 턴-온에서 턴-오프로 점차로 이행되고, 접속점 B1의 전위가 VEE+△VthN이하가 되면 차단된다.
최후에는, 고전위 제어용 pMOS(41)이 턴-온되어 저전위 제어용 nMOS(42)가 턴-오프되고, 접속점 Q로부터는 VCC레벨의 출력 신호 OUT가 출력된다.
이와 같이, 본 실시예의 회로에서는 입력 신호 IN=VDD일 때는 출력 신호 OUT가 VCC레벨로 전위 변환되고, 입력 신호 IN=VSS일 때는 출력 신호 OUT가 VEE레벨로 전위 변환된다.
그런데, 상기 입력 신호 IN가 상승할 때와 하강할 때에, 고전위 제어용 pMOS(41) 및 저전위 제어용 nMOS(42)는 동시에 턴-온되는 상태가 발생한다. 즉, 입력 신호 IN이 하강한 다음 접속점 A1의 전위가 고전위 제어용 pMOS(41)의 문턱 전압 VthP에 도달할 때까지의 시간, 즉 접속점 A의 전위가 VSS레벨로부터 VCC-△VthP의 레벨이 될 때까지의 시간(제2도의 기간 t1)과, 입력 신호 IN이 상승하고 나서 접속점 B1의 전위가 저전위 제어용 nMOS(42)의 문턱 전압 VthN에 달할 때까지 시간, 즉, 접속점 B1의 전위가 VDD레벨로부터 VEE+ △VthN의 레벨이 될 때까지의 시간(제2도의 기간 t2)에 있어서, 고전위 제어용 pMOS(41)와 저전위 제어용 nMOS(42)가 동시에 턴-온 상태가 되어, 고전압원 VCC~저전압원 VEE사이에 고전위 제어용 pMOS(41)로부터 저전위 제어용 nMOS(42)의 버스에서 관통 전류가 발생한다.
그러나 이 때, 이들 고전위 제어용 pMOS(41) 및 저전위 제어용 nMOS(42)의 게이트 바이어스는 각각 VSS/VDD레벨의 중간 전위가 입력되기 때문에, 소스 전위의 VCC/VEE레벨의 전위에 대하여 풀 바이어스가 가해지지는 않는다. 따라서 고전위 제어용 pMOS(41) 및 저전위 제어용 nMOS(42)의 턴-온 저항은 커지고, 그만큼 VCC~VEE사이의 관통 전류는 감소된다.
이와 같이, 본 실시예의 레벨 시프터 회로는 고전위측과 저전위측 양쪽의 전위 변환을 가능하게 하고, 어느 쪽의 변환도 거의 동일한 시간에서 행할 수 있기 때문에, 입력에 대한 출력의 응답점에서 타임 러그를 없앨 수 있다. 또한, 본 회로의 소비 전류에 관하여는 전위 변환시에 관통 전류가 발생하는 것, 풀 바이어스에서의 관통 전류가 아니기 때문에 전류치도 감소되며, 소자수가 적은 단순한 회로 구성으로 소비 전력화에 유효한 회로가 된다.
제3도는 본발명의 제2실시예에 관한 레벨 시프터 회로의 회로도이고, 제1도와 공통의 요소에는 동일한 부호가 첨부되어 있다.
이 레벨 시프터 회로는 제1도에 나타내는 회로에 있어서, 고전위측 레벨 시프트부(10)의 출력단인 접속점 A1과 고전위 제어용 pMOS(41)의 게이트 사이에, 고전압원 VCC와 VDD의 사이에 직렬 접속된 pMOS(51) 및 nMOS(52)로 이루어지는 인버터 회로(50)를 접속하고, 저전위측 레벨 시프트부(20)의 출력단인 접속점 B1과 고전위 제어용 pMOS(42)의 게이트 사이에, 저전압원 VSS와 VEE의 사이에 직렬 접속된 pMOS(61) 및 nMOS(62)로 이루어지는 인버터 회로(60)를 접속하며, 본 레벨 시프터 회로에 발생하는 관통 전류를 상기 제1도에 나타내는 회로보다 더 작게 한 것이다.
여기서, 이러한 점을 보다 효과적으로 하기 위해서, 각각의 인버터 회로(50, 60)의 문턱 전압 Vth50,Vth60은 각각 VCC측, VEE측에 설정되어 있다.
본 회로의 동작에서는 전술한 제1도의 회로와는 반대로 접속점 A1 및 B1의 상승/하강으로 출력 신호 OUT가 각각 VCC/VEE레벨이 된다. 또한, 각각의 인버터 회로(50, 60)의 문턱 전압 Vth50, Vth60을 각각 VCC측, VEE측에 설정한 것에 의해, 제4도의 타이밍도에 도시된 바와 같이 고전위 제어용 pMOS(41) 및 저전위 제어용 nMOS(42)가 동시에 턴-온 상태로 되는 것을 확실히 막을 수 있기 때문에, 제1실시예에서 진술한 바와 같은 VCC~VEE사이의 관통 전류는 생기지 않는다. 단지, 2개 인버터 회로(50, 60)에서 관통 전류가 발생하지만, 이것은 상기 VCC~VEE사이의 관통 전류에 비하여 작은 것으로 된다.
구체적으로 설명하면, 2개의 인버터 회로(50, 60)에서 발생하는 관통 전류는 발생 타이밍이 다르고, 접속점 A1과 B1의 전위 변화가 완만해지는 시점에서 발생한다. 즉, 제4도에 도시된 바와 같이 접속점 A1에서는 입력 신호 IN의 상승 기(기간t3)에 발생하고, 접속점 B1에서는 입력신호 IN의 하강 기간(기간t4)에 발생한다. 또한, 접속점 A1을 입력으로 하는 인버터 회로(50)는 VCC~VDD사이에서 관통 전류가 발생한다. 접속점 B1을 입력으로 하는 인버터 회로(60)는 VSS~VEE사이에서 관통전류가 발생한다. 이들 전위 조건은 VCC＞VDD＞VSS＞VEE가 되고 있으며, VCC~VEE사이의 관통전류보다도 인버터 회로(50, 60)의 관통 전류 쪽이 전위 조건이 작기 때문에 전류값은 작아진다.
이와 같이, 본 실시예의 회로에서는 관통 전류는 VCC~VDD사이 또는 VSS사이에 발생하고, 제1도의 회로에서는 VCC~VEE사이에 발생한다. 입력 신호 IN의 전위 변화에 대한 관통 전류가 발생하는 타이밍을 고려하더라도, 입력 신호 IN의 상승시에는 본 실시예의 회로에서는 VCC~VDD사이에 발생하고, 제1도의 회로에서는 VCC~VEE에 발생하여, 입력신호 IN의 상승시에는 본 실시예의 회로에서는 VSS~VEE사이에, 제1도의 회로에서는 VCC~VEE사이에 각각 발생한다.
여기서, 전위 조건을 VCC=30v ＞ VDD=20v ＞ VSS=10v ＞ VEE=0v로 상정하여, 본 실시예의 회로 및 제1도의 회로에서 관통 전류가 발생하는 전위폭을 각각 구하면, 전자에서는 10V, 후자에서는 30V가 된다. 따라서, 본 실시예의 회로 구성은 제1도의 회로보다도 전위폭이 작은 만큼만 관통 전류값이 작아진다.
제5도는 본발명의 제3실시예에 관한 레벨 시프터 회로의 회로도이고, 제1도와 공통의 요소에는 동일한 부호가 첨부되어 있다.
이 레벨 시프터 회로는 VCC~VEE사이에 발생하는 관통 전류를 감소하는 구성으로서, 전술의 제1도의 회로에서 접속점 A1 과 B1간에 결합용 콘덴서(71)를 접속하고, 접속점 A1 및 B1의 전위 변화를 동시에 행하도록 한 것이다. 상기의 관통 전류는 접속점 A1 과 B1의 전위 변화에 시차가 있기 때문에 일어나는 것으로, 본 회로에 의하면, 콘덴서(71)의 작용에서 제6도의 타이밍도에 나타내는 P1, P2, P3과 같이 전위 변화가 빠른 점을 느린 점이 추종하게 된다.
이것에 의해, 상기 제1실시예의 회로보다도 VCC~VEE사이의 관통 전류의 발생 시간을 단축하고 관통 전류를 더욱 감소시킬 수 있다.
이상 상세히 설명한 바와 같이, 제1발명에 의하면 고전위측 레벨 시프트부 및 저전위측 레벨 시프트부는 입력 신호의 고전위측과 저전위측의 증폭을 각각 행하여 그 각 출력이 출력부로 입력되기 때문에, 고전위측과 저전위측 양쪽의 전위 변환이 가능하여진다.
제2발명에 의하면, 고전위측 레벨 시프트부로부터의 출력인 고전위 제어용 신호가 고전위 제어용 트랜지스터에 입력되고, 저전위측 레벨 시프트부의 출력인 저전위 제어용 신호가 저전위 제어용 트랜지스터에 입력되기 때문에, 출력 노드로부터는 제2고전위 레벨로부터 제2저전위 레벨로 진동하는 신호가 출력되어 고전위측과 저전위측 양쪽의 전위 변환이 가능하여진다.
제3발명에 의하면, 고전위측 레벨 시프트부의 출력이 고전위 제어용 트랜지스터에 입력되고, 저전위측 레벨 시프트부의 출력이 저전위 제어용 트랜지스터에 입력되기 때문에, 출력 노드에는 제1고전원 또는 제2저전압원의 전위 레벨이 출력되어, 고전위측과 저전위측 양쪽의 전위 변환이 가능하여진다.
제4발명에 의하면, 고전위 제어용 트랜지스터 및 저전위 제어용 트랜지스터는 풀 바이어스에서 턴-온되는 일이 없기 때문에 간단한 회로구성으로 제1고전압원과 제2저전압원 사이의 고전위 제어용 트랜지스터 및 저전위 제어용 트랜지스터를 패스하는 관통 전류를 감소할 수 있다.
제5발명에 의하면, 고전위 제어용 트랜지스터 및 저전위 제어용 트랜지스터는 동시에 턴-온되는 일이 없으며, 또한, 제1 및 제2인버터 회로에서 발생하는 관통 전류는 발생 타이밍이 다르고, 또한 제1인버터 회로에서는 제1고전압원과 제2고전압원과의 사이에서 발생하고, 제2인버터 회로에서는 제1저전압원과 제2저전압원과의 사이에서 발생하기 때문에, 회로에 발생하는 관통 전류를 상기 제4 발명보다도 작게 할 수 있다.
제6발명에 의하면, 결합 콘덴서의 작용으로 전위 변화가 빠른 점을 느린 점이 추종하기 때문에, 상기 제4 발명보다도 제1고전압원~제2저전압원간에 관통 전류가 발생하는 시간을 짧게 할 수 있으며, 관통 전류를 더욱 감소시키는 것이 가능하여진다.
제7발명에 의하면, 고전위 제어용 트랜지스터 및 저전위 제어용 트랜지스터의 동시 턴-온 상태를 확실히 막을 수 있기 때문에, 제5발명의 효과를 보다 현저하게 할 수 있다.
또한, 본원 청구범위의 각 구성 요건에 병기한 도면 참조 부호는 본원발명의 이해를 용이하게 하기 위한 것이고, 본발명의 기술적 범위를 도면에 나타낸 실시예에 한정하는 의도로 병기한 것은 아니다.

Claims (6)

  1. 제1고전압, 제2고전압, 제1저전압, 제2저전압에 연결되는 레벨 시프터 회로로서, 상기 제1고전압과 상기 제1저전압에 연결되며, 입력 신호의 고전위측 전압을 증폭시키는 고레벨 시프터와, 상기 제2고전압과 상기 제2저전압에 연결되며, 상기 입력 신호의 저전위측 전압을 증폭시키는 저레벨 시프터와, 상기 고레벨 시프터의 출력과 상기 저레벨 시프터의 출력에 응답하여 상기 제1고전압과 상기 제2저전압 신호를 출력하는 출력 회로를 구비하며, 상기 제1고전압은 상기 제2고전압보다 더 높고, 상기 제2저전압은 상기 제1저전압보다 더 낮은 것을 특징으로하는 레벨 시프터 회로.
  2. 제1항에 있어서, 상기 출력 회로는 고전압 제어 트랜지스터와 저전압 제어 트랜지스터를 포함하며, 상기 저전압 제어 트랜지스터는 상기 고전압 제어 트랜지스터와 반대로 온/오프 되는 것을 특징으로하는 레벨 시프터 회로.
  3. 제2항에 있어서, 상기 고전압 제어 트랜지스터의 제1주전극은 상기 제1고전압에 연결되고, 상기 저전압 제어 트랜지스터의 제1주전극은 상기 제2저전압에 연결되며, 상기 고전압 제어 트랜지스터의 제2주전극은 상기 레벨 시프터 회로의 출력 노드를 통해 상기 저전압 제어 트랜지스터의 제2주전극에 연결되는 것을 특징으로하는 레벨 시프터 회로.
  4. 제3항에 있어서, 상기 고전압 제어 트랜지스터의 제어 전극은 상기 고레벨 시프터의 출력 노드와 전기적으로 결합되고, 상기 저전압 트랜지스터의 제어 전극은 상기 저레벨 시프터의 출력 노드와 전기적으로 결합되는 것을 특징으로하는 레벨 시프터 회로.
  5. 제4항에 있어서, 상기 고레벨 시프터의 출력 노드 및 상기 고전압 제어 트랜지스터의 제어 전극에 연결되며, 상기 제1고전압과 제2고전압 사이에서 동작하는 제1인버터와, 상기 저레벨 시프터의 출력 노드 및 상기 저전압 제어 트랜지스터의 제어 전극에 연결되며, 상기 제1저전압과 제2저전압 사이에서 동작하는 제2인버터를 더 구비하는 것을 특징으로하는 레벨 시프터 회로.
  6. 제4항에 있어서, 상기 고레벨 시프터의 출력 노드와 상기 저레벨 시프터의 출력 노드에 전기적으로 결합된 결합용 커패시터를 더 구비하는 것을 특징으로하는 레벨 시프터 회로.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW305958B (ko) * 1995-05-26 1997-05-21 Matsushita Electric Ind Co Ltd
JP3359844B2 (ja) * 1996-07-22 2002-12-24 シャープ株式会社 マトリクス型画像表示装置
US5864243A (en) * 1996-09-18 1999-01-26 Vlsi Technology, Inc. Buffer and method for transferring data therein
US5933043A (en) * 1996-10-22 1999-08-03 Kabushiki Kaisha Toshiba High speed level shift circuit
KR100396161B1 (ko) * 1997-11-01 2003-11-17 엘지.필립스 엘시디 주식회사 레벨쉬프터장치
JP3731322B2 (ja) * 1997-11-04 2006-01-05 ソニー株式会社 レベルシフト回路
US6084430A (en) * 1997-12-31 2000-07-04 Intel Corporation Input buffer for a mixed voltage environment
US6140993A (en) * 1998-06-16 2000-10-31 Atmel Corporation Circuit for transferring high voltage video signal without signal loss
KR100287888B1 (ko) * 1999-01-12 2001-04-16 김영환 레벨 시프터 회로
KR100287186B1 (ko) * 1999-03-29 2001-04-16 윤종용 반도체 메모리 장치의 상보형 차동 입력 버퍼
KR100308792B1 (ko) 1999-09-28 2001-11-02 윤종용 레벨시프터를 가지는 반도체 장치의 데이터 출력회로 및 데이터 출력방법
US6331797B1 (en) 1999-11-23 2001-12-18 Philips Electronics North America Corporation Voltage translator circuit
US6329834B1 (en) * 1999-12-30 2001-12-11 Texas Instruments Incorporated Reduction of switching noise in integrated circuits
TW556145B (en) * 2000-01-11 2003-10-01 Toshiba Corp Flat display apparatus having scan-line driving circuit and its driving method
DE60117102T2 (de) * 2000-03-27 2006-08-10 Kabushiki Kaisha Toshiba, Kawasaki Pegelumsetzer
JP3717781B2 (ja) * 2000-10-30 2005-11-16 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路
JP3696157B2 (ja) 2001-12-19 2005-09-14 株式会社東芝 レベルシフト回路
JP3657243B2 (ja) * 2002-06-28 2005-06-08 Ｎｅｃエレクトロニクス株式会社 レベルシフタ、半導体集積回路及び情報処理システム
US7006389B2 (en) * 2003-12-12 2006-02-28 Micron Technology, Inc. Voltage translator for multiple voltage operations
DE10338688B4 (de) * 2003-08-22 2006-03-30 Infineon Technologies Ag Spannungspegelwandleranordnung
JP3914933B2 (ja) * 2004-03-24 2007-05-16 エルピーダメモリ株式会社 レベル変換回路
JP2005321457A (ja) * 2004-05-06 2005-11-17 Seiko Epson Corp 走査線駆動回路、表示装置及び電子機器
US7151391B2 (en) * 2004-05-24 2006-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit for level-shifting voltage levels
JP4340195B2 (ja) * 2004-06-10 2009-10-07 Ｏｋｉセミコンダクタ株式会社 信号発生回路および信号発生回路付きレベルシフタ
KR100587689B1 (ko) * 2004-08-09 2006-06-08 삼성전자주식회사 반도체 장치에 적합한 레벨 시프트 회로
DE102005038001A1 (de) * 2004-08-09 2006-07-13 Samsung Electronics Co., Ltd., Suwon Spannungspegelwandlerschaltkreis und Verfahren zur Pegelwandlung
TWI297563B (en) * 2005-01-21 2008-06-01 Au Optronics Corp Level shifter
US7400171B1 (en) * 2005-05-03 2008-07-15 Lattice Semiconductor Corporation Electronic switch having extended voltage range
US7382168B2 (en) * 2005-08-30 2008-06-03 Agere Systems Inc. Buffer circuit with multiple voltage range
US20070052468A1 (en) * 2005-09-02 2007-03-08 Etron Technology, Inc. Shift down level shifter
US7312636B2 (en) * 2006-02-06 2007-12-25 Mosaid Technologies Incorporated Voltage level shifter circuit
JP4823024B2 (ja) * 2006-11-09 2011-11-24 株式会社東芝 レベル変換回路
US7696804B2 (en) * 2007-03-31 2010-04-13 Sandisk 3D Llc Method for incorporating transistor snap-back protection in a level shifter circuit
US7696805B2 (en) * 2007-03-31 2010-04-13 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
JP5143599B2 (ja) * 2008-03-13 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 液晶駆動装置
KR20100000140A (ko) 2008-06-24 2010-01-06 삼성전자주식회사 레벨 쉬프팅 회로, 구동 전압 발생 회로 및 액정 표시장치
KR102115450B1 (ko) * 2013-12-12 2020-05-27 에스케이하이닉스 주식회사 반도체 장치
US20160105179A1 (en) * 2014-10-13 2016-04-14 Globalfoundries Inc. Level shifting an i/o signal into multiple voltage domains
US9473141B2 (en) 2014-10-13 2016-10-18 Globalfoundries Inc. Receiving an I/O signal in multiple voltage domains
US20160191059A1 (en) * 2014-12-29 2016-06-30 Sandisk Technologies Inc. Cross-coupled level shifter with transition tracking circuits
KR102086030B1 (ko) 2017-11-09 2020-03-09 중산하이픽스 주식회사 거푸집패널 및 이를 이용한 거푸집 어셈블리
CN110932705A (zh) * 2019-12-18 2020-03-27 成都飞机工业（集团）有限责任公司 一种电源轨切换电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4504747A (en) * 1983-11-10 1985-03-12 Motorola, Inc. Input buffer circuit for receiving multiple level input voltages
US4833350A (en) * 1988-04-29 1989-05-23 Tektronix, Inc. Bipolar-CMOS digital interface circuit
JP3050255B2 (ja) * 1992-10-14 2000-06-12 富士通株式会社 Ｅｃｌ−ｃｍｏｓレベル変換回路
US5329185A (en) * 1993-03-19 1994-07-12 Gte Laboratories Incorporated CMOS logic circuitry providing improved operating speed
KR970001345B1 (ko) * 1993-07-28 1997-02-05 삼성전자 주식회사 레벨 쉬프터
US5426381A (en) * 1994-05-23 1995-06-20 Motorola Inc. Latching ECL to CMOS input buffer circuit

Also Published As

Publication number Publication date
KR970002838A (ko) 1997-01-28
US5723986A (en) 1998-03-03
JPH08330939A (ja) 1996-12-13

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