JP6158682B2

JP6158682B2 - 磁気センサ回路

Info

Publication number: JP6158682B2
Application number: JP2013222587A
Authority: JP
Inventors: 友生挽地; 大介村岡; 稔有山; 健太郎深井
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2013-10-25
Filing date: 2013-10-25
Publication date: 2017-07-05
Anticipated expiration: 2033-10-25
Also published as: KR20150048059A; KR102105034B1; TWI619958B; CN104567947A; US9638761B2; TW201530175A; CN104567947B; US20150115942A1; JP2015083946A

Description

本発明は、磁気センサ回路に関し、より詳しくは、オフセットキャンセルを行う信号処理回路の電源電圧変動発生時における誤検出や誤解除を防止するための構成に関する。

ホール効果スイッチに代表される抵抗ブリッジ型磁気センサは、微小な磁電変換係数と比較的大きいオフセット電圧を持つ磁電変換素子が用いられる。高い磁気感度精度を達成するためには、信号処理回路は、クロック信号に基づいたオフセットキャンセル動作が必要である。また、センサの出力信号が微小であるため、所定の検出磁束密度や解除磁束密度を検出するための基準電圧も数十ｍＶと微小となり、数Ｖの幅を持つ電源電圧変動時に信号処理に用いる基準クロック信号とのタイミングによっては増幅器出力の変動や比較器の誤判定によって、誤って検出や解除をする可能性がある。

従来の磁気センサ回路は、例えば、ボルテージレギュレータを内蔵しセンサ素子及び信号処理回路の駆動電圧変動を抑制する。また、例えば、センサ出力論理を時分割で複数回ラッチして、一致判定や多数決判定を行って最終的な出力論理を決定する（例えば、特許文献１参照）。

特開平３−２５２５２６号公報

近年、磁気センサは、広い動作電源電圧範囲（例えば３Ｖ〜２６Ｖ）が要求される。しかも、最低動作電圧から最高動作電圧まで電源電圧が急峻に大きく変動するような過酷な環境において使用される。そのような状況では、内蔵レギュレータの内部電源電圧の変動幅が大きくなり、磁電変換素子の感度が低下して、Ｓ／Ｎ比が悪化する高温環境下においては誤検出や誤解除を防ぎきれない場合がある。

また、複数回ラッチしたセンサ出力論理の論理積を取る方式では、ラッチを行う回数によって実効的な駆動速度が低下し、ＤＣＢＬモーターのように高速応答が要求されるアプリケーションへの対応が困難になる。

本発明はこれらの問題点に鑑み、広い動作電源電圧範囲内における急峻な電源電圧変動発生時においても判定の誤検出や誤解除を防止することが可能な磁気センサ回路を提供するものである。

従来の課題を解決するために、本発明の磁気センサ回路は以下のような構成とした。
電源電圧もしくは内部電源電圧の変動を検出する検出回路を備え、検出回路が出力する電源変動検出信号に基づいて、発振回路の出力する制御クロック信号の論理を一定時間保持し、出力端子の出力論理を決定するラッチ回路が比較器の判定出力をラッチしない構成とする磁気センサ回路。

本発明の磁気センサ回路によれば、電源電圧もしくは内部電源電圧の過渡的な変動量を検出して、出力論理のラッチタイミングを一定期間維持する構成としたので、急峻な電源電圧変動発生時においても判定の誤検出や誤解除を防止することが可能な磁気センサ回路を提供できる。

第１の実施形態の磁気センサ回路を示す回路図である。第２の実施形態の磁気センサ回路を示す回路図である。第３の実施形態の磁気センサ回路を示す回路図である。本発明の磁気センサ回路に用いられる電源変動検出回路の一例を示す回路図である。本発明の磁気センサ回路に用いられるボルテージレギュレータの一例を示す回路図である。本発明の磁気センサ回路に用いられる内部電源変動検出回路の一例を示す回路図である。

＜第１の実施形態＞
図１は、第１の実施形態の磁気センサ回路を示す回路図である。
第１の実施形態の磁気センサ回路は、磁電変換素子２３と、磁電変換素子の電流供給端子及び電圧出力端子を切り替えるためのスイッチ群１５〜２２と、磁電変換素子２３の出力信号を増幅する増幅回路１２と、増幅回路１２の出力電圧ＧＯＵＴを保持してオフセットキャンセルするためのサンプリング容量２４と、制御クロック信号ＣＬＫを生成する発振回路３０と、所定の検出／解除磁束密度に対応した基準電圧３２、３３を生成する基準電圧回路３１と、サンプリング容量２４に保持されたオフセットキャンセル後のサンプリング信号ＳＯＵＴと基準電圧回路３１で生成された基準電圧３２〜３３とを比較するための比較回路１４と、比較回路１４の出力する論理信号を保持するためのラッチ回路２７と、ラッチ回路２７の出力する論理に基づいて磁気センサ回路の出力信号を出力するための出力ドライバ２８と、電源電圧ＶＤＤの変動を検出するための電源変動検出回路２５と、を備えている。

磁電変換素子２３は、４個の等価抵抗ブリッジとして表せるＡ〜Ｄの４端子を有し、ある２端子対（Ａ、ＣまたはＢ、Ｄ）にスイッチ群１５〜１６を経由して電源電圧ＶＤＤを印加し、スイッチ群２１〜２２を経由して接地電圧ＶＳＳを印加して、電流を供給すると、対角に位置する２端子対（Ｂ，ＤまたはＡ、Ｃ）の間にホール起電力とオフセット電圧を発生する。スイッチ群１５〜２２は磁電変換素子２３への電流供給方向を切り替えると同時に、対角の端子対からの電圧検出を切り替える。対角に位置する２端子対からの出力電圧は増幅回路１２の入力端子にスイッチ群１７〜２０を介して接続される。増幅回路１２の出力電圧ＧＯＵＴは、サンプリング容量２４の片側電極に接続される。比較回路１４は、差動差分増幅回路として構成され、第１入力端子対には増幅回路１２の出力電圧が入力され、第２入力端子対には基準電圧回路３１の電圧が入力される。比較回路１４は、第１非反転入力端子に増幅回路１２の基準出力信号３７が接続され、第１反転入力端子にサンプリング容量２４が接続され、第２入力端子対には基準電圧回路３１の基準電圧３２〜３３がスイッチ群３４を介して入力される。スイッチ３５は、比較回路１４の出力端子と第１反転入力端子の間に接続される。ラッチ回路２７は、入力端子に比較回路１４の出力端子が接続され、出力端子は出力ドライバ２８の入力端子に接続される。また、ラッチ回路２７のクロック入力端子は、制御クロック信号ＣＬＫが入力される。電源変動検出回路２５は、入力端子は電源端子１に接続され、出力端子は発振回路３０の入力端子に接続される。発振回路３０は、電源変動検出回路２５の出力する信号に応じて発振の停止と開始が制御可能な構成である。出力ドライバ２８は、接地端子２と出力端子３の間に接続される。

図４は、本実施形態の電源変動検出回路２５の一例を示す回路図である。電源変動検出回路２５は、電源端子２０１、接地端子２０２、出力端子２０３、容量２０４、２０９、２１４と、抵抗２０５、２０６、２０８と、トランジスタ２０７、２１０、２１１、２１２、２１３、定電流源２１５、インバータ回路２１６から構成される。トランジスタ２１２、２１３は、カレントミラー回路を構成する。

ここで、電源変動検出回路２５の動作を説明する。電源電圧ＶＤＤが一定のとき、トランジスタ２０７及びトランジスタ２１０、２１１はオフしている。容量２１４は電源電圧ＶＤＤまで充電されるので、インバータ回路２１６は“Ｌ”論理の信号ＤＥＴを出力している。

次に、電源電圧ＶＤＤが急峻に立ち上がった場合、容量２０４と抵抗２０５で形成される微分回路がノード２１７の電圧を上昇させるので、トランジスタ２１０が一瞬オンする。容量２１４の電荷は、トランジスタ２１０を介して放電されるので、インバータ回路２１６は“Ｈ”論理の信号ＤＥＴを出力する。その後、定電流源２１５の電流によってカレントミラー回路を介して容量２１４に充電され、入力電圧２２０が上昇し、一定時間経過後にインバータ回路２１６は“Ｌ”論理出力へと復帰する。

次に、電源電圧が急峻に立ち下がった場合、トランジスタ２０７のゲート電圧は電源電圧と等しい一方で、抵抗２０６と容量２０９で形成される積分回路がトランジスタ２０７のソース電圧の変動を遅らせる。従って、トランジスタ２０７がオンし抵抗２０８に電流を流すため、トランジスタ２１１が一瞬オンする。容量２１４の電荷は、トランジスタ２１０を介して放電されるので、インバータ回路２１６は“Ｈ”論理の信号ＤＥＴを出力する。その後、定電流源２１５の電流によってカレントミラー回路を介して容量２１４に充電され、入力電圧２２０が上昇し、一定時間経過後にインバータ回路２１６は“Ｌ”論理出力へと復帰する。

以上のように、電源変動検出回路２５は、電源電圧ＶＤＤの立ち上がり及び立ち下がりを検出して、定電流源２１５の電流値と容量２１４の容量値によって決まる時間に応じた“Ｈ”論理の信号ＤＥＴを出力する。

発振回路３０は、電源変動検出回路２５から“Ｈ”論理の信号ＤＥＴを入力されると、その期間、制御クロック信号ＣＬＫの出力電圧の状態を維持する。
ラッチ回路２７は、制御クロック信号ＣＬＫの立ち上がりエッジで比較回路１４の出力する論理信号を保持する。

次に、第１の実施形態の磁気センサ回路の動作について説明する。
電源電圧ＶＤＤが変動しない場合、各スイッチ群１５〜２２及び３４〜３５は一定周期でオンオフ動作して、磁気センサ回路は通常の磁気判定の動作を行う。制御クロック信号ＣＬＫが“Ｈ”の期間では、スイッチ３５はオンし、比較回路１４はボルテージフォロアとして動作する。そして、比較回路１４は、自身のオフセット電圧と磁電変換素子２３及び増幅回路１２のオフセット電圧を含んだ電圧をサンプリング容量２４にサンプリングする。制御クロック信号ＣＬＫが“Ｌ”の期間では、スイッチ３５はオフし、比較回路１４はオフセット電圧をキャンセルした後の印加磁束密度に比例した信号電圧と基準電圧３２〜３３の差分で表される差動基準電圧とを比較する動作を行う。

ここで、所定のレベルを上回る磁束密度が印加された場合には、サンプリング信号ＳＯＵＴが基準電圧回路３１の差動基準電圧３２〜３３を上回ると、比較回路１４の出力電圧ＣＯＵＴが制御クロック信号ＣＬＫの“Ｈ”の期間で反転し、制御クロック信号ＣＬＫの立ち上がりエッジでラッチ回路２７に保持され、出力ドライバ２８が磁気の検出を示す出力信号ＶＯＵＴを出力する。また、所定のレベルを下回る磁束密度が印加された場合には、サンプリング信号ＳＯＵＴが基準電圧回路３１の差動基準電圧３２〜３３を下回り、比較回路１４の出力電圧ＣＯＵＴが制御クロック信号ＣＬＫの“Ｈ”の期間において反転し、制御クロック信号ＣＬＫの“Ｈ”の期間終了時に制御クロック信号ＣＬＫの立ち上がりエッジでラッチ回路２７に保持され、出力ドライバ２８が制御クロック信号ＣＬＫの次の１周期の間、磁気の非検出を示す出力信号ＶＯＵＴを出力する。

次に電源電圧ＶＤＤが変動した場合の動作を説明する。
電源電圧ＶＤＤが変動すると、増幅回路１２の出力電圧ＧＯＵＴは、増幅回路１２の出力トランジスタの寄生容量を介したカップリングによって変動し、一定期間を経て所定の正常値へと復帰する。ここで、電源変動検出回路２５は、電源電圧ＶＤＤの変動を検出すると“Ｈ”論理の信号ＤＥＴを出力する。発振回路３０は、“Ｈ”論理の信号ＤＥＴを入力されている間、発振動作を停止する。発振回路３０が発振動作を停止することによって、増幅回路１２の出力電圧ＧＯＵＴが印加磁束密度に応じた所定の正常値に復帰するまでの間、比較回路１４は動作を継続し、ラッチ回路２７は入力データの保持動作を行わない。そして、一定時間経過後に発振回路３０が発振動作を開始して制御クロック信号ＣＬＫが出力されると、正常な比較回路１４の出力電圧ＣＯＵＴがラッチ回路２７にラッチされ、正しい出力信号ＶＯＵＴを出力することが出来る。

以上説明したように、第１の実施形態の磁気センサ回路は、電源電圧ＶＤＤの変動による誤った出力を防止することが出来る。

＜第２の実施形態＞
図２は、第２の実施形態の磁気センサ回路を示す回路図である。
第１の実施形態の磁気センサ回路との違いは、ボルテージレギュレータ４０と、その電圧を監視する内部電源変動検出回路２６を設けたことである。図示していないが、本構成においてはボルテージレギュレータ４０を除く回路の電源端子には内部電源電圧ＶＤＤＩが入力される。

図５は、ボルテージレギュレータ４０の一例を示す回路図である。ボルテージレギュレータ４０は、電源端子３０１、接地端子３０２、端子３０４〜３０７、基準電圧回路３１０、誤差増幅器３１１、ドライバ３１２、帰還信号を生成するための抵抗分圧回路３１３〜３１６、によって正相増幅器として構成される。端子３０１は、電源電圧ＶＤＤが入力される。端子３０２は、接地電圧ＶＳＳが入力される。端子３０３は、基準電圧が出力される。また、端子３０４〜３０７は、抵抗分圧回路３１３〜３１６の夫々の電圧が出力される。

図６は、内部電源変動検出回路２６の一例を示す回路図である。
内部電源変動検出回路２６は、入力端子４０１〜４０３、比較回路４０４及び４０５、ＯＲゲート回路４０８、出力端子４０９で構成される。

比較回路４０４は、非反転入力端子に入力端子４０１が接続され、反転入力端子に入力端子４０３が接続される。比較回路４０５は、非反転入力端子に入力端子４０３が接続され、反転入力端子に入力端子４０２が接続される。ＯＲゲート回路４０８は、入力端子に比較回路４０４、４０５の出力端子が接続され、出力端子は出力端子４０９が接続される。

入力端子４０３は、端子３０３が接続され、基準電圧が入力される。入力端子４０１と４０２は、端子３０４〜３０７のいずれかが接続され、帰還電圧のいずれかが入力される。例えば、端子４０１は端子３０７が接続され、端子４０２は端子３０６が接続される。

次に、第２の実施形態の磁気センサ回路の動作について説明する。
電源電圧ＶＤＤが急激に上昇する場合、端子３０４の内部電源電圧の上昇に伴い帰還電圧が上昇し、端子３０７のロー側の帰還電圧が基準電圧を上回ると、比較回路４０４は“Ｈ”論理の信号を出力する。また、電源電圧が急激に低下する場合、内部電源電圧の低下に伴い帰還電圧が低下し、端子３０６のハイ側の帰還電圧が基準電圧を下回ると、比較回路４０５は“Ｈ”論理の信号を出力する。従って、電源電圧の変動に対して、比較回路４０４か比較回路４０５のどちらが“Ｈ”論理の信号を、ＯＲ回路４０８を介して、出力端子４０９に信号ＤＥＴとして出力する。従って、発振回路３０は、第１の実施形態同様の動作を行うことが可能である。

なお、信号ＤＥＴのパルス幅は、増幅回路１２の出力電圧ＧＯＵＴが復帰するための必要な時間を十分にカバー出来る固定時間でもよいし、ボルテージレギュレータ４０が生成する内部電源電圧の復帰時間を十分にカバー出来る固定時間でもよいし、内部電源電圧変動幅及び電源変動変化率に応じて設定された時間でもよい。

また、比較回路４０４と４０５はどちらか一方のみを使用して、アプリーション上想定される正負どちらか単一極性の電源電圧変動のみを検出するようにしてもよい。
また、ボルテージレギュレータ４０と内部電源変動検出回路２６は、本実施形態に示した回路構成は一例であり、これに限定されるものではない。ボルテージレギュレータを使用した場合の内部電源電圧の変動を検出することによって誤出力の防止を実現できることを示した。

＜第３の実施形態＞
図３は、第３の実施形態の磁気センサ回路を示す回路図である。
第３の実施形態の磁気センサ回路は、電源変動検出回路２５と、ボルテージレギュレータ４０と、内部電源変動検出回路２６を備えている。

第３の実施形態の磁気センサ回路は、電源変動検出回路２５と内部電源変動検出回路２６のいずれかが、ランダム欠陥や特性バラツキによって機能が不十分だった場合にも相互に補いあい、より確実に誤検出・誤解除パルス出力を防止することが可能である。また、ボルテージレギュレータ４０の製造バラツキによって電源電圧変動に対する内部電源電圧変動が大きい場合にも、内部電源変動検出回路２６によって、より確実に誤検出・誤解除パルス出力を防止することが可能である。

なお、本発明の磁気センサ回路の説明においては、具体的な回路例を示して説明したが、必ずしもこの構成やスイッチ制御タイミングに制限されるものではない。請求項を逸脱しない範囲で種々の変更が可能である。
例えば、ボルテージレギュレータ４０は、誤差増幅器は多段増幅器であっても、内部電源電圧駆動用ドライバはＰＭＯＳドライバであってもよい。

また、増幅器１２は、両側の出力端子から増幅出力が得られるインスツルメンテーションアンプとして構成してもよい。
また、比較回路１４は、サンプリング期間と比較期間の繰り返しによってオフセットキャンセルを行う信号処理シーケンスに適した構成であれば、この構成に限定されるものではない。
また、電源変動検出回路２５及び内部電源変動検出回路２６について一構成例を示したが、同様の検出動作を行う別の回路構成としてもよい。

１２増幅回路
１４比較回路
２３磁電変換素子
２５電源変動検出回路
２６内部電源変動検出回路
２７ラッチ回路
３０発振回路
４０ボルテージレギュレータ

Claims

磁電変換素子と、
前記磁電変換素子の電流供給端子対及び電圧出力端子対を切り替えるためのスイッチ群と、
前記スイッチ群を通して得られる前記磁電変換素子の出力する電圧を増幅する増幅回路と、
前記増幅回路の出力電圧を保持してオフセットキャンセル動作を行うための少なくとも１つのサンプリング容量と、
制御クロック信号を生成する発振回路と、
所定の印加磁束密度に応じた磁気判定に用いられる基準電圧を生成するための基準電圧回路と、
前記サンプリング容量に保持されたオフセットキャンセル後の印加磁束密度に比例した電圧と前記基準電圧回路で生成された前記基準電圧との大小関係を比較判定するための比較回路と、
前記比較回路の出力信号を前記制御クロック信号に基づいて保持するためのラッチ回路と、
前記ラッチ回路の出力論理に基づいて磁気センサ回路の出力信号を外部へ出力するための出力端子と、
電源電圧の変動量が所定量を超過したことを検出して、検出信号を出力する電源変動検出回路と、を備え、
前記発振回路は、前記電源変動検出回路が出力する前記検出信号によって発振動作を所定期間停止して、前記制御クロック信号の出力電圧を所定時間維持することで、前記ラッチ回路の出力論理を固定する、
ことを特徴とする磁気センサ回路。
磁電変換素子と、
前記磁電変換素子の電流供給端子対及び電圧出力端子対を切り替えるためのスイッチ群と、
前記スイッチ群を通して得られる前記磁電変換素子の出力する電圧を増幅する増幅回路と、
前記増幅回路の出力電圧を保持してオフセットキャンセル動作を行うための少なくとも１つのサンプリング容量と、
制御クロック信号を生成する発振回路と、
所定の印加磁束密度に応じた磁気判定に用いられる基準電圧を生成するための基準電圧回路と、
前記サンプリング容量に保持されたオフセットキャンセル後の印加磁束密度に比例した電圧と前記基準電圧回路で生成された前記基準電圧との大小関係を比較判定するための比較回路と、
前記比較回路の出力信号を前記制御クロック信号に基づいて保持するためのラッチ回路と、
前記ラッチ回路の出力論理に基づいて磁気センサ回路の出力信号を外部へ出力するための出力端子と、
内部電源電圧を供給するボルテージレギュレータと、
前記内部電源電圧の変動量が所定量を超過したことを検出して、検出信号を出力する内部電源変動検出回路と、を備え、
前記発振回路は、前記内部電源変動検出回路が出力する前記検出信号によって発振動作を所定期間停止して、前記制御クロック信号の出力電圧を所定時間維持することで、前記ラッチ回路の出力論理を固定する、
ことを特徴とする磁気センサ回路。