JP3392278B2

JP3392278B2 - 発振器

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Publication number: JP3392278B2
Application number: JP34149395A
Authority: JP
Inventors: 佳寛中尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 2003-03-31
Anticipated expiration: 2015-12-27
Also published as: JPH09181576A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定の周期毎に予
め定めるパルス幅を有するクロック信号を発生する発振
器に関し、特に供給される電源電位に含まれるノイズの
影響を除去することができる発振器に関する。

【０００２】

【従来の技術】Ｎ（Ｎは奇数）相ＲＣリングオシレータ
は、周波数の電圧変動率が小さい発振器であり、様々な
電子回路の基本クロック発振器として使用されている。

【０００３】図７は、典型的な従来例である３相ＲＣリ
ングオシレータ（以下「発振器」と称する）１の概略的
構成を示すブロック図である。発振器１は、電位作成回
路２と、遅延回路群３と、インバータ回路４とを含んで
構成される。遅延回路群３は、３つの遅延回路５〜７を
含んで構成される。インバータ回路４は、２つのインバ
ータ８，９を含んで構成される。遅延回路５〜７の遅延
時間は、所望の発振周波数と遅延回路の個数とによって
定められる。

【０００４】電位作成回路２は、それぞれ異なる電位レ
ベルの基準信号ＯＳＣＩＮと放電電流制御信号ＲＥＦＶ
とを作成して遅延回路群３に供給する。基準信号ＯＳＣ
ＩＮおよび放電電流制御信号ＲＥＦＶについては後述す
る。遅延回路群３では、遅延回路５〜７を３段直列につ
なぎ、３段目の入力を負帰還結線することによって発振
動作が行われている。すなわち、遅延回路５〜７は前段
の出力信号が入力信号として与えられ、最終段である遅
延回路７の出力信号が第１段である遅延回路５の入力信
号として与えられる。また、遅延回路７の出力は、イン
バータ回路４に入力される。

【０００５】遅延回路７には、前記基準信号ＯＳＣＩＮ
が供給される。遅延回路７は、基準信号ＯＳＣＩＮに基
づいて信号ＢＩＡＳＣを作成し、遅延回路５，６に供給
する。電位作成回路２から供給される前記放電電流制御
信号ＲＥＦＶは、遅延回路５〜７にそれぞれ供給され
る。

【０００６】遅延回路７の出力が与えられるインバータ
回路４では、インバータ８の出力がインバータ９の入力
に接続される。インバータ回路４に入力された遅延回路
７の出力は、インバータ８，９によって波形が成形され
てパルス状のクロック信号ＣＫとして出力される。

【０００７】図８は、遅延回路７の概略的構成を示すブ
ロック図である。遅延回路７は、充放電制御回路１１
と、コンデンサ１２と、電位出力回路１３と、比較回路
１４とを含んで構成される。充放電制御回路１１は、Ｐ
チャネルトランジスタ１５とＮチャネルトランジスタ１
６，１７とを含んで構成される。充放電制御回路１１に
は、入力信号ＩＮと前記放電電流制御信号ＲＥＦＶとが
供給される。入力信号ＩＮは、前述したように前段にあ
たる遅延回路６の出力信号である。入力信号ＩＮの信号
レベルに基づいて、Ｐチャネルトランジスタ１５とＮチ
ャネルトランジスタ１７とのいずれか１つのトランジス
タが導通する。

【０００８】入力信号ＩＮによってＰチャネルトランジ
スタ１５が導通するときには、コンデンサ１２に電荷が
充電され、Ｎチャネルトランジスタ１７が導通するとき
にはコンデンサ１２から電荷が放電される。Ｎチャネル
トランジスタ１６のゲートには放電電流制御信号ＲＥＦ
Ｖが与えられており、常に導通状態となっている。放電
電流制御信号ＲＥＦＶの電位レベルに応じてコンデンサ
１２から電荷が放電される速度が制御されている。

【０００９】電位出力回路１３は、基準信号ＯＳＣＩＮ
に基づいて信号ＢＩＡＳＣを作成して比較回路１４およ
び遅延回路５，６に供給する。比較回路１４は、コンデ
ンサ１２の充電電位と信号ＢＩＡＳＣの電位とを比較
し、出力信号ＯＵＴ３を出力する。出力信号ＯＵＴ３
は、コンデンサ１２の充電電位が信号ＢＩＡＳＣ以上の
ときにはハイレベルとなり、信号ＢＩＡＳＣ未満である
ときにはローレベルとなる。

【００１０】発振器１において、遅延回路５，６は遅延
回路７の電位出力回路１３を含まない構成であり、信号
ＢＩＡＳＣが直接比較回路１４に与えられる。遅延回路
５，６の動作については遅延回路７と同一であるので説
明を省略する。

【００１１】図９は、発振器１の各遅延回路５〜７にお
ける信号の波形図である。図９では、遅延回路５の出力
を出力信号ＯＵＴ１、遅延回路６の出力を出力信号ＯＵ
Ｔ２、遅延回路７の出力を出力信号ＯＵＴ３としてい
る。遅延回路５の点Ｂ１が電位ＢＩＡＳＣ未満となるこ
とによって、出力信号ＯＵＴ１がハイレベルからローレ
ベルへと切換わる。出力信号ＯＵＴ１は遅延回路６に入
力信号ＩＮとして供給されるので、遅延回路６の点Ｂ１
の電位がハイレベルとなる。出力信号ＯＵＴ１がハイレ
ベルとなると遅延回路６のコンデンサ１２が放電を開始
し、点Ｂ１の電位が下がる。遅延回路６の点Ｂ１の電位
が電位ＢＩＡＳＣ未満になると出力信号ＯＵＴ２がロー
レベルになる。

【００１２】出力信号ＯＵＴ２によって遅延回路７にお
けるコンデンサ１２の充放電が制御され、遅延回路７の
点Ｂ１の電位に基づいて出力信号ＯＵＴ３の出力レベル
が定められる。出力信号ＯＵＴ３によって遅延回路５に
おけるコンデンサ１２の充放電が制御される。上述の動
作を繰返し行うことによって発振動作が行われている。

【００１３】

【発明が解決しようとする課題】遅延回路５〜７では、
比較回路１４において電位ＢＩＡＳＣの電位と点Ｂ１の
電位との比較することによって出力信号ＯＵＴを生成し
ている。一般的な比較回路の特徴として、２つの電位、
たとえば電位ＢＩＡＳＣと点Ｂ１の電位とがほぼ一致し
た時点で、比較回路に供給されている電源電位にノイズ
がのっていると出力に当該ノイズが増幅されて出力され
る。このノイズは、電源電位に重畳している一定周期の
信号であり、信号の振幅は電源電位に対して充分に小さ
い。

【００１４】図１０は、遅延回路７からの出力信号ＯＵ
Ｔ３にノイズが発生することを説明するための波形図で
ある。図１０（１）は、発振器１に供給される電源電位
ＶＮの波形を示しており、基準となる電位ＶＤＤに対し
て、たとえば振幅Ｖが０．２Ｖで、周期が５ＭＨｚであ
るようなノイズ成分がのっているものとする。図１０
（２）に示す点Ｂ１の電位の変化に基づいて、図１０
（３）に示す比較回路１４の内部の電位が変化し、図１
０（４），（５）に示す出力信号ＯＵＴ３として出力さ
れる。電源電位ＶＮがノイズ成分を含んでいるため、電
位が安定せず比較回路１４における電位ではノイズ成分
が増幅されている。比較回路１４の電位を反転した出力
信号ＯＵＴ３に基づいて、図１０（６）に示すクロック
信号ＣＫが出力される。出力信号ＯＵＴ３などに含まれ
るノイズによって、クロック信号の各立下がり時に本来
のクロック信号のパルス幅より短いパルス幅のパルス信
号が発生している。前記短いパルス幅のパルス信号を含
むクロック信号ＣＫでコンピュータなどの制御を行う
と、コンピュータの誤動作を引起こす。

【００１５】上述のような発振器におけるノイズを除去
するためのノイズ除去回路が特開平６−１４９４０５号
公報に開示されている。前記公報に開示されているノイ
ズ除去回路は、タイミング発生部と、エッジ検出制御部
と、エッジ検出部とを含んで構成される。以下にノイズ
除去回路の動作について説明する。エッジ検出制御部か
らの制御信号によって、エッジ検出部は入力信号である
クロック信号の立上がりおよび立下がりのいずれか一方
のエッジ部分のみを検出するように制御されている。エ
ッジ検出部は、エッジ検出制御部で選択されているエッ
ジ部分を検出すると、出力を反転する。以後、制御信号
が反転するまでエッジ部分に対して反応しない。前記出
力の反転に基づいて、タイミング発生部は、一定時間経
過後に制御信号反転タイミングを意味する信号をエッジ
検出制御部に与える。これによって、エッジ検出部は前
記選択されたエッジ部分とは異なるエッジ部分に反応し
て出力を行うようになる。

【００１６】上述のノイズ除去回路では、タイミングを
カウントするためにクロック信号より高速の信号が必要
となる。また、ノイズ除去回路を含むことによって発振
器を構成する回路が大きくなり、発振器の製造コストを
増大させる可能性がある。

【００１７】本発明の目的は、供給される電源電位がノ
イズ成分を含んでいる場合であっても、ノイズ成分の影
響を受けることなく所望のパルス波形のクロック信号を
得ることができる発振器を提供することである。

【００１８】

【課題を解決するための手段】本発明は、入力信号を予
め定める期間遅延して出力する遅延回路をＮ（Ｎは奇
数）個備えるとともに、前記予め定める期間は所望の発
振周波数と前記遅延回路の個数Ｎとによって定められ、
前段の出力が次段の入力信号として与えられ、最終段の
出力が第１段の入力信号として与えられるとともに、ク
ロック信号として出力される発振器において、少なくと
も最終段の遅延回路は、電荷蓄積手段と、前段の遅延回
路の出力信号のレベルに応じて前記電荷蓄積手段におけ
る電荷の充電および放電を制御する充放電制御手段と、
電荷蓄積手段の電位と予め定める基準電位との比較を行
ってハイレベル／ローレベルいずれかの電位を出力する
比較手段と、前記比較手段の出力電位の切換わりを検出
し、検出後は比較手段の出力電位を固定する制御手段と
を含むことを特徴とする発振器である。本発明に従え
ば、発振器に含まれる最終段の遅延回路は、前段の遅延
回路から出力される信号のレベルに応じて充放電制御手
段が電荷蓄積手段における電荷の放電または充電を制御
し、比較手段で電荷蓄積手段の電位と基準電位とを比較
してハイレベル／ローレベルいずれかの電位を出力して
いる。比較手段の電位が、たとえばローレベルからハイ
レベルへと切換わると、制御手段によって電位の切換わ
りが検出され、制御手段が比較手段の出力電位を固定す
る。したがって、最終段の遅延回路では、比較手段の電
位が切換わった後は比較手段の出力電位が固定されるの
で、電荷蓄積手段の電位および基準電位がどのように変
化しても、一度出力電位の切換った後は比較手段の出力
電位が変化することがなく、比較手段における不所望な
出力電位の切換わりを防止することができる。また、遅
延回路の出力である比較手段の電位に基づいてクロック
信号を作成している場合、短期間の出力電位の切換わり
による所定の幅以下のパルス信号の発生を防ぐことがで
き、所定の幅を有するパルス信号のみを得ることができ
る。

【００１９】また本発明は、入力信号を予め定める期間
遅延して出力する遅延回路をＮ（Ｎは奇数）個備えると
ともに、前記予め定める期間は所望の発振周波数と前記
遅延回路の個数Ｎとによって定められ、前段の出力が次
段の入力信号として与えられ、最終段の出力が第１段の
入力信号として与えられるとともに、クロック信号とし
て出力される発振器において、少なくとも最終段の遅延
回路は、電荷蓄積手段と、前段の遅延回路の出力信号の
レベルに応じて前記電荷蓄積手段における電荷の充電お
よび放電を制御する充放電制御手段と、電荷蓄積手段の
電位と予め定める基準電位との比較を行ってハイレベル
／ローレベルいずれかの電位を出力する比較手段と、前
記比較手段の出力電位の切換わりを検出し、検出後は電
荷蓄積手段の電位を前記基準電位より低く定められる所
定の電位に引下げる放電制御手段とを含むことを特徴と
する発振器である。本発明に従えば、発振器に含まれる
最終段の遅延回路は、前段の遅延回路から出力される信
号のレベルに応じて充放電制御手段が電荷蓄積手段の放
電または充電を制御し、比較手段で電荷蓄積手段の電位
と基準電位とを比較してハイレベル／ローレベルいずれ
かの電位を出力している。比較手段の電位が、たとえば
低レベルから高レベルへと切換わると、放電制御手段に
よって電位の切換わりが検出され、放電制御手段が電荷
蓄積手段の電位を所定の電位まで引下げている。したが
って、比較手段において出力電位が、たとえばローレベ
ルからハイレベルに切換わると、放電制御手段が電荷蓄
積手段の電位を所定の電位まで引下げるので、比較手段
の出力がいずれか一方のレベルに固定されることとな
り、比較手段の出力電位の不所望な変化を防止すること
ができる。また、遅延回路の出力である比較手段の電位
に基づいてクロック信号を作成している場合、短期間の
出力電位の切換わりによる所定の幅以下のパルス信号の
発生を防ぐことができ、所定の幅を有するパルス信号の
みを得ることができる。

【００２０】さらに本発明は、前記放電制御手段は、前
記比較手段からの信号が与えられるインバータ回路と、
前記インバータ回路の出力と、前記前段の遅延回路の出
力信号との論理積を演算するアンド回路と、一方端子に
前記電荷蓄積手段が接続され、他方端子は前記所定の電
位に接続され、前記アンド回路の出力に応答して導通／
遮断が制御されるスイッチング素子とを含んで構成さ
れ、前記アンド回路の出力によってスイッチング素子が
導通することで、前記電荷蓄積手段の電位を前記所定の
電位まで引下げることを特徴とする。本発明に従えば、
最終段の遅延回路に含まれる放電制御手段では、比較手
段からの信号をインバータ回路で反転させた信号と、前
段の遅延回路の出力信号との論理積をアンド回路で演算
し、アンド回路の出力で電荷蓄積手段に接続されている
スイッチング素子の導通／遮断を制御している。したが
って、アンド回路の出力によってスイッチング素子が導
通すると、電荷蓄積手段の電位が所定の電位まで引下げ
られることとなり、比較手段の出力電位が固定され、比
較手段の出力電位の不所望な変化を防止することができ
る。

【００２１】

【発明の実施の形態】図１は、本発明の実施の一形態で
ある発振器３１の構成を示すブロック図である。発振器
３１は、遅延回路群３２と、第１バイアス回路３３と、
第２バイアス回路３４と、インバータ回路３５とを含ん
で構成される。遅延回路群３２は、遅延回路３６〜３８
を含んで構成される。第１バイアス回路３３は、Ｐチャ
ネルトランジスタ３９と、Ｎチャネルトランジスタ４０
〜４５と、抵抗ＲＥＸとを含んで構成される。第２バイ
アス回路３４は、Ｐチャネルトランジスタ４６，４７と
Ｎチャネルトランジスタ４８とを含んで構成される。イ
ンバータ回路３５は、前述の図７に示すインバータ回路
４と同一の構成であるので、動作についての説明を省略
する。

【００２２】遅延回路群３２において、遅延回路３６〜
３８の各回路間の接続関係は、前述の従来技術で説明し
た遅延回路５〜７と同一であるので説明を省略する。ま
た、遅延回路３６〜３８の遅延時間は、従来の技術と同
様に、所望の発振周波数と遅延回路の個数とによって定
められる。

【００２３】第２バイアス回路３４において、Ｎチャネ
ルトランジスタ４８のゲートには、電圧ＶＤＤが与えら
れており、Ｎチャネルトランジスタ４８は常に導通して
いる。Ｐチャネルトランジスタ４６には電圧ＶＤＤが供
給されており、ゲートには電圧ＶＤＤからＰチャネルト
ランジスタ４６のスレッシュホールド電圧Ｖｔｈ分下が
った電圧が印加されている。また、Ｐチャネルトランジ
スタ４７には電圧ＶＤＤ−Ｖｔｈが与えられており、ゲ
ートには前記与えられる電圧からさらに電圧Ｖｔｈ分下
がった電圧が与えられている。第２バイアス回路３４か
らは、第２バイアス電圧として電圧ＶＤＤから２つのＰ
チャネルトランジスタ４６，４７のスレッシュホールド
電圧Ｖｔｈだけ下がった電圧ＶＤＤ−２×Ｖｔｈが出力
される。

【００２４】前記第２バイアス回路３４から出力された
第２バイアス電圧は、第１バイアス回路３３のＰチャネ
ルトランジスタ３９のゲートに与えられる。第２バイア
ス電圧によってＰチャネルトランジスタ３９は常に導通
状態となるように制御される。

【００２５】第１バイアス回路３３には、端子ＣＫ１が
設けられており、端子ＣＫ１に抵抗ＲＥＸの一方端を接
続している。抵抗ＲＥＸの他方端には電圧ＶＤＤが与え
られている。抵抗ＲＥＸの抵抗値によって定まる電圧が
端子ＣＫ１を介して基準信号ＯＳＣＩＮとして出力され
る。

【００２６】Ｎチャネルトランジスタ４０，４１；４
２，４３；４４，４５は、それぞれ２個ずつ直列に接続
され、３つのトランジスタ対は、トランジスタ３９とグ
ランド電位との間に並列に接続される。トランジスタ４
０〜４５のうち、トランジスタ４１，４３，４５のゲー
トは共通に接続され電圧ＶＤＤが与えられている。トラ
ンジスタ４０，４２，４４のゲートは共通に接続され、
Ｐチャネルトランジスタ３９の出力が与えられている。
したがって、Ｎチャネルトランジスタ４０〜４５は常に
導通状態となるように制御され、Ｐチャネルトランジス
タ３９の出力に対する抵抗成分として動作する。Ｐチャ
ネルトランジスタ３９の出力と、Ｎチャネルトランジス
タ４０〜４５とによって作成された電圧が、放電電流制
御信号ＲＥＦＶとして出力される。

【００２７】図２は、遅延回路３８の構成例を示す回路
図である。遅延回路３８は、充放電制御回路５１と、コ
ンデンサ５２と、電位出力回路５３と、比較回路５４
と、安定化回路５５とを含んで構成される。充放電制御
回路５１は、Ｐチャネルトランジスタ６１とＮチャネル
トランジスタ６２，６３とを含んで構成される。充放電
制御回路５１では、前段の出力である入力信号ＩＮがＰ
チャネルトランジスタ６１とＮチャネルトランジスタ６
２とに与えられている。Ｐチャネルトランジスタ６１と
Ｎチャネルトランジスタ６２とは、入力信号ＩＮの信号
レベルに基づいていずれか一方が導通する。

【００２８】入力信号ＩＮがローレベルとなってＰチャ
ネルトランジスタ６１が導通すると、電圧ＶＤＤがコン
デンサ５２に与えられることとなり、コンデンサ５２に
電荷が充電される。入力信号ＩＮがハイレベルとなると
Ｐチャネルトランジスタ６１が遮断され、Ｎチャネルト
ランジスタ６２が導通する。Ｎチャネルトランジスタ６
２が導通することによって、コンデンサ５２に蓄えられ
た電荷が放電される。Ｎチャネルトランジスタ６３のゲ
ートには、第１バイアス回路３３から出力された放電電
流制御信号ＲＥＦＶが与えられる。Ｎチャネルトランジ
スタ６３のゲートに与えられる電位に基づいて、コンデ
ンサ５２からの電荷の放電速度が定められる。コンデン
サ５２は、後述する比較回路５４におけるＰチャネルト
ランジスタ６７のゲートに接続されており、コンデンサ
５２の電位によってＰチャネルトランジスタ６７の導通
／遮断が制御される。

【００２９】電位出力回路５３は、Ｐチャネルトランジ
スタ６５とＮチャネルトランジスタ６６とを含んで構成
される。Ｐチャネルトランジスタ６５のソースには電圧
ＶＤＤが与えられており、Ｐチャネルトランジスタ６５
のゲートには第１バイアス回路３３から出力された基準
信号ＯＳＣＩＮが与えられる。Ｐチャネルトランジスタ
６５のドレインは、Ｎチャネルトランジスタのゲートと
ドレインとに共通に接続される。Ｎチャネルトランジス
タ６６のソースは、接地されている。Ｐチャネルトラン
ジスタ６５は、信号ＯＳＣＩＮによって常に導通状態と
なっており、電圧ＶＤＤから電圧Ｖｔｈだけ下がった電
圧を出力する。Ｐチャネルトランジスタ６５の出力は信
号（「電位」と呼ぶこともある）ＢＩＡＳＣとして後述
する比較回路５４および遅延回路３６，３７に供給され
る。

【００３０】比較回路５４は、Ｐチャネルトランジスタ
６７，６８と、Ｎチャネルトランジスタ６９〜７１とを
含んで構成される。前述のしたように、Ｐチャネルトラ
ンジスタ６７は、コンデンサ５２の電位によって導通／
遮断が制御される。Ｐチャネルトランジスタ６７のソー
スには電圧ＶＤＤが与えられている。Ｐチャネルトラン
ジスタ６７の出力は、Ｐチャネルトランジスタ６８およ
びＮチャネルトランジスタ７０のゲートと、Ｎチャネル
トランジスタ６９のドレインとに与えられている。Ｐチ
ャネルトランジスタ６８のドレインとＮチャネルトラン
ジスタ７０のドレインとは共通に接続され、接続点の電
位が出力信号ＯＵＴ３としてインバータ回路３５に与え
られる。Ｐチャネルトランジスタ６８のソースには電圧
ＶＤＤが与えられており、Ｎチャネルトランジスタ７０
のソースにはＮチャネルトランジスタ７１のドレインが
接続されている。Ｎチャネルトランジスタ６９，７１の
ゲートには、それぞれ前記電位ＢＩＡＳＣが与えられて
おり、ソースはそれぞれ接地されている。

【００３１】コンデンサ５２の放電電位によってＰチャ
ネルトランジスタ６７が導通された場合には、電圧ＶＤ
ＤがＰチャネルトランジスタ６７を介してＰチャネルト
ランジスタ６８およびＮチャネルトランジスタ７０のゲ
ートに与えられる。このとき、Ｎチャネルトランジスタ
７０が導通し、接地電位がＮチャネルトランジスタ７
０，７１を介して出力信号ＯＵＴ３として出力される。

【００３２】Ｐチャネルトランジスタ６７が遮断された
場合には、接地電位がＮチャネルトランジスタ６９を介
してＰチャネルトランジスタ６８およびＮチャネルトラ
ンジスタ７０の各ゲートに与えられる。このとき、Ｐチ
ャネルトランジスタ６８が導通し、電圧ＶＤＤがＰチャ
ネルトランジスタ６８を介して出力信号ＯＵＴ３として
出力される。

【００３３】安定化回路５５は、インバータ７３と、ア
ンドゲート７４と、Ｎチャネルトランジスタ７５とを含
んで構成される。安定化回路５５は、出力信号ＯＵＴ３
と入力信号ＩＮとに基づいてコンデンサ５２に蓄えられ
ている電荷を放電する。

【００３４】インバータ７３には、比較回路５４の出力
信号ＯＵＴ３が与えられる。インバータ７３は、当該信
号の信号レベルを反転させてアンドゲート７４の一方入
力端子に与える。アンドゲート７４の他方入力端子には
入力信号ＩＮが与えられる。アンドゲート７４の出力が
Ｎチャネルトランジスタ７５のゲートに与えられてお
り、アンドゲート７４の出力に基づいてＮチャネルトラ
ンジスタ７５の導通／遮断が制御される。

【００３５】Ｎチャネルトランジスタ７５は、ソースが
接地されており、ドレインにコンデンサ５２の電位が供
給されている。したがって、出力信号ＯＵＴ３がローレ
ベルであって、入力信号ＩＮがハイレベルである場合に
はＮチャネルトランジスタ７５が導通され、コンデンサ
５２に蓄えられている電荷がＮチャネルトランジスタ７
５を介して放電される。

【００３６】図３は、遅延回路３６，３７の構成例を示
すブロック図である。遅延回路３６，３７において、前
述の遅延回路３８と同一の構成要素には同一の参照符を
付して説明を省略する。遅延回路３６，３７は、それぞ
れ充放電制御回路５１とコンデンサ５２と比較回路５４
とを含んで構成される。遅延回路３６，３７には、電位
出力回路５３が設けられておらず、遅延回路３８によっ
て作成された電位ＢＩＡＳＣがＮチャネルトランジスタ
６９，７１に与えられる。遅延回路３６の出力を出力信
号ＯＵＴ１とし、遅延回路３７の出力を出力信号ＯＵＴ
２とする。

【００３７】電位出力回路５３は、電位ＢＩＡＳＣを作
成するために常に電流を流しておかなければならず、消
費電力の増加を招く。そのため、３つの遅延回路３６，
３７，３８のうちいずれか１つの遅延回路にのみ設け
て、他の２つの遅延回路には電位出力回路５３を設けた
遅延回路から電位ＢＩＡＳＣを供給することによって消
費電力を低減させている。本実施の形態では、遅延回路
３８に電位出力回路５３を設けたが、遅延回路３６もし
くは３７に設けられる構成であってもよい。

【００３８】図４は、遅延回路群３２における各電位の
波形図である。図４において「Ｈ」はハイレベルの電位
であることを示し、「Ｌ」はローレベルの電位であるこ
とを示す。たとえば、ハイレベルは電源電圧ＶＤＤであ
り、ローレベルは接地電位である。遅延回路３６〜３８
におけるコンデンサ５２の電位は、それぞれ点Ｂ１１，
Ｂ１２，Ｂ１３で測定されるものとする。

【００３９】遅延回路３６の点Ｂ１１の電位は、時刻ｔ
４０でハイレベルとなっており、時刻ｔ４１まで電圧Ｖ
ＤＤが保持されている。時刻ｔ４１において、遅延回路
３６の前段にあたる遅延回路３８からの出力信号ＯＵＴ
３がハイレベルとなると、遅延回路３６のコンデンサ５
２の放電が開始される。点Ｂ１１の電位が電位ＢＩＡＳ
Ｃと等しくなる時刻ｔ４２で、遅延回路３６からの出力
信号ＯＵＴ１がハイレベルからローレベルへと切換わ
る。出力信号ＯＵＴ１がローレベルとなることによっ
て、遅延回路３７のコンデンサ５２が充電され、点Ｂ１
２の電位がハイレベルになる。

【００４０】時刻ｔ４３において、出力信号ＯＵＴ３が
ハイレベルからローレベルへと切換わると遅延回路３６
のコンデンサ５２が充電され、出力信号ＯＵＴ１がハイ
レベルになる。出力信号ＯＵＴ１がハイレベルになるこ
とによって遅延回路３７のコンデンサ５２が放電を開始
する。点Ｂ１２の電位が下がって、電位ＢＩＡＳＣと等
しくなる時刻ｔ４４で遅延回路３７からの出力信号ＯＵ
Ｔ２がローレベルへと切換わる。出力信号ＯＵＴ２がロ
ーレベルになることによって、遅延回路３８のコンデン
サ５２が充電を開始し、点Ｂ１３の電位がハイレベルに
なる。時刻ｔ４５で、出力信号ＯＵＴ２がハイレベルへ
と切換わることによって、遅延回路３８のコンデンサ５
２が放電を開始する。時刻ｔ４６において、点Ｂ１３の
電位が電位ＢＩＡＳＣと等しくなると出力信号ＯＵＴ３
がローレベルへと切換わる。出力信号ＯＵＴ３と出力信
号ＯＵＴ２とによって図２に示すＮチャネルトランジス
タ７５が導通し、点Ｂ１３の電位が急激に下がりローレ
ベルになる。

【００４１】図５は、本実施の形態の効果を説明するた
めの図である。図５（１）は、前述の従来技術における
遅延回路７の点Ｂ１の電位と比較回路１４の内部の電位
の変化を示す波形図である。遅延回路７の比較回路１４
は、遅延回路３８の比較回路５４と同一の構成であり、
図５（１）に示す比較回路１４の内部の電位は、比較回
路５４の点Ｄ１３の電位に相当する。

【００４２】図５（１）に示す波形図において、時刻ｔ
５０においてコンデンサの充電が開始され、点Ｂ１の電
位がハイレベルとなる。時刻ｔ５１において、コンデン
サの放電が開始されると点Ｂ１の電位は１次関数的に減
少し、時刻ｔ５２で電位ＢＩＡＳＣと等しくなり、時刻
ｔ５３でローレベルとなる。点Ｂ１の電位が電位ＢＩＡ
ＳＣに近付くあたりから前記内部電位が上昇し始める。
図５（１）において破線で示す前記内部電位が電位ＢＩ
ＡＳＣを超えるたびに、前記内部電位が電位ＢＩＡＳＣ
を超えている時間だけハイレベルとなる矩形のパルス信
号が発生することとなる。このように発生するパルス信
号は、本来のクロック信号のパルス幅よりも短く、不所
望なパルス信号である。

【００４３】図５（２）は、遅延回路３８の点Ｂ１３と
点Ｄ１３との電位の変化を示す波形図である。時刻ｔ５
０から時刻ｔ５２までの波形については、図５（１）に
示す遅延回路７の波形と同一であるので説明を省略す
る。時刻ｔ５２において、前述のようにＮチャネルトラ
ンジスタ７５が導通して点Ｂ１３の電位が急激に減少し
てローレベルとなるので、時刻ｔ５２以後は破線で示す
ように点Ｄ１３の電位が単調に上昇するようになる。し
たがって、点Ｄ１３の電位が電位ＢＩＡＳＣを短い時間
だけ超えることによって発生する不所望なパルス信号の
発生が防止されている。

【００４４】図６は、発振器３１を用いて行われた動作
シミュレーションの結果を示す図である。電源電圧に印
加したノイズは、振幅が０．２Ｖで、周波数が５ＭＨｚ
である。また、電源電位ＶＤＤは３．５Ｖとする。Ｎチ
ャネルトランジスタ７５のサイズは、幅が２．０μｍで
長さが２２．０μｍである。図６に示すように、一定期
間のみハイレベルとなるパルス信号が出力されることが
確認された。

【００４５】以上のように本発明の実施の一形態によれ
ば、発振器３１を動作させるために供給される電源電位
がノイズ成分を含んでいる場合であっても、ノイズ成分
の影響を受けることなく所望のパルス波形のクロック信
号を得ることができる。遅延回路３８において、点Ｂ１
３の電位が電位ＢＩＡＳＣに近付くことによって上昇す
る点Ｄ１３の電位が、電位ＢＩＡＳＣ以上となった時点
で電位が切換わる出力信号ＯＵＴ３の変化を検出し、コ
ンデンサ５２の電荷を瞬時に放電させて点Ｂ１３の電位
をローレベルに落としているので、出力信号ＯＵＴ３の
レベルが一度切換わった後は、比較回路５４において電
位の比較が行われなくなり、不所望なパルス波形の発生
を防ぐことができる。

【００４６】

【発明の効果】以上のように本発明によれば、少なくと
も最終段の遅延回路には制御手段が設けられており、制
御手段は比較手段の電位の切換わりを検出すると、比較
手段の出力電位を固定するので、電荷蓄積手段の電位お
よび基準電位がどのように変化しても、一度出力電位の
切換った後は比較手段の出力電位が変化することがな
く、比較手段における出力電位の不所望な切換わりを防
止することができる。

【００４７】また本発明によれば、少なくとも最終段の
遅延回路には放電制御手段が設けられており、比較手段
の出力電位が、たとえば低レベルから高レベルに切換わ
ると、放電制御手段によって電荷蓄積手段の電位が所定
の電位まで引下げられるので、比較手段の出力がいずれ
か一方の電位に固定されることとなり、比較手段の出力
電位の不所望な切換わりを防止することができる。

【００４８】また、遅延回路の出力である比較手段の電
位に基づいてクロック信号を作成している場合、短期間
の出力電位の切換わりによる所定の幅以下のパルス信号
の発生を防ぐことができ、所定の幅を有するパルス信号
のみを得ることができる。

【００４９】さらに本発明によれば最終段の遅延回路に
含まれる放電制御手段では、比較手段からの信号をイン
バータ回路で反転させた信号と、前段の遅延回路の出力
信号との論理積をアンド回路で行い、アンド回路の出力
で電荷蓄積に接続されているスイッチング素子の導通／
遮断を制御しているので、アンド回路の出力によってス
イッチング素子が導通すると、電荷蓄積手段の電位が所
定の電位まで引下げられることとなり、比較手段の出力
電位が固定され、出力電位の不所望な変化を防止するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態である発振器３１の構成
を示すブロック図である。

【図２】遅延回路３８の構成例を示す回路図である。

【図３】遅延回路３６，３７の構成例を示す回路図であ
る。

【図４】遅延回路群３２における各電位の波形図であ
る。

【図５】本発明の実施の形態の効果を説明するための図
である。

【図６】発振器３１を用いて行われた動作シミュレーシ
ョンの結果を示す図である。

【図７】典型的な従来例である発振器１の構成を示すブ
ロック図である。

【図８】発振器１に含まれる遅延回路７の構成を示すブ
ロック図である。

【図９】発振器１における各遅延回路５〜７の信号の波
形図である。

【図１０】遅延回路７からの出力信号ＯＵＴ３にノイズ
が発生することを説明するための図である。

【符号の説明】

３１発振器３２遅延回路群３３第１バイアス回路３４第２バイアス回路３５インバータ回路３６〜３８遅延回路３９，４６，４７，６１，６５Ｐチャネルトランジス
タ４０〜４５，４８，７５Ｎチャネルトランジスタ５１充放電制御回路５２コンデンサ５３電位出力回路５４比較回路５５安定化回路

Claims

(57)【特許請求の範囲】

【請求項１】入力信号を予め定める期間遅延して出力
する遅延回路をＮ（Ｎは奇数）個備えるとともに、前記
予め定める期間は所望の発振周波数と前記遅延回路の個
数Ｎとによって定められ、前段の出力が次段の入力信号
として与えられ、最終段の出力が第１段の入力信号とし
て与えられるとともに、クロック信号として出力される
発振器において、少なくとも最終段の遅延回路は、電荷蓄積手段と、前段の遅延回路の出力信号のレベルに応じて前記電荷蓄
積手段における電荷の充電および放電を制御する充放電
制御手段と、電荷蓄積手段の電位と予め定める基準電位との比較を行
ってハイレベル／ローレベルいずれかの電位を出力する
比較手段と、前記比較手段の出力電位の切換わりを検出し、検出後は
比較手段の出力電位を固定する制御手段とを含むことを
特徴とする発振器。
【請求項２】入力信号を予め定める期間遅延して出力
する遅延回路をＮ（Ｎは奇数）個備えるとともに、前記
予め定める期間は所望の発振周波数と前記遅延回路の個
数Ｎとによって定められ、前段の出力が次段の入力信号
として与えられ、最終段の出力が第１段の入力信号とし
て与えられるとともに、クロック信号として出力される
発振器において、少なくとも最終段の遅延回路は、電荷蓄積手段と、前段の遅延回路の出力信号のレベルに応じて前記電荷蓄
積手段における電荷の充電および放電を制御する充放電
制御手段と、電荷蓄積手段の電位と予め定める基準電位との比較を行
ってハイレベル／ローレベルいずれかの電位を出力する
比較手段と、前記比較手段の出力電位の切換わりを検出し、検出後は
電荷蓄積手段の電位を前記基準電位より低く定められる
所定の電位に引下げる放電制御手段とを含むことを特徴
とする発振器。
【請求項３】前記放電制御手段は、前記比較手段からの信号が与えられるインバータ回路
と、前記インバータ回路の出力と、前記前段の遅延回路の出
力信号との論理積を演算するアンド回路と、一方端子に前記電荷蓄積手段が接続され、他方端子は前
記所定の電位に接続され、前記アンド回路の出力に応答
して導通／遮断が制御されるスイッチング素子とを含ん
で構成され、前記アンド回路の出力によってスイッチング素子が導通
することで、前記電荷蓄積手段の電位を前記所定の電位
まで引下げることを特徴とする請求項２記載の発振器。