JP3115570B2 - 印刷機用デイジタル制御システムの信号入出力回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、制御ユニットと、入力レジスタを備えた入
力回路と、最終段回路に先行し、出力レジスタを備えた
出力回路と、制御ユニットと接続され、制御ユニットが
入力回路を制御し、検査するためのバスを有し、出力回
路は最終段回路および／または、入力回路に接続された
周辺回路を備えている、印刷機用ディジタル制御システ
ムの信号入出力回路に関する。 ［従来の技術］ デイジタル制御機能による機械および設備の制御は、
しばしば、故障の際に、著しく材料に損傷をおよぼす
か、または人間に危害をおよぼす結果となる作用を包含
している。したがって、特に複雑な構造の場合、装置の
個々の構成要素の信頼性に極めて高い要求が課せられ
る。したがって、設備の始動時または運転中に欠陥を速
やかに見出し、安全技術的な意図において制御すること
が必要である。特に、周辺装置およびインターフェイス
の領域において、監視が必要である。 特に、この要求は、印刷機の制御装置の場合、一方に
おいて、送信器およびサーボユニットの数が極めて多
く、それらの機能が個々の場合に要求に適合する必要が
あるため、印刷機の制御装置に課せられる。他方におい
て、印刷機の運転時に、電子工学の分野に精通した人を
使用することは、しばしば不可能である。 ［発明の解決しようとする問題点］ 本発明の目的は、そのような監視を確実に可能にし、
その場合、経費を可給的に僅少に保持することである。
その場合、本発明によるシステムは、高い可撓性を有す
る必要がある。 ［問題点を解決するための手段］ 本発明によるシステムは、最終段回路の出力信号は、
ディジタルフィルタを介して入力回路に接続された入力
電圧整合回路によって走査され、出力レジスタの内容が
出力回路内に配置された論理回路を介して走査され、入
力回路を試験するために、その入力に、テスト信号が、
テストパターンレジスタおよびディジタルフィルタを介
して制御ユニットによって供給され、テストパターンの
結果として生成された、入力回路の出力信号が制御ユニ
ットにおいて一致しているかどうかチェックされ、入力
回路と最終段回路に接続され、制御ユニットが実行して
いるプログラムの実行へ割り込みを起こす割り込み制御
回路が設けられ、割り込みは、入力回路、出力回路、最
終段回路または周辺装置内で発見されたエラーによって
引き起こされることを特徴とする。 ［作 用］ 本発明による方策によって、出力回路の部分を監視す
るだけでなく、例えば表示ランプ、電気機械的なサーボ
要素、継電器またはスイッチのような、周辺装置の領域
における欠陥を見出すことも可能である。さらに、配線
部分に欠陥が生じた場合、故障通報を送出することがで
きる。したがって、本発明は、全体の装置、例えば印刷
機およびそのデイジタル制御システムの内部における、
適当な監視プログラムまたは欠陥探索プログラムによっ
て識別可能な欠陥を、本発明に明確にすることに寄与す
る。 その場合、最終段回路の出力信号が、出力レジスタの
内容以外のアドレスによって走査可能であるか、または
最終段回路の出力信号が出力レジスタの内容以外のデー
タ線によって走査ができるようにすることができる。 本発明によるシステムは、データバスの幅に相当する
数個の出力レジスタが、それぞれ出力回路に包含される
ことによって、好適に構成されることができる。 本発明の他の実施態様は、出力端子がそれぞれ１つの
トランジスタを有する最終段回路からなり、トランジス
タのコレクタが、周辺装置以外に負荷抵抗を有しないよ
うにされている。 例えば、デイジタル制御システムを有する数台の機械
が一緒に接続されている大きな設備の場合、デイジタル
制御システムの出力端子が、このデイジタル制御システ
ムの出力端子と反対側の端子によって、アース電位また
は動作電圧に接続された送信器または負荷に整合するこ
とが必要な場合がある。これに対する本発明の好適な実
施態様は、出力端子が、それぞれ２つのトランジスタか
らなる最終段回路から構成され、これらのトランジスタ
が直列に接続され、一方または他方または双方のトラン
ジスタが非導通状態にあるように制御することが可能な
ようにされている。 本発明によるシステムは、短絡したことを見つけ出す
ため、最終段回路が出力電流検出装置を有するように構
成することができる。 そのような回路の変更を必要とせずに、本発明の枠内
において特に好適に出力端子を入力端子として使用する
こができる。そのため、数個の並列信号の入力回路が設
けられ、その入力端子が、最終段回路の出力端子に接続
されている。負荷または送信器は、通常デイジタル構成
要素に対するものより高い電圧で作動するため、他の実
施態様によれば、整合回路が入力回路の前に接続され
る。 接点の躍りまたは場合によって生じる妨害パルスによ
る誤り入力を阻止するため、本発明の枠内において、整
合回路と入力回路との間にデイジタルフイルタを設ける
ことができる。 本発明のその他の実施態様は、最終段回路の出力端子
が入力／出力端子として構成され、出力回路を介しての
制御、および接続されている周辺装置の形式によって、
それぞれ入力／出力端子を、個々に入力端子または出力
端子として定めることができる。このようにすることに
よって、装置の入力／出力端子を選択自由に負荷または
送信器に割当てることができ、適当なプログラミングに
よって容易に整合が行われる。 その他の実施態様によれば、周辺装置がそれぞれ２つ
の端子を有し、それぞれ１つの端子が装置の入力／出力
端子と接続され、それぞれ他方の端子が基準電位（基準
電圧またはアース電位）に接続され、基準電位が制御の
ため整合回路の別の入力端子に供給されるようにされて
いる。整合回路が、送信器から発生される信号を受信す
ることができるようにするため、送信器の整合回路と反
対側の端子が、アース電位に接続されるか、または動作
電圧に接続される。 直列に接続された２つのトランジスタからなる最終段
回路を使用する場合、トランジスタの出力端子と反対側
の端子に基準電位と異なる電圧が作用したトランジスタ
が駆動されるように、それぞれの最終段回路が基準電位
に応じて制御されることによって、同様の可撓性が負荷
の場合にも得られる。 入力回路およびデイジタルフイルタの検査は、本発明
のその他の実施態様によれば、制御ユニットからテスト
パターンレジスタを介して、試験信号を入力回路の入力
端子に供給することができ、制御ユニットにおいて入力
回路の出力信号が試験信号と比較されることによって、
行うことができる。この措置は、入力／出力端子を使用
する場合、出力端子として、および出力端子として好適
に使用することができる。 その場合、それぞれマルチデイジットデータワードを
形成する数個の並列信号用の入力回路およびテストパタ
ーンレジスタが設けられ、連続的に個々の位置を第１の
値の後に第２の値が占め、次に再び第１の値が占めるこ
とによってテストパターンが形成されることが特に好ま
しい。前後と区別されるビットのこの“スライディン
グ”によって、デイジタルフイルタをまたは入力回路の
それぞれ８つの並列チャネルのうちの２つが故障によっ
て互いに接続した場合でも好適に故障通報が可能にな
る。 特許請求の範囲の別の従属項に示される方策によっ
て、特許請求の範囲の第１項に示された装置の好適な修
正および改良が可能である。 その場合、入力回路が、それぞれの位置の連続する値
を比較する手段を有し、この手段が、プログラムの進行
の中断（割込み）を行わせる回路に接続された場合、特
に好適である。 本発明の他の実施態様は、出力回路が、供給された信
号をパルス信号と結合することを可能にするゲートを有
するようにされている。特に注意を喚起するため、安全
機能を配慮した制御ランプがしばしば脈動して作動さ
れ、したがって制御ランプが点滅する。これは、計算機
プログラムにおける適当な指令によって、それ自体は簡
単に行うことができるが、数個のランプを有する装置の
場合、計算機がランプを点滅させる時点が異なることに
よって、混乱した光景が生じるという欠点を一方におい
て有している。他方において、点滅動作の間、制御ユニ
ットおよびデータバスを繰返して調整する必要がある。 本発明の上述の実施態様によって、この欠点が解消さ
れる。この構成の好適な実施態様は、それぞれの並列信
号の分割比を調整するため、マルチプレクサが設けら
れ、このマルチプレクサは、これに供給される制御信号
に応じて、周波数分割器の数個の出力端子のうちの１つ
を出力回路のゲートに接続し、制御信号が制御ワードレ
ジスタから供給され、この制御ワードレジスタは、入力
側が制御ユニットに接続されるように構成される。この
ようにすることによって、制御ランプを点灯させる信号
を伝送する場合、それぞれの接続された制御ランプに対
して１回または毎回、該当する制御ランプを点滅させ、
場合によっては、どのような頻度で点滅させるかについ
ての内容を有する適当な制御信号を、本発明による入力
および／または出力する装置に書込むことができる。 特に、１つの計算機が出力回路における幾つかの位置
の制御を分担するが、他の計算機によって定められた他
の位置の値を変更してはならない多重計算装置の場合、
他の実施態様において、出力回路に記憶された値を制御
ユニットによって読出す装置を出力回路が備えるように
されている。 欠陥通報および場合によっては一般的に試験の結果
を、可及的に速やかに制御ユニットに通報するため、本
発明の他の実施態様によれば、制御ユニットにおけるプ
ログラムの進行の中断を行わせる回路が設けられ、その
入力端子に数個の並列信号を入力回路から供給し、電流
検出信号を最終段から供給することができるようにされ
ている。 その場合、入力端子に供給された信号を、制御ワード
レジスタの内容に応じて個々に阻止することができる。
したがって、それ自体欠陥通報を表わし、中断（割込
み）を行わせる個々の信号が、適当なプログラミングに
よって、割込みをトリガさせる結果とならずに、制御ユ
ニットのデータバスを介してプログラムによって走査す
る際に初めて評価されることが可能となる。 接点の躍り、および場合によって生じる妨害パルスに
よるノイズを回避するため、本発明の別の実施態様によ
って、周辺装置に接続された入力端子と数個の並列信号
の入力回路との間に、整合回路およびそれぞれの数個の
並列信号のデイジタルフイルタが設けられる。 ［実施例］ 本発明の実施例が幾つかの図に示されており、次の記
述において詳細に説明する。 第２図ないし第９図に示されている回路は、第１図に
示すシステムの最も重要な構成要素を示している。この
回路は、それぞれ８つの並列信号用に設計されている。
僅かな除外例を無視すれば、第２図ないし第９図には、
８つの並列信号のうちの１つに対する回路だけが示され
ている。図において、同一の部品は同一の参照符号が付
されている。 第１図は、デイジタル制御システムの一部である本発
明による入力／出力システムのブロック図を示してい
る。デイジタル制御システムは、幾つかの第１図に示さ
れた入力／出力装置と、１個または数個のマイクロプロ
セッサおよび記憶装置と、その他の構成要素とを包含し
ている。本発明を説明するため、デイジタル制御システ
ムの他の構成要素については、単にデータバス１および
制御ユニット２だけが示されている。 データバスに、出力回路３と、入力回路４と、制御ワ
ードレジスタ５と、プログラムの進行の中断（割込み）
をトリガする回路６と、テストパターンレジスタ７とが
接続されている。さらに、これらのユニットは、制御線
を介して制御ユニット２と接続され、これらの信号線は
第１図においてそれぞれ１本だけ示されている。これに
よって、伝送される信号に対して、アドレスバスおよび
制御バスを設けることができる。実施例において、ユニ
ット３ないし７およびデータバス１はそれぞれ８ビット
の幅に設計されている。 信号がデータバス１を介して出力回路３に供給され、
この信号が最終的には入力／出力端子８を介して負荷2
1,22に伝送される。プログラム毎に８ビットの幅の入力
／出力端子８の数個の位置が入力端子または出力端子と
して接続される場合がある。しかしながら、大きな装置
の場合、特に、第１図に示された回路の１つまたは幾つ
かが、出力回路として、そのほかが入力回路として作動
される。 入力／出力端子に接続する負荷21,22として、機械お
よび設備を制御する場合、先ず制御ランプおよび磁気操
作式サーボ要素が考慮の対象になる。このような機械お
よび設備の場合、特に重要な信号を制御ランプの点滅に
よって表わすことが好適であることが判明した。しかし
ながら、マイクロプロセッサによって制御される数個の
制御ランプが点滅した場合、すべての制御ランプの点滅
時間が当該プログラムによって相異するため、極めて混
乱した光景が生じる。 したがって、本発明の実施例によれば、出力回路３に
信号の点滅信号との結合装置が設けられ、この点滅信号
は、出力回路３に供給されたデータワードの各位置に対
して離れて発生することが可能である。このために、制
御ワードがデータバス１を介して制御ワードレジスタ５
に供給され、この制御ワードは、特に、出力回路３を介
して伝送するデータワードのいずれの位置が脈動する必
要があるかを表わしている。その場合、種々の位置が種
々の周波数によって脈動することができる。さらに、そ
の他の細部は、第２図および第３図に関連して後に説明
する。 出力回路３の出力信号は８要素最終段回路９に達する
が、この回路についての詳細は第４図に関連して説明す
る。最終段回路９は短絡保護がなされており、出力電流
検出回路を備えている。最終段回路９の出力端子は、入
力／出力端子８を形成する。所定の出力電流を超過した
場合、データ線10を介してプログラムの中断をトリガ
（割込み作動）する回路６が駆動される。回路６は、信
号線11を介してデイジタル制御装置の制御ユニット２と
直接接続され、制御ユニット２において、現在処理中の
プログラムが、欠陥検出プログラムに移行するため中断
される。 送信器、例えばリミットスイッチまたは非常遮断スイ
ッチの、監視を必要とする出力信号および／または入力
信号が、入力／出力端子８から入力電圧整合回路12に達
する。この入力電圧整合回路12において、場合によって
は長い信号線を介して伝達された入力信号のレベルが、
先ず、デイジタル装置例えばTTLのレベルに整合され
る。その場合、重ねられた干渉を、しきい値特性によっ
てある程度抑制することができ、送信器から対称的に２
つの信号線上を入力電圧整合回路12に伝送された信号
を、微分増幅器の使用によって信号線で先へ伝送するこ
とができる。 さらに、入力電圧整合回路12の実施形態は、この回路
に基準電位が供給される特異性を使用することができ
る。送信器の入力／出力端子８と反対側の端子が、この
基準電位に接続されている。この基準電位が例えば＋24
Vの動作電圧またはアース電位に等しくても、入力電圧
整合回路12の出力端子において常に同一の論理レベルが
送信器の所定の切換状態に対応するように、入力電圧整
合回路12において整合が行われる。 入力電圧整合回路12の出力信号がデイジタルフイルタ
13に供給され、このデイジタルフイルタ13は、送信器の
“真正”の信号でない短い信号を阻止する。デイジタル
フイルタ13をそれぞれの送信器に整合させるため、ろ波
用のクロックパルス信号の周波数、およびクロックパル
スの数が制御される。さらに、制御ワードレジスタ５に
よって再び制御が行われ、この制御ワードレジスタ５か
ら、一方ではクロックパルス数が取り出され、周波数分
割器14に分割値が供給される。 デイジタルフイルタ13を通過した信号が、入力回路４
を介してデータバス１および割込みトリガ回路６に供給
される。デイジタルフイルタ13および入力回路４を監視
するため、データバス１からテストパターンレジスタ７
を介してデイジタルフイルタ13の入力端子に、テストパ
ターンを表わす信号が供給される。 この装置を出力用に使用する場合、負荷21,22に伝達
しようとする信号が、それぞれ８ビットワードの位置と
して、データバス１、出力回路３および最終段回路９を
介して出力端子に送られる。それらのうちの若干が脈動
され、そのため必要なパルスが、制御ワードレジスタ５
およびパルス周波数分割器15を介して、出力回路３に供
給される。負荷が遮断された場合、入力／出力端子８の
対応する端子に24Vが印加されるが、負荷が接続されて
いる場合には0Vに維持される。この情報は、入力電圧整
合回路12およびデイジタルフイルタ13を介して入力回路
４に供給され、この情報について、入力回路４は、所定
の時間に制御ユニット２からデータバス１を介して走査
されることができるため、入力／出力端子８に所望の電
圧が印加されているか否かに拘わらず規則正しい制御が
可能である。 例えば、出力回路３、最終段回路９によるか、または
該当する負荷によって、生ずる欠陥が知られている。入
力回路が規定のプログラムの経過の枠内において走査さ
れた場合でなければ、対応する欠陥表示装置またはその
他の適した対策が作動しないようにするために、入力回
路４が割込みトリガ回路６に接続されている。このほか
短絡したがって過度に大きな出力電流が、最終段のうち
の１つから取り出された場合、最終段回路９から直接通
報される。 さらに、例えば制御装置のそれぞれの始動時に、テス
トパターンをデイジタルフイルタ13の入力端子に供給す
ることによって、デイジタルフイルタ13および入力回路
４が規則正しく検査される。このようにすることによっ
て、入力／出力装置の作動時に、出力回路３と最終段回
路９と入力電圧整合回路12とデイジタルフイルタ13と入
力回路４とからなるループにおいて生ずる欠陥の場合、
出力信号の径路および／または入力信号の径路に欠陥が
あるか否かの区別を送信することができる。 第１図に示された装置を入力用として作動するため、
入力／出力端子８に、送信器特にスイッチが接続されて
いる。出力信号が出力回路３を介して供給されることが
なく、出力信号の検査との関連において述べたように、
入力電圧整合回路12、デイジタルフイルタ13および入力
回路４を介して入力信号が送信器から供給される。 次に、第１図に示された装置の作用を、第２図ないし
第８図に示された詳細図を参照して説明する。その場
合、下記の個々の章において、信号の送出、入力信号の
伝達、装置の検査および割り込み動作を説明する。 信号の送出 ８個の並列信号が、８つの負荷を駆動するため、制御
ユニット２からデータバス１を介して出力回路３に伝達
される。８つの負荷のうち２つだけ、すなわち白熱ラン
プ21と継電器コイル22とが示されている。第２図に、出
力回路３の８つの並列チャネルのうちの１つだけが示さ
れている。２つのレジスタ31,32のデータ入力端子Ｄ
が、端子33を介してデータバス１（第１図）に接続され
る。信号CS₁およびCS₂が、別の入力端子34、35を介して
制御ユニット２から供給され、したがって、レジスタ31
およびレジスタ32を、データワードに対して入力信号Ｄ
を受信するため、駆動することができる。同様に、別の
入力端子37を介して、制御ユニット２から許容信号F1が
供給される。さらに、それぞれの並列チャネルに対し
て、パルス信号用の入力端子38が設けられ、このパルス
信号は、レジスタ32の出力信号と共にナンド回路39に供
給され、このナンド回路39の出力端子は、再びレジスタ
31の出力端子と共にアンド回路40に接続されている。出
力端子41から、それぞれの信号が最終段回路９（第１
図）に供給される。 データをレジスタ31または32に記録する必要がある場
合、出力端子44を介して書込みパルスWRが供給されたア
ンド回路42,43を介して、選択信号CS₁およびCS₂が、レ
ジスタ31および32のＧ入力端子に供給される。しかしな
がら、レジスタ31および32に記憶されたデータは、デー
タバス１（第１図）を介して読出すこともできる。その
ため、レジスタ31,32の出力端子Ｑにトライステートド
ライバ45,46が接続され、その出力端子がそれぞれ端子3
3を介してデータバス１に接続されている。レジスタ31
または32の内容を読出す必要がある場合、読出しパルス
RDが入力端子47を介して双方のアンド回路48,49に供給
され、これに基づいて対応する選択信号CS₁およびCS₂が
トライステートドライバ45または46の出力制御端子OCに
供給される。 レジスタ31および32の内容のこの読出しは、制御ユニ
ットを数個の計算機によって指令する場合、特に好都合
である。その場合、１つの計算機が１つの出力回路の制
御を担当し、幾つかの並列出力信号が受信され、その他
が、担当する計算機のプログラムによって変更される必
要が起こり得る。その場合、担当する計算機は、その
後、データバス１を介して新しいデータワードを送出す
るため、レジスタの内容を読出すことができ、その場
合、対応する個所は変更されない。 出力端子41を遮断する必要がある場合、論理値０がレ
ジスタ31に入れられる。その場合、レジスタ32の状態は
重要でない。出力端子41を持続的に導通状態にする必要
がある場合、レジスタ31に論理値１が入れられ、レジス
タ32に論理値０が入れられる。この論理値０は、ナンド
回路39の出力端子に常に論理値１を生じ、この出力端子
は、レジスタ31の出力端子と共にアンド回路40を介して
出力端子41に常に接続される。例えば警告灯を点滅させ
るため、出力信号を脈動させる必要がある場合、入力端
子38を介して供給されたパルス信号P1が、ナンド回路39
を介し論理値１に設定されたレジスタ32によってアンド
回路40に供給される。レジスタ31が論理値１に設定され
ることによって、アンド回路40を介して出力端子41に出
力回路３に対する脈動する制御信号が生じる。 第３図はパルス周波数分割器15のブロック図を概略的
に示しており、51にパルスクロック信号が供給される。
このパルスクロック信号の周波数は、表示ランプの所要
の最高のパルスサイクル数または点滅サイクル数に等し
い。フリップフロップ52,53,54は、周波数分割器列を構
成している。入力端子51およびフリップフロップ52,53,
54の出力端子が、それぞれ８個のマルチプレクサの入力
端子と接続され、第３図には、そのうちの１つだけのマ
ルチプレクサ55が示されている。 ２ビット幅の制御ワードが、制御ワードレジスタ５
（第１図）から別の入力端子65,57を介して供給され
る。これと等しい別の２ビット制御ワード入力端子が、
図示されていないマルチプレクサに接続されている。マ
ルチプレクサ55の出力端58が、制御ワードに応じてマル
チプレクサ入力端子の１つに接続されるため、パルスサ
イクル数または点滅サイクル数は２の比率で変化するこ
とができる。 第4a図および第4b図は、最終段の２つの実施形態を示
しており、８個のこの最終段が最終段回路９（第１図）
に設けられている。第4a図に示す最終段の場合、トラン
ジスタ61を備え、これは負荷62のほかには負荷抵抗を有
していない。したがって、出力端子63は、あわゆる開放
コレクタ出力端子の役割をなしている。信号が出力回路
３（第１図）から第4a図に示された最終段の入力端子64
に供給され、概略的に示されたドライバ65を介してトラ
ンジスタ61のベースに供給される。トランジスタ61のコ
レクタ・エミッタ径路は直列に電流測定抵抗66が設けら
れ、この抵抗の別のトランジスタ67のベース・エミッタ
径路によって橋絡されている。負荷62に短絡が生じた場
合の抵抗66における電圧降下の大きさは、別のトランジ
スタ67が導通し、抵抗68に電圧降下が生じ、その電圧が
閾値スイッチ69および信号線10（第１図）の１つを介し
て割込みトリガ回路６に供給されるような値にされてい
る。この割込みトリガ回路６によって、最終段が無電流
になるように入力回路３を制御することができる。 種々の理由から、例えば全体の電子制御装置と個々の
負荷との間の信号線が長いため、負荷に対して少なくと
も＋24Vの動作電圧が使用される。しかしながら、他の
電圧を使用することもできる。したがって、出力回路の
検査には、使用されたデイジタル回路、例えばTTL回路
への整合が必要である。そのために入力電圧整合回路12
（第１図）が使用され、第4a図において、８つの位置の
うちの１つに対する回路70が示されている。 整合は、主に分圧器71,72によって行われ、これに比
較器73または閾値スイッチが接続されている。比較器73
の出力端子74はデイジタルフイルタ13（第１図）と接続
され、このデイジタルフイルタ13については第６図に関
連して後に詳細に説明する。デイジタルフイルタ13から
信号が入力回路４（第１図）に供給され、制御ユニット
２からデータバス１を通して読出すことができる。 本発明による装置の場合、負荷の制御のために定めら
れた信号の制御ユニット２とそれぞれの負荷62との間の
径路上の、下記の欠陥を見つけ出すことができる。 1. 制御ユニット２と最終段回路９のトランジスタ61と
の間の断線は、制御ユニット２から送出される信号が異
なっても、入力回路４（第１図）から読出された信号の
場合、変化を生じない。 2. 出力端子63と負荷62との間の信号線または動作電圧
電源に至る信号線の断線の場合、出力端子63が常にアー
ス電位になる。 第4b図に関連して、出力端子と反対側の端子を有する
同一の最終段において、負荷を正の動作電圧またはアー
ス電位に接続することが可能な、本発明の別の実施例を
説明する。これは、デイジタル制御装置が、配線を含め
て負荷の存在する印刷機における本発明による入力／出
力装置に接続されている場合、特に好都合である。ま
た、デイジタル制御装置によって数台の印刷機または印
刷機構成要素を制御する場合でも、負荷および送信機を
異なる電位に接続することができる。 第4b図に示す最終段の場合、直列に接続されたトラン
ジスタ82,81が、概略的に示されたドライバ回路83と共
に、最終段回路９を構成する。出力端子84が、あわゆる
トライステータ出力端子を形成するように、トランジス
タを制御することができる。その場合、出力端子84は高
抵抗であり、したがって、第4b図の場合、継合器コイル
として示された負荷85に電圧が供給されない場合には、
双方のトランジスタ81,82は導通しない。負荷85の出力
端子84と反対側の端子86は、ドライバ回路83の制御入力
端子87に接続されている。このようにすることによっ
て、端子86に正の電圧がある場合、最終段の入力端子88
に供給される信号によって、トランジスタ81が制御され
るようになる。しかしながら、第4b図において破線で示
すように、端子86がアース電位にある場合、ドライバ回
路83がトランジスタ82に切り換わるため、トランジスタ
82が88に供給された信号によって制御される。第4b図に
概略的に示された入力電圧整合回路92の場合、負荷85が
正電位に接続されていてもアース電位に接続されていて
も、入力電圧整合回路92の制御入力端子91に基準電位が
供給されるようになされている。 入力信号の伝達 下記の説明は、入力電圧整合回路12、デイジタルフイ
ルタ13および入力回路４を介しての入力信号の伝達に関
する。その場合、入力信号は、送信器、例えば制御を行
う必要のある機械に設けられたスイッチによって発生さ
せることができる。しかしながら、最終段回路９の出力
信号は、検査する必要のある最終段回路９の出力信号で
ある場合もある。第4a図には最終段回路９と関連して入
力電圧整合回路の第１の実施例が示されているが、第５
図は、送信器96から２つの信号線を介して入力信号が差
動入力端子に供給される入力電圧整合回路92の第２の実
施例を示している。後者は、特に確実で迅速な機能を行
う送信器の場合に有利である。 送信器96は、いわゆる極切換スイッチであり、それぞ
れ接触アームによってアース電位および＋24Vに接続さ
れるため、入力端子97および98に接続される信号線を、
互いにアース電位および＋24Vに接続することができ
る。入力端子9798は、それぞれ分圧器99,100;101,102を
介して、微分増幅器103の非反転入力端子および反転入
力端子に接続され、その出力端子は入力電圧整合回路12
の出力端子を形成する。 入力電圧整合回路12から８つの並列入力信号がデイジ
タルフイルタ13に供給される。第６図は、回路13に設け
られた８つのフイルタのうちの１つの実施例を示してい
る。このフイルタは、接点の躍りおよび信号線上のノイ
ズパルスによる妨害を阻止するのに使用される。供給さ
れる値が濾波時間中に変化しない場合にだけ、入力信号
が伝達される。 濾波しようとする信号が入力端子161に供給され、ク
ロックパルス信号Ｔが入力端子162に供給される。濾波
の基礎になるクロックパルス数を表わす信号が、制御ワ
ードレジスタ５（第１図）から入力端子163,164および1
65に供給される。この信号は、インバータ166,167,168
を介してカウンタ169の入力端子A,B,Cに達する。入力記
号および出力記号は、型番161のカウンタ169に関する。 端子162に供給されたクロックパルス信号は、第１の
フリップフロップ170およびカウンタ169のタイミング動
作を行わせ、インバータ171を介して第２のフリップフ
ロップ172のクロックパルス入力端子に供給される。４
つのナンド回路173、174,175および176はマルチプレク
サを構成し、このマルチプレクサは、フリップフロップ
172の出力端子Ｑのそれぞれのレベルに応じて、フリッ
プフロップ170の出力信号Ｑ、またはカウンタ169の出力
信号QDを、カウンタ169の入力端子Ｄに伝達する。マル
チプレクサの出力端子およびフリップフロップ170の出
力信号Ｑは排他的オア回路177の入力端子に接続され、
回路177の出力端子はカウンタ169のロード入力端子に接
続されテイル。 入力端子161における信号が変化しない場合、ナンド
回路176の出力端子における信号が、マルチプレクサを
介してカウンタのＤ入力端子に戻される。入力信号と出
力信号とが同じであるため、ロード入力端子はアクティ
ブ低レベルである。入力端子161における信号が変化す
ると、ロード入力端子における信号が高レベルになり、
カウンタ169が計数を開始する。所定のフイルタ数が３
の場合、カウンタの計数は４である。 カウンタ169が値７に達する前に入力信号が再びもと
の状態に復帰した場合、ロード入力端子が低レベルにな
り、濾波作用が中止される。 カウンタが最終計数７に達した場合、３入力アンド回
路179を介してフリップフロップ172のＤ入力端子に高レ
ベルが供給される。クロックパルスの次の負のフランク
において、フリップフロップ172の出力端子Ｑは高レベ
ルになり、マルチプレクサをフリップフロップ170のＱ
出力端子に接続するため、そのときの入力信号のレベル
が、カウンタ169のＤ入力端子に供給される。入力端子
とカウンタ169のＤ入力端子とが等しいため、ロード入
力端子が再び低レベルになり、入力情報を出力端子178
に通過させる。同時に、フリップフロップ172のＤ入力
端子が、フイルタ数３になることによって低レベルにな
る。クロックパルスの次の負のフランクにおいて、フリ
ップフロップ172の出力端子Ｑはが同様に低レベルにな
り、マルチプレクサを切り換えるため、カウンタ169の
出力信号が再びそのＤ入力端子に戻される。 デイジタルフイルタ13（第１図）の８つの並列出力信
号が、入力回路４に供給される。次に、入力回路４の８
つのチャネルのうの１つを示す第７図によって、入力回
路の実施例を説明する。端子121においてデイジタルフ
イルタ13（第１図）の出力信号が供給され、トライステ
ートドライバ122および出力端子123を介してデータバス
１（第１図）に供給される。さらに、選択信号CSが、制
御入力端子124を介してトライステートドライバ122に供
給される。 クロックパルス信号CLKが、入力端子127を介して２つ
のフリップフロップ125および126のクロックパルス入力
端子に供給される。フリップフロップ125,126によっ
て、入力信号が１クロックパルス周期だけ遅らせられ
る。排他的オア回路129によって、１つのクロックパル
スから次のクロックパルスまでに入力信号が変化したか
否かが確かめられる。変化した場合には、出力端子130
において割り込みトリガ信号が送出される。 装置の検査 信号の送出および周辺装置と関連して、すでに説明し
たように、送出された信号の入力によって、入力／出力
装置の検査が可能である。デイジタルフイルタの入力端
子にテストパターンが供給され、これによって生じた入
力回路４の出力信号の一致性が検査されることによっ
て、別の検査が行われる。これによって、本発明による
装置を入力用に使用する際の確実性が向上される。さら
に、このようにすることによって、本発明による装置を
出力用に使用する場合における誤りの精密な局部限定が
可能になる。 テストパターンを供給するため、制御ユニット２（第
１図）からデータバス１をテストパターンがテストパタ
ーンレジスタ７に書込まれ、デイジタルフイルタ13の入
力端子に供給される。テストパターンの供給時点は、制
御ワードレジスタ５の制御ビットによって定められる。
テストパターンレジスタ７は、入手可能な構成要素によ
って簡単に実現することができるため、詳細に説明する
必要はない。これは、主にトライステート出力端子を備
えた８要素レジスタを包含する。 テストパターンは、値１が８つの並列チャネルに連続
的に生じ、その場合、他のチャネルは値０が作用するよ
うに合理的に構成されている。特に、このようにするこ
とによって、検査の対象とするそれぞれのチャネルの隣
接チャネルとの短絡が検査される。 割り込み動作 入力回路４および最終段回路９から、それぞれ８つの
並列信号が割り込みトリガ回路６に供給される。入力回
路４からの信号が、入力端子141（第８図）を介してJK
フリップフロップ143のＪ入力端子に達し、この信号
が、端子145に供給されたクロックパルス信号CLKによっ
てＪ入力端子に入力される。最終段回路９（第１図）か
ら供給されたそれぞれ１つの信号が、入力端子142を介
してJKフリップフロップ144に供給され、この信号が、
同様にクロックパルス信号CLKによって入力端子142に入
力される。16フリップフロップ143,144の出力端子に
“1"が生じている場合、16入力オア回路146および出力
端子147を介して割り込み信号が制御ユニットに供給さ
れる。 数個の割込みトリガ回路を備えた装置の場合、制御ユ
ニットは、入力が割込みを動作させた個々の回路を逐次
走査する。このいわゆるPolling（極性）の場合、第８
図に示された回路において、端子153および156に供給さ
れた選択パルスCS1およびCS2によって、フリップフロッ
プ143,144の出力が、レジスタ150,151を介して連続的に
走査される。レジスタ150,151の出力端子は、端子152を
介してデータバス１のそれぞれの信号線と接続されてい
る。レジスタ150,151の読出しの間、フリップフロップ1
43,144のリセットによってレジスタ150,151の内容が変
化しないように、そのＤ入力端子が阻止される。 個々の欠陥信号の伝達を阻止することが可能な信号S1
およびS2を、制御ワードレジスタ５（第１図）から、入
力端子154,155およびオア回路148,149を介してフリップ
フロップ143,144のリセット入力端子に供給することが
できる。 本発明の枠内において、割り込みベクトルを制御ユニ
ットに供給する割込み制御装置によって、割込み動作を
行うこともできる。 第９図に示されている入力電圧整合回路によって、ス
イッチ181の入力端子182と反対側の端子が、アース電位
またはアース電位と異なる基準電圧に接続されているこ
とと無関係に、送信器、例えばスイッチ181の信号を受
信することができる。このような整合回路を備えた本発
明による装置は、回路またはプログラムの送信器への特
別な整合を個々に必要とすることなく、例えば、異なる
製造系列の機械集合体を一緒に接続する場合に２つの接
続形式が混り合った機械の制御に使用することができ
る。 送信器の種々の作動形式に自動的に整合させるため、
基準電圧（アース電位またはアース電位と異なる電圧）
が、入力端子183および分圧器184,185を介して、可制御
二極切り換えスイッチ186の制御入力端子に供給され
る。基準電圧がアース電位と異なる場合、切り換えスイ
ッチ186は、上方の実線で示した位置にある。 さらに分圧器184,185の出力電圧が、２つの閾値スイ
ッチ189および193（イグノア形式の閾値スイッチ193）
の切換入力端子に供給される。したがって、分圧器184,
185に正の電圧が供給された場合、閾値スイッチ189の出
力信号が出力端子190に伝達されるようになる。その場
合、閾値スイッチ193の出力が阻止される。これには、
切換入力端子に供給された場合に抵抗が高いいわゆるト
ライステート出力端子を備えた閾値スイッチが好適に使
用される。分圧器184,185に電圧がアース電位に等しい
場合、閾値スイッチ193の出力電圧が出力端子190に伝達
されるが、閾値スイッチ189の出力は阻止される。閾値
スイッチ189と193とは、閾値スイッチ189が入力信号と
出力信号との間で反転を行わないのに反して、閾値スイ
ッチ193の場合には反転装置が設けられている点が相異
する。 ＋24Vに接続するスイッチ181が操作されると、抵抗18
7,188からなる分圧器を介して正の電位が閾値スイッチ
の入力端子に供給される。これに基づいて、閾値スイッ
チ189は、同様に、例えば5Vの正電位を出力端子190に供
給する。スイッチ181が開路されている場合、閾値スイ
ッチ189の入力端子は0Vであり、したがって出力電圧も0
Vである。 しかしながら、スイッチ181の代りに、アース電位に
接続されたスイッチ191が入力電圧整合回路に接続さ
れ、同時に点183が同様にアース電位に接続されている
場合、切り換えスイッチ186は下方の位置にあり、閾値
スイッチ193はアクティブにされる。スイッチ191が開路
されている場合、入力端子192および抵抗188を介して供
給された＋5Vの電圧が、閾値スイッチ193の入力端子に
供給される。その場合、閾値スイッチ193の出力電圧お
よび出力端子190の電圧は0Vである。スイッチ191が閉路
されると、閾値スイッチ193の入力端子がアース電位に
なり、したがって出力電圧が5Vになる。 したがって、それぞれのスイッチが、アース電位に接
続されるか、または正の動作電圧に接続されるかに拘わ
らず、第９図に示す入力電圧整合回路は、スイッチが閉
路した場合に一方の論理レベルを送出し、スイッチが閉
路した場合に他方の論理レベルを送出する。したがっ
て、送信器における回路またはプログラムの特別な整合
装置を必要とすることなく、両方の形式の送信器（アー
ス電位のスイッチ、正電位のスイッチ）を、制御装置と
共に交互にまたは一緒に使用することができる。また、
送信器がそれぞれアース電位に接続されているか、また
は正の電位に接続されているかについてのプログラム毎
の走査は不要である。

【図面の簡単な説明】 第１図は本発明によるシステムの一実施例を示すブロッ
ク図、第２図は第１図に示すシステムを構成する出力回
路を詳細に示す回路図、第３図は第１図に示すシステム
を構成するパルス周波数分割器を詳細に示す回路図、第
4a図，第4b図はそれぞれ第１図にに示すシステムを構成
する最終段および別の実施例を詳細に示す回路図、第５
図は入力電圧整合回路の別の実施例を詳細に示す回路
図、第６図は第１図に示すシステムを構成するデイジタ
ルフイルタを詳細に示す回路図、第７図は第１図に示す
システムを構成する入力回路を詳細に示す回路図、第８
図は第１図に示すシステムを構成する割り込みトリガ回
路を詳細に示す回路図、第９図は入力電圧整合回路の別
の実施例を詳細に示す回路図である。 １……データバス、２……制御ユニット、 ３……出力回路、４……入力レジスタ、 ５……制御ワードレジスタ、 ６……割込みトリガ回路、 ７……テストパターンレジスタ、 ８……出力端子、９……最終段回路、 12……入力電圧整合回路、 13……デイジタルフイルタ、 21,22……周辺装置、 31,32……出力レジスタ（多入力レジスタ）、 39,40……ゲート、45,46……読出し装置、 52,53,54……周波数分割器、 55……マルチプレクサ、 61……トランジスタ、 62……周辺装置、 66,67……出力電流検出装置、 81,82……トランジスタ、 85……周辺装置、86……端子、 89,90……出力電流検出装置、 91……入力端子、92……整合回路、 125,126,129……比較手段、 141,142……入力端子、 147……出力端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディーター ハウク ドイツ連邦共和国 6930 エイベバーク ス クラウゼンヴェーク ４ (72)発明者 カール−ハインツ マイ ドイツ連邦共和国 6806 フィーンハイ ム ハンスシュトラーセ 13エイ (72)発明者 ハンス ミューラ ドイツ連邦共和国 6902 サンドハウゼ ン アールブレックスト‐デュアラ‐シ ュトラーセ 15 (56)参考文献 特開 昭59−106061（ＪＰ，Ａ) 特開 昭61−290527（ＪＰ，Ａ) 特開 昭61−235771（ＪＰ，Ａ) 特開 昭53−9443（ＪＰ，Ａ) 特開 昭49−107442（ＪＰ，Ａ) 実開 昭60−170854（ＪＰ，Ｕ)

Claims (1)

1. (57)【特許請求の範囲】 １．制御ユニット（２）と、入力レジスタを備えた入力
   回路（４）と、最終段回路（９）に先行し、出力レジス
   タ（31、32）を備えた出力回路（３）と、前記制御ユニ
   ット（２）と接続され、前記制御ユニット（２）が前記
   入力回路（４）を制御し、検査するためのバス（１）を
   有し、前記出力回路（３）は最終段回路（９）および／
   または、前記入力回路（４）に接続された周辺回路（2
   1、22、62、85）を備えている、印刷機用ディジタル制
   御システムの信号入出力回路において、 前記最終段回路（９）の出力信号（８）は、ディジタル
   フィルタ（13）を介して前記入力回路（４）に接続され
   た入力電圧整合回路（12）によって走査され、前記出力
   レジスタ（31、32）の内容が前記出力回路（３）内に配
   置された論理回路を介して走査され、 前記入力回路（４）を試験するために、その入力（Ｅ）
   に、テスト信号が、テストパターンレジスタ（７）およ
   びディジタルフィルタ（13）を介して前記制御ユニット
   （２）によって供給され、前記テストパターンの結果と
   して生成された、前記入力回路（４）の出力信号（Ｄ）
   が前記制御ユニット（２）において一致しているかどう
   かチェックされ、 前記入力回路（４）と前記最終段回路（９）に接続さ
   れ、前記制御ユニット（２）が実行しているプログラム
   の実行へ割り込みを起こす割り込み制御回路（６）が設
   けられ、前記割り込みは、前記入力回路（４）、前記出
   力回路（３）、前記最終段回路（９）または前記周辺装
   置（21、22、62、85）内で発見されたエラーによって引
   き起こされることを特徴とする、印刷機用ディジタル制
   御システムの信号入出力回路。 ２．前記周辺装置（21、22、62、85）の出力端子の前に
   位置する出力段（９）が、スイッチングモードで動作す
   る少なくとも１つのトランジスタ（61、81、82）を有す
   る、請求項１記載の回路。 ３．前記周辺装置（21、22、62、85）の出力端子の前に
   位置する最終段回路（９）が、直列に接続され、一方ま
   たは他方または両トランジスタ（81、82）が非導通状態
   にあるように駆動されうる２つのトランジスタ（81、8
   2）を有する、請求項１記載の回路。 ４．前記最終段回路（９）が、出力電流を検出するデバ
   イス（66、67、89、90）を有し、前記出力電流が規定値
   を超えたとき前記割り込み制御回路（６）によってプロ
   グラムの実行に割り込みがかかる、請求項１から３のい
   ずれか１項記載の回路。 ５．前記出力信号（８）を走査するために、前記入力回
   路（４）内に入力レジスタが備えられ、その入力端子は
   前記最終段回路（９）の周辺装置（21、22、62、85）の
   出力端子に接続され、その出力端子は前記バス（１）に
   接続されている、請求項１から４のいずれか１項記載の
   回路。 ６．前記最終段回路（９）の出力端子が入力／出力端子
   として設計され、入力／出力端子の各々は前記制御ユニ
   ット（２）の適宜なプログラミングによって入力端子ま
   たは出力端子として個々に定めることが可能である、請
   求項１から５のいずれか１項記載の回路。 ７．前記周辺装置（85）がそれぞれ２つの端子を有し、
   それぞれ１つの端子が前記最終段回路（９）の１つの入
   力／出力端子に接続され、それぞれ他方の端子（86）が
   基準電位（電源電圧またはアース）に接続され、基準電
   位が整合回路（92）の別の入力端子（91）に制御信号と
   して供給される、請求項１から５のいずれか１項記載の
   回路。 ８．直列接続された２つのトランジスタ（81、82）から
   なる出力段が用いられるとき、出力端子（84）と反対側
   の接続部に、基準電位から外れた電圧が加えられるトラ
   ンジスタ（81、82）が駆動されるように各出力段が基準
   電位に応じて制御される、請求項６記載の回路。 ９．前記入力回路（４）と前記テストパターンレジスタ
   （７）が、マルチディジットデータワードを構成する複
   数の並列信号のために設けられ、第１の値の後、連続的
   に第２の値をとり、それから再び第１の値をとる個々の
   ディジットによってテストパターンが形成される、請求
   項１から８のいずれか１項記載の回路。 １０．前記入力回路（４）が、１つのディジットの連続
   した値を比較する手段（125、126、129）を有し、該手
   段はプログラムの実行に割り込みを起こす割り込み制御
   回路（６）に接続されている、請求項１から９のいずれ
   か１項記載の回路。 １１．前記出力回路（３）が複数の並列信号のために設
   けられ、パルス信号が、供給されたパルスクロック信号
   の周波数分割によって生成され、各並列信号のための分
   周比が互いに独立に設定可能である、請求項１から10の
   いずれか１項記載の回路。 １２．各並列信号の分周比を設定するためにマルチプレ
   クサ（55）が設けられ、該マルチプレクサ（55）は、そ
   れに供給される制御信号に応じて、周波数分割器（52、
   53、54）の複数の出力の１つを前記出力回路（３）内の
   ゲート（39）に接続し、前記制御ユニット（２）に入力
   側が接続された制御ワードレジスタ（５）によって制御
   信号が供給される、請求項１から11のいずれか１項記載
   の回路。 １３．割り込みを起こす割り込み制御回路（６）が、入
   力端子（141、142）の少なくとも１つに信号が発生した
   ときに割り込み信号を出力する、前記制御ユニット
   （２）に接続された出力端子（147）を有し、各入力端
   子（141、142）のために、レジスタディジットが設けら
   れ、その内容が前記制御ユニット（２）によって走査さ
   れうる、請求項１から12のいずれか１項記載の回路。 １４．入力端子（141、142）に供給された各信号（14
   1、142）が、制御ワードレジスタ（５）の内容に応じて
   阻止される、請求項13記載の回路。