JPS63159923A - 印刷機用デイジタル制御システムの信号入出力回路 - Google Patents
印刷機用デイジタル制御システムの信号入出力回路Info
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- JPS63159923A JPS63159923A JP62313173A JP31317387A JPS63159923A JP S63159923 A JPS63159923 A JP S63159923A JP 62313173 A JP62313173 A JP 62313173A JP 31317387 A JP31317387 A JP 31317387A JP S63159923 A JPS63159923 A JP S63159923A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0423—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/21—Pc I-O input output
- G05B2219/21166—Output state, over resistance, coupled back to input to monitor output
Landscapes
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- Accessory Devices And Overall Control Thereof (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、周辺装置における特に印刷機用のディジタル
制御装置の信号を入力および/または出力するamであ
って、周辺装置が、バス装置、出力レジスタおよび最終
段を介して制御ユニットに接続された形式のものに関し
、さらに1本発明は、周辺装置の、または周辺装置にお
ける、特に印刷機用のディジタル制御装置の信号を入力
および/または出力する装置であって、入力回路の出力
側および出力回路の入力側が制御ユニットに接続され、
入力回路および/または出力回路の監視が行われる形式
のものに関する。
制御装置の信号を入力および/または出力するamであ
って、周辺装置が、バス装置、出力レジスタおよび最終
段を介して制御ユニットに接続された形式のものに関し
、さらに1本発明は、周辺装置の、または周辺装置にお
ける、特に印刷機用のディジタル制御装置の信号を入力
および/または出力する装置であって、入力回路の出力
側および出力回路の入力側が制御ユニットに接続され、
入力回路および/または出力回路の監視が行われる形式
のものに関する。
[従来の技術]
ディジタル制御機能による機械および設備の制御は、し
ばしば、故障の際に、著しく材料に損傷をおよぼすが、
または人間に危害をおよぼす結果となる作用を包含して
いる。したがって、特に複雑な構造の場合、装置の個々
の構成要素の信頼性に極めて高い要求が課せられる。し
たがって、設備の始動時または運転中に欠陥を速やかに
見出し、安全技術的な意図において1gJtsすること
が必要である。特に1周辺装置およびインターフェイス
の領域において、監視が必要である。
ばしば、故障の際に、著しく材料に損傷をおよぼすが、
または人間に危害をおよぼす結果となる作用を包含して
いる。したがって、特に複雑な構造の場合、装置の個々
の構成要素の信頼性に極めて高い要求が課せられる。し
たがって、設備の始動時または運転中に欠陥を速やかに
見出し、安全技術的な意図において1gJtsすること
が必要である。特に1周辺装置およびインターフェイス
の領域において、監視が必要である。
特に、この要求は、印刷機の制御装置の場合。
一方において、送信器およびサーボユニットの数が極め
て多く、それらの機箋が個々の場合に要求に適合する必
要があるため、印刷機の制御装置に課せられる。他方に
おいて、印刷機の運転時に、電子工学の分野に精通した
人を使用することは、しばしば不可能である。
て多く、それらの機箋が個々の場合に要求に適合する必
要があるため、印刷機の制御装置に課せられる。他方に
おいて、印刷機の運転時に、電子工学の分野に精通した
人を使用することは、しばしば不可能である。
[発明の解決しようとする問題点]
本発明の目的は、そのような監視を確実に可能にし、そ
の場合、経費を可納的に僅少に保持することである。そ
の場合、本発明による装置は、高い可撓性を有する必要
がある。
の場合、経費を可納的に僅少に保持することである。そ
の場合、本発明による装置は、高い可撓性を有する必要
がある。
[問題点を解決するための装置]
本発明による装置は、出力レジスタの内容および最終段
の出力信号を別個に走査することができることを特徴と
している。
の出力信号を別個に走査することができることを特徴と
している。
[作 用]
本発明による方策によりて、出力回路の部分を監視する
だけでなく、例えば表示ランプ、電気機械的なサーボ要
素、継電器またはスイッチのような1周辺装置の領域に
おける欠陥を見出すことも可能である。さらに、配線部
分に欠陥が生じた場合、故障通報を送出することができ
る。したがって、本発明は、全体の装置、例えば印刷機
およびそのディジタル制御装置の内部における、適当な
監視プログラムまたは欠陥探索プログラムによって識別
可能な欠陥を1本発明に明確にすることに寄与する。
だけでなく、例えば表示ランプ、電気機械的なサーボ要
素、継電器またはスイッチのような1周辺装置の領域に
おける欠陥を見出すことも可能である。さらに、配線部
分に欠陥が生じた場合、故障通報を送出することができ
る。したがって、本発明は、全体の装置、例えば印刷機
およびそのディジタル制御装置の内部における、適当な
監視プログラムまたは欠陥探索プログラムによって識別
可能な欠陥を1本発明に明確にすることに寄与する。
その場合、最終段の出力信号が、出力レジスタの内容以
外のアドレスによって走査可能であるが、または最終段
の出力信号が出力レジスタの内容以外のデータ◆線によ
って走査ができるようにすることができる。
外のアドレスによって走査可能であるが、または最終段
の出力信号が出力レジスタの内容以外のデータ◆線によ
って走査ができるようにすることができる。
本発明による装置は、バス装置の幅に相当する数個の出
力レジスタが、それぞれ出力回路に包含されることによ
りて、好適に構成されることができる。
力レジスタが、それぞれ出力回路に包含されることによ
りて、好適に構成されることができる。
本発明の他の実施態様は、出力端子がそれぞれ1つゆト
ランジスタを有する最終段からなり、トランジスタのコ
レクタが1周辺装置J!外に負荷抵抗を有しないように
されている。
ランジスタを有する最終段からなり、トランジスタのコ
レクタが1周辺装置J!外に負荷抵抗を有しないように
されている。
例えば、ディジタル制御装置を有する数台の機械が一緒
に接続されている大きな設備の場合、ディジタル制御a
mの出力端子が、このディジタル制御装置の出力端子と
反対側の端子によって、アース電位または動作電圧に接
続された送信器または負荷に整合することが必要な場合
がある。これに対する本発明の好適な実施態様は、出力
端子が、それぞれ2つのトランジスタからなる最終段か
ら構成され、これらのトランジスタが直列に接続され、
一方または他方または双方のトランジスタが非導通状態
にあるように制御することがl可能なようにされている
。
に接続されている大きな設備の場合、ディジタル制御a
mの出力端子が、このディジタル制御装置の出力端子と
反対側の端子によって、アース電位または動作電圧に接
続された送信器または負荷に整合することが必要な場合
がある。これに対する本発明の好適な実施態様は、出力
端子が、それぞれ2つのトランジスタからなる最終段か
ら構成され、これらのトランジスタが直列に接続され、
一方または他方または双方のトランジスタが非導通状態
にあるように制御することがl可能なようにされている
。
本発明による装置は、短絡したことを見つけ出すため、
最終段がノ出力電流検出装置を有するように構成するこ
とができる。
最終段がノ出力電流検出装置を有するように構成するこ
とができる。
そのような回路の変更を必要とせずに1本発明の枠内に
おいて特に好適に出力端子を入力端子として使用するこ
とができる。そのため、数個の並列信号の入力回路が設
けられ、その入力端子が。
おいて特に好適に出力端子を入力端子として使用するこ
とができる。そのため、数個の並列信号の入力回路が設
けられ、その入力端子が。
最終段の出力端子に接続されている。負荷または送信器
は、通常ディジタル構成要素に対するものより高い電圧
で作動するため、他の実施態様によれば、整合回路が入
力回路の前に接続される。
は、通常ディジタル構成要素に対するものより高い電圧
で作動するため、他の実施態様によれば、整合回路が入
力回路の前に接続される。
接点の躍りまたは場合によって生じる妨害パルスによる
誤り入力を阻止するため、本発明の枠内において、整合
回路と入力回路との間にディジタルフィルタを設けるこ
とができる。
誤り入力を阻止するため、本発明の枠内において、整合
回路と入力回路との間にディジタルフィルタを設けるこ
とができる。
本発明のその他の実施態様は、最終段の出力端子が入力
/出力端子として構成され、出力回路を介しての制御、
および接続されている周辺装置の形式によって、それぞ
れ入力/出力端子を、個々に入力端子または出力端子と
して定めることができる。このようにすることによって
、装置の入力/出力端子を選択自由に負荷または送信器
に割当てることができ、適当なプログラミングによって
容易に整合が行われる。
/出力端子として構成され、出力回路を介しての制御、
および接続されている周辺装置の形式によって、それぞ
れ入力/出力端子を、個々に入力端子または出力端子と
して定めることができる。このようにすることによって
、装置の入力/出力端子を選択自由に負荷または送信器
に割当てることができ、適当なプログラミングによって
容易に整合が行われる。
その他の実施態様によれば、周辺装置がそれぞれ2つの
端子を有し、それぞれ1つの端子が装置の入力/出力端
子と接続され、それぞれ他方の端子が基準電位(基準電
圧またはアース電位)に接続され、基準電位が制御のた
め整合回路の別の入力端子に供給されるようにされてい
る。!1合回路が、送信器から発生される信号を受信す
ることができるようにするため、送信器の整合回路と反
対側の端子が、アース電位に接続されるが、または動作
電圧に接続される。
端子を有し、それぞれ1つの端子が装置の入力/出力端
子と接続され、それぞれ他方の端子が基準電位(基準電
圧またはアース電位)に接続され、基準電位が制御のた
め整合回路の別の入力端子に供給されるようにされてい
る。!1合回路が、送信器から発生される信号を受信す
ることができるようにするため、送信器の整合回路と反
対側の端子が、アース電位に接続されるが、または動作
電圧に接続される。
直列に接続された2つのトランジスタからなる最終段を
使用する場合、トランジスタの出力端子と反対側の端子
に基準電位と異なる電圧が作用したトランジスタが駆動
されるように、それぞれの最終段が基準電位に応じて制
御されることにより1て、同様の可撓性が負荷の場合に
も得られる。 !入力回路およびディジタルフィルタの
検査は。
使用する場合、トランジスタの出力端子と反対側の端子
に基準電位と異なる電圧が作用したトランジスタが駆動
されるように、それぞれの最終段が基準電位に応じて制
御されることにより1て、同様の可撓性が負荷の場合に
も得られる。 !入力回路およびディジタルフィルタの
検査は。
本発明のその他の実施態様によれば、制御ユニットから
テストパターンレジスタを介して、試験信号を入力回路
の入力端子に供給することができ、制御ユニットにおい
て入力回路の出力信号が試験信号と比較されることによ
って、行うことができる。この措置は、入力/出力端子
を使用する場合、出力端子として、および出力端子とし
て好適に使用することができる。
テストパターンレジスタを介して、試験信号を入力回路
の入力端子に供給することができ、制御ユニットにおい
て入力回路の出力信号が試験信号と比較されることによ
って、行うことができる。この措置は、入力/出力端子
を使用する場合、出力端子として、および出力端子とし
て好適に使用することができる。
その場合、それぞれマルチデイジットデータヮートを形
成する数個の並列信号用の入力回路およびテストパター
ンレジスタが設けられ、連続的に個々の位置を第1の値
の後に第2の値が占め、次に再び第1の値が占めること
によってテストパターンが形成されることが特に好まし
い0前後と区別されるビットのこの“スライディングに
よって、ディジタルフィルタをまたは入力回路のそれぞ
れ8つの並列チャネルのうちの2つが故障によって互い
に接続した場合ても好適に故障通報が可能になる。
成する数個の並列信号用の入力回路およびテストパター
ンレジスタが設けられ、連続的に個々の位置を第1の値
の後に第2の値が占め、次に再び第1の値が占めること
によってテストパターンが形成されることが特に好まし
い0前後と区別されるビットのこの“スライディングに
よって、ディジタルフィルタをまたは入力回路のそれぞ
れ8つの並列チャネルのうちの2つが故障によって互い
に接続した場合ても好適に故障通報が可能になる。
特許請求の範囲の別の従属項に示される方策によって、
特許請求の範囲の第1項に示された装置の好適な修正お
よび改良が可能である。
特許請求の範囲の第1項に示された装置の好適な修正お
よび改良が可能である。
その場合、入力回路が、それぞれ、、の位置の連続する
値を比較する手段を有し、この手段が、プログラムの進
行の中断(割込み)を行わせる回路に接続された場合、
特に好適である。
値を比較する手段を有し、この手段が、プログラムの進
行の中断(割込み)を行わせる回路に接続された場合、
特に好適である。
本発明の他の実施態様は、出力回路が、供給された信号
をパルス信号と結合することを可能にするゲートを有す
るようにされている。特に注意を喚起するため、安全機
能を配慮した制御ランプがIしばしば脈動して作動され
、したがりて制御ランプが点滅する。これは、計算機プ
ログラムにおける適当な指令によつて、それ自体は簡単
に行うことができるが、数個のランプを有する装置の場
合、計算機がランプを点滅させる時点が異なることによ
って、混乱した光景が生じるという欠点を一方において
有している。他方において、点滅動作の間、制御ユニッ
トおよびデータバスを繰返して調整する必要がある。
をパルス信号と結合することを可能にするゲートを有す
るようにされている。特に注意を喚起するため、安全機
能を配慮した制御ランプがIしばしば脈動して作動され
、したがりて制御ランプが点滅する。これは、計算機プ
ログラムにおける適当な指令によつて、それ自体は簡単
に行うことができるが、数個のランプを有する装置の場
合、計算機がランプを点滅させる時点が異なることによ
って、混乱した光景が生じるという欠点を一方において
有している。他方において、点滅動作の間、制御ユニッ
トおよびデータバスを繰返して調整する必要がある。
本発明の上述の実施態様によって、この欠点が解消され
る。この構成の好適な実施態様は、それぞれの並列信号
の分割比を調整するため、マルチプレクサが設けられ、
このマルチプレクサは、これに供給される制御信号に応
じて、周波数分割器の数個の出力端子のうちの1つを出
力回路のゲートに接続し、制御信号が制御ワードレジス
タから供給され、この制御ワードレジスタは、入力側が
制御ユニットに接続されるように構成される。このよう
にすることによって、制御ランプを点灯させる信号を伝
送する場合、それぞれの接続された制御ランプに対して
/1回または毎回、該当する制御ランプを点滅させ、場
合によっては、どのような頻度で点滅させるかについて
の内容を有する適当な制御信号を、本発明による入力お
よび/または出力する装置に書込むことができる。
る。この構成の好適な実施態様は、それぞれの並列信号
の分割比を調整するため、マルチプレクサが設けられ、
このマルチプレクサは、これに供給される制御信号に応
じて、周波数分割器の数個の出力端子のうちの1つを出
力回路のゲートに接続し、制御信号が制御ワードレジス
タから供給され、この制御ワードレジスタは、入力側が
制御ユニットに接続されるように構成される。このよう
にすることによって、制御ランプを点灯させる信号を伝
送する場合、それぞれの接続された制御ランプに対して
/1回または毎回、該当する制御ランプを点滅させ、場
合によっては、どのような頻度で点滅させるかについて
の内容を有する適当な制御信号を、本発明による入力お
よび/または出力する装置に書込むことができる。
特に、1つの計算機が出力回路における幾つかの位置の
制御を分担するが、他の計算機によって定められた他の
位置の値を変更してはならない多重計算装置の場合、他
の実施態様において、出力回路に記憶された値を制御ユ
ニットによって読出す装置なl出力回路が備えるように
されている。
制御を分担するが、他の計算機によって定められた他の
位置の値を変更してはならない多重計算装置の場合、他
の実施態様において、出力回路に記憶された値を制御ユ
ニットによって読出す装置なl出力回路が備えるように
されている。
欠陥通報および場合によっては一般的に試験の結果を、
可及的に速やかに制御ユニットに通報するため、本発明
の他の実施態様によれば、制御ユニットにおけるプログ
ラムの進行の中断を行わせる回路が設けられ、その入力
端子に数個の並列信号を入力回路から供給し、電流検出
信号を最終段から供給することがてきるようにされてい
る。
可及的に速やかに制御ユニットに通報するため、本発明
の他の実施態様によれば、制御ユニットにおけるプログ
ラムの進行の中断を行わせる回路が設けられ、その入力
端子に数個の並列信号を入力回路から供給し、電流検出
信号を最終段から供給することがてきるようにされてい
る。
その場合、入力端子に供給され′た信号を、制御ワード
レジスタの内容に応じて個々に阻止することができる。
レジスタの内容に応じて個々に阻止することができる。
したがって、それ自体欠陥通報を表わし、中断(割込み
)を行わせる個々の信号が。
)を行わせる個々の信号が。
適当なプログラミングによって1割込みをトリガさせる
結果とならずに、制御ユニットのデータバスを介してプ
ログラムによって走査する際に初めて評価されることが
可能となる。
結果とならずに、制御ユニットのデータバスを介してプ
ログラムによって走査する際に初めて評価されることが
可能となる。
接点の蹟り、および場合によって生じる妨害パルスによ
るノイズを回避するため、本発明の別の実施態様によっ
て、周辺装置に接続された入力端子と数個の並列信号の
入力回路との間に、整合回路およびそれfれの数個の並
列信号のディジタルフィルタが設けられる。
るノイズを回避するため、本発明の別の実施態様によっ
て、周辺装置に接続された入力端子と数個の並列信号の
入力回路との間に、整合回路およびそれfれの数個の並
列信号のディジタルフィルタが設けられる。
[実施例]
本発明の実施例が幾つかの図に示されており、次の記述
において詳細に説明する。
において詳細に説明する。
第2図ないし第9図に示されている回路は、第1図に示
す装置の最も重要な構成要素を示している。この回路は
、それぞれ8つの並列信号用に設計されている。僅かな
除外例を無視すれば、第2図ないし第9図には、8つの
並列信号のうちの1つに対する回路だけが示されている
0図において、同一の部品は同一の参照符号が付されて
いる。
す装置の最も重要な構成要素を示している。この回路は
、それぞれ8つの並列信号用に設計されている。僅かな
除外例を無視すれば、第2図ないし第9図には、8つの
並列信号のうちの1つに対する回路だけが示されている
0図において、同一の部品は同一の参照符号が付されて
いる。
第1図は、ディジタル制御装置の一部である本発明によ
る入力/出力装置のブロック図な示している、デイジタ
ル制御装置は、幾つかの第1因に示された入力/出力装
置と、1個または数個のマイクロプロセッサおよび記憶
装置と、その他の構成要素とを包含している0本発明を
説明するため、ディジタル制御装置の他の構成要素につ
いては、単にデータバスlおよび制御ユニット2だけが
示されている。
る入力/出力装置のブロック図な示している、デイジタ
ル制御装置は、幾つかの第1因に示された入力/出力装
置と、1個または数個のマイクロプロセッサおよび記憶
装置と、その他の構成要素とを包含している0本発明を
説明するため、ディジタル制御装置の他の構成要素につ
いては、単にデータバスlおよび制御ユニット2だけが
示されている。
データバスに、出力回路3と、入力回路4と、制御ワー
ドレジスタ5と、プログラムの進行の中断(割込み)を
トリガする回路6と、テストパターンレジスタ7とがl
接続されている。さらに、これらのユニットは、制御線
を介して制御ユニット2と接続され、これらの信号線は
第1図においてそれぞれ1本だけ示されている。これに
よって、伝送される信号に対して、アドレスバスおよび
制御バスを設けることができる。実施例において、ユニ
ット3ないし7およびデータバスlはIそれぞれ8ビツ
トの幅に設計されている。
ドレジスタ5と、プログラムの進行の中断(割込み)を
トリガする回路6と、テストパターンレジスタ7とがl
接続されている。さらに、これらのユニットは、制御線
を介して制御ユニット2と接続され、これらの信号線は
第1図においてそれぞれ1本だけ示されている。これに
よって、伝送される信号に対して、アドレスバスおよび
制御バスを設けることができる。実施例において、ユニ
ット3ないし7およびデータバスlはIそれぞれ8ビツ
トの幅に設計されている。
信号がデータバスlを介して出力回路3に供給され、こ
の信号が最終的には入力/出力端子8を介して負荷21
.22に伝送される。プログラム毎に;皐8ビットの幅
の入力/出力端子8の数個の位置が入力端子または出力
端子として接続される場合がある。しかしながら、大き
な装置、の場合、特に、第1図に示された回路の1つま
たは幾つかが、出力回路として、そのほかが入力回路と
して作動される。
の信号が最終的には入力/出力端子8を介して負荷21
.22に伝送される。プログラム毎に;皐8ビットの幅
の入力/出力端子8の数個の位置が入力端子または出力
端子として接続される場合がある。しかしながら、大き
な装置、の場合、特に、第1図に示された回路の1つま
たは幾つかが、出力回路として、そのほかが入力回路と
して作動される。
入力/出力端子に接続する負荷21.22として。
機械および設備を制御する場合、先ず制御ランプおよび
磁気操作式サーボ要素が考慮の対象になる。このような
機械および設備の場合、特に重要な信号を制御ランプの
点滅によって表わすことが好適であることが判明した。
磁気操作式サーボ要素が考慮の対象になる。このような
機械および設備の場合、特に重要な信号を制御ランプの
点滅によって表わすことが好適であることが判明した。
しかしながら、マイクロプロセッサによって制御される
数個の制御ランプが点滅した場合、すべての制御ランプ
の点滅時間が当該プログラムによって相異するため、極
めて混乱した光景が生じる。
数個の制御ランプが点滅した場合、すべての制御ランプ
の点滅時間が当該プログラムによって相異するため、極
めて混乱した光景が生じる。
したがって、本発明の実施例りによれば、出力回路3に
l信号の点滅信号との結合装置が設けられ、この点滅信
号は、出力回路3に供給されたデータワードの各位置に
対して離れて発生することが可能である。このために、
制御ワードがデータバスlを介して制御ワードレジスタ
5に供給され、この制御ワードは、特に、出力回路3を
介して伝送するデータワードのいずれの位置が脈動する
必要があるかを表わしている。その場合1種々の位置が
種々の周波数によって脈動することができる。さらに、
その他の細部は、第2図および第3図に関連して後に説
明する。
l信号の点滅信号との結合装置が設けられ、この点滅信
号は、出力回路3に供給されたデータワードの各位置に
対して離れて発生することが可能である。このために、
制御ワードがデータバスlを介して制御ワードレジスタ
5に供給され、この制御ワードは、特に、出力回路3を
介して伝送するデータワードのいずれの位置が脈動する
必要があるかを表わしている。その場合1種々の位置が
種々の周波数によって脈動することができる。さらに、
その他の細部は、第2図および第3図に関連して後に説
明する。
出力回路3の出力信号は8要素最終段回路9に達するが
、この回路についての詳細は第4図に関連して説明する
。最終段回路9は短絡保護がなされており、出力電流検
出回路を備えている。最終段回路9の出力端子は、入力
/出力端子8を形成する。所定の出力電流を超過した場
合、データ線lOを介してプログラムの中断なトリガ(
割込み作動)する回路6が駆動される0回路6は、信号
線11を介してディジタル制御装置の制御ユニット2と
直接接続され、制御ユニット2において、現在処理中の
プログラムが、欠陥検出プログラムに移行するため中断
される。
、この回路についての詳細は第4図に関連して説明する
。最終段回路9は短絡保護がなされており、出力電流検
出回路を備えている。最終段回路9の出力端子は、入力
/出力端子8を形成する。所定の出力電流を超過した場
合、データ線lOを介してプログラムの中断なトリガ(
割込み作動)する回路6が駆動される0回路6は、信号
線11を介してディジタル制御装置の制御ユニット2と
直接接続され、制御ユニット2において、現在処理中の
プログラムが、欠陥検出プログラムに移行するため中断
される。
送信器1例えばリミットスイッチまたは非常遮pJtl
スイッチの、監視を必要とする出力信号および/または
入力信号が、入力/出力端子8から整合回路12に達す
る。この整合回路12において、場合によっては長い信
号線を介して伝達された入力信号のレベルが、先ず、デ
ィジタル装置、例えばTTLのレベルに整合される。そ
の場合、重ねられた干渉を、しきい漬物性によってlあ
る程度抑制することができ、送信器から対称的に2つの
信号線上を整合回路12に伝送された信号を、微分増幅
器の使用によって信号線で先へ伝送することができる。
スイッチの、監視を必要とする出力信号および/または
入力信号が、入力/出力端子8から整合回路12に達す
る。この整合回路12において、場合によっては長い信
号線を介して伝達された入力信号のレベルが、先ず、デ
ィジタル装置、例えばTTLのレベルに整合される。そ
の場合、重ねられた干渉を、しきい漬物性によってlあ
る程度抑制することができ、送信器から対称的に2つの
信号線上を整合回路12に伝送された信号を、微分増幅
器の使用によって信号線で先へ伝送することができる。
さらに、整合回路12の実施形態は、この回路に基準電
位が供給される特異性を使用することができる。送信器
の入力/出力端子8と反対側の端子が、この基準電位に
接続されている。この基準電位が例えば◆24Vの動作
電圧またはアース電位に等しくても、整合回路12の出
力端子において常に同一の論理レベルが送信器の所定の
切換状態に対応するように、整合回路12において整合
が行ねれる。
位が供給される特異性を使用することができる。送信器
の入力/出力端子8と反対側の端子が、この基準電位に
接続されている。この基準電位が例えば◆24Vの動作
電圧またはアース電位に等しくても、整合回路12の出
力端子において常に同一の論理レベルが送信器の所定の
切換状態に対応するように、整合回路12において整合
が行ねれる。
整合回路12の出力信号がディジタルフィルタ13に供
給され、このディジタルフィルタ13は、送信器の“真
正”の信号でない短い信号を阻止する、デイジタルフィ
ルタ13をそれぞれの送信器に整合させるため、ろ波用
のクロックパルス信号の周波数、およびクロックパルス
の数が制御される。さらに、制御ワードレジスタ5によ
って再び制御が行われ、この制御ワードレジスタ5から
、一方ではクロックパルス数が取り出され、周波数分割
器14に分割値が供給される。
給され、このディジタルフィルタ13は、送信器の“真
正”の信号でない短い信号を阻止する、デイジタルフィ
ルタ13をそれぞれの送信器に整合させるため、ろ波用
のクロックパルス信号の周波数、およびクロックパルス
の数が制御される。さらに、制御ワードレジスタ5によ
って再び制御が行われ、この制御ワードレジスタ5から
、一方ではクロックパルス数が取り出され、周波数分割
器14に分割値が供給される。
ディジタルフィルタ13を通過した信号が、入力回路4
を介してバス装置lおよび割込みトリガ回路6に供給さ
れる、デイジタルフィルタ138よび入力回路4を監視
するため、バス装置lからテストパターンレジスタ7を
介してディジタルフィルタ13の入力端子に、テストパ
ターンを表わす信号が供給される。
を介してバス装置lおよび割込みトリガ回路6に供給さ
れる、デイジタルフィルタ138よび入力回路4を監視
するため、バス装置lからテストパターンレジスタ7を
介してディジタルフィルタ13の入力端子に、テストパ
ターンを表わす信号が供給される。
この装置を出力用に使用する場合、負荷21.22に伝
達しようとする信号が、それぞれ8ビツトワードの位置
として、バス装置l、出力回路3および最終段回路9を
介して出力端子に送られる。それらのうちの若干が脈動
され、そのため必要なパルスが、制御ワードレジスタ5
およびパルス周波数分割3115を介して、出力回路3
に供給される。負荷が遮断された場合、入力/出力端子
8の対応する端子に24Vが印加されるが、負荷が接続
されている場合にはOvに維持される。この情報は、整
合回路12およびディジタルフィルタ13を介して入力
回路4に供給され、この情報について、入力回路4は、
所定の時間に制御ユニット2からバス装置lを介して走
査されることができるため、入力/出力端子8に所望の
電圧が印加されているか否かに拘わらず規則正しい制御
が可能である。
達しようとする信号が、それぞれ8ビツトワードの位置
として、バス装置l、出力回路3および最終段回路9を
介して出力端子に送られる。それらのうちの若干が脈動
され、そのため必要なパルスが、制御ワードレジスタ5
およびパルス周波数分割3115を介して、出力回路3
に供給される。負荷が遮断された場合、入力/出力端子
8の対応する端子に24Vが印加されるが、負荷が接続
されている場合にはOvに維持される。この情報は、整
合回路12およびディジタルフィルタ13を介して入力
回路4に供給され、この情報について、入力回路4は、
所定の時間に制御ユニット2からバス装置lを介して走
査されることができるため、入力/出力端子8に所望の
電圧が印加されているか否かに拘わらず規則正しい制御
が可能である。
例えば、出力回路3.最終段回路9によるが、または該
当する負荷によって、生ずる欠陥が知られている。入力
回路4が規定のプログラムの経過の枠内において走査さ
れた場合でなければ、対応する欠陥表示装置またはその
他の適した対策が作勤しないようにするために、入力回
路4が割込みトリガ回路6に接続されている。このほか
短絡、したがうて過度に大きな出力電流が、最終段のう
ちの1つから取り出された場合、最終段回路9から直接
通報される。
当する負荷によって、生ずる欠陥が知られている。入力
回路4が規定のプログラムの経過の枠内において走査さ
れた場合でなければ、対応する欠陥表示装置またはその
他の適した対策が作勤しないようにするために、入力回
路4が割込みトリガ回路6に接続されている。このほか
短絡、したがうて過度に大きな出力電流が、最終段のう
ちの1つから取り出された場合、最終段回路9から直接
通報される。
さらに、例えば制御装置のそれぞれの始動時に、テスト
パターンをディジタルフィルタ13の入力端子に供給す
ることによって、ディジタルフィルタ13および入力回
路4が規則正しく検査される=このようにすることによ
って、入力/出力装置の作動時に、出力回路3と最終段
回路9と整合回路12とディジタルフィルタ13と入力
回路4とからなるループに8いて生ずる欠陥の場合。
パターンをディジタルフィルタ13の入力端子に供給す
ることによって、ディジタルフィルタ13および入力回
路4が規則正しく検査される=このようにすることによ
って、入力/出力装置の作動時に、出力回路3と最終段
回路9と整合回路12とディジタルフィルタ13と入力
回路4とからなるループに8いて生ずる欠陥の場合。
出力信号の径路および/または入力信号の径路に欠陥が
あるか否かの区別を送信することができる。
あるか否かの区別を送信することができる。
第1図に示された装置を入力用として作動するため、入
力/出力端子8に、送信器特にスイッチ関連において述
べたように、!!!合回路12、ディジタルフィルタ1
3および入力回路4を介してメ入力信号が送信器から供
給される。
力/出力端子8に、送信器特にスイッチ関連において述
べたように、!!!合回路12、ディジタルフィルタ1
3および入力回路4を介してメ入力信号が送信器から供
給される。
次に、第1図に示されたmWの作用を、第2図ないし第
8図に示された詳細図を参照して説明する。その場合、
下記の個々の章において、信号の送出、入力信号の伝達
、装置の検査および割り込み勤(tを説明する。
8図に示された詳細図を参照して説明する。その場合、
下記の個々の章において、信号の送出、入力信号の伝達
、装置の検査および割り込み勤(tを説明する。
11立立1
8個の並列信号が、8つの負荷を駆動するため、制御ユ
ニット2からデータバスlを介して出力回路3に伝達さ
れる。8つの負荷のうち2つだけ、すなわち白熱ランプ
21と継電器コイル22とが示されている。第2図に、
出力回路3の8つの並列チャネルのうちの1つだけが示
されている。2つのレジスタ31.32のデータ入力端
子りが、端子33を介してデータバスl(第1図)に接
続される。信号cs+ $5よびC82が、別の入力端
子34.35を介して制御ユニッhら供給され、したか
って、レジスタ31およびレジスタ32を、データワー
ドに対して入力信号りを受信するため、駆動することが
できる。同様に、別の入力端子37を介して、制御ユニ
ット2から許容信号F1が供給される。さらに、それぞ
れの並列チャネルに対して、パルス信号用の入力端子3
8が設けられ、このパルス信号は、レジスタ32の出力
信号と共にナンド回路39に供給され、このナンド回路
39の出力端子は、再びレジスタ31の出力端子と共に
アンド回路40に接続されている。出力端子41から、
それぞれの信号が最終段回路9(第1図)に供給される
。
ニット2からデータバスlを介して出力回路3に伝達さ
れる。8つの負荷のうち2つだけ、すなわち白熱ランプ
21と継電器コイル22とが示されている。第2図に、
出力回路3の8つの並列チャネルのうちの1つだけが示
されている。2つのレジスタ31.32のデータ入力端
子りが、端子33を介してデータバスl(第1図)に接
続される。信号cs+ $5よびC82が、別の入力端
子34.35を介して制御ユニッhら供給され、したか
って、レジスタ31およびレジスタ32を、データワー
ドに対して入力信号りを受信するため、駆動することが
できる。同様に、別の入力端子37を介して、制御ユニ
ット2から許容信号F1が供給される。さらに、それぞ
れの並列チャネルに対して、パルス信号用の入力端子3
8が設けられ、このパルス信号は、レジスタ32の出力
信号と共にナンド回路39に供給され、このナンド回路
39の出力端子は、再びレジスタ31の出力端子と共に
アンド回路40に接続されている。出力端子41から、
それぞれの信号が最終段回路9(第1図)に供給される
。
データをレジスタ31または32に記録する必要がある
場合、出力端子44を介して書込みパルスWRが供給さ
れたアンド回路42.43を介して、選択信号C8,お
よびC82が、レジスタ31および32のG入力端子に
供給される。しかしながら、レジスタ31および32に
記憶されたデータは、データバス1(第1図)を介して
読出すこともできる。そのため、レジスタ31.32の
出力端子Qにトライステートドライバ45.46が接続
され、その出力端子がそれぞれ端子33を介してデータ
バスlに接続されている。レジスタ31または32の内
容を読出す必要がある場合、読出しパルスRDが入力端
子4フを介して双方のアンド回路48.49に供給され
、これに基づいて対応する選択信号C81およびC82
がトライステートドライバ45または46の出力制御端
子OCに供給される。
場合、出力端子44を介して書込みパルスWRが供給さ
れたアンド回路42.43を介して、選択信号C8,お
よびC82が、レジスタ31および32のG入力端子に
供給される。しかしながら、レジスタ31および32に
記憶されたデータは、データバス1(第1図)を介して
読出すこともできる。そのため、レジスタ31.32の
出力端子Qにトライステートドライバ45.46が接続
され、その出力端子がそれぞれ端子33を介してデータ
バスlに接続されている。レジスタ31または32の内
容を読出す必要がある場合、読出しパルスRDが入力端
子4フを介して双方のアンド回路48.49に供給され
、これに基づいて対応する選択信号C81およびC82
がトライステートドライバ45または46の出力制御端
子OCに供給される。
レジスタ31および32の内容のこの読出しは、制御ユ
ニットを数個の計算機によって指令する場合、特に好都
合である。その場合、1つの計算機が1つの出力回路の
制御を担当し、幾つかの並列出力信号が受信され、その
他が、担当する計算機のプログラムによって変更される
必要が起こり得る。その場合、担当する計算機は、その
後。
ニットを数個の計算機によって指令する場合、特に好都
合である。その場合、1つの計算機が1つの出力回路の
制御を担当し、幾つかの並列出力信号が受信され、その
他が、担当する計算機のプログラムによって変更される
必要が起こり得る。その場合、担当する計算機は、その
後。
データバス1を介して新しいデータワードを送出するた
め、レジスタの内容を読出すことができ、その場合、対
応する個所は変更されない。
め、レジスタの内容を読出すことができ、その場合、対
応する個所は変更されない。
出力端子41を遮断する必要がある場合、論理値0がレ
ジスタ31に入れられる。その場合、しジスタ32の状
態は重要でない、出力端子41を持続的に導通状態にす
る必要がある場合、レジスタ31に論理値lが入れられ
、レジスタ32に論理値0が入れられる。この論理値O
は、ナンド回路39の出力端子に常に論理値lを生じ、
この出力端子は、レジスタ31の出力端子と共にアンド
回路40を介して出力端子41に常に接続される8例え
ば警告灯を点滅させるため、出力信号をンド回路40に
供給される。レジスタ31が論理値lに設定されること
によって、アンド回路40を介して出力端子41に出力
回路9に対する脈動する制御信号が生じる。
ジスタ31に入れられる。その場合、しジスタ32の状
態は重要でない、出力端子41を持続的に導通状態にす
る必要がある場合、レジスタ31に論理値lが入れられ
、レジスタ32に論理値0が入れられる。この論理値O
は、ナンド回路39の出力端子に常に論理値lを生じ、
この出力端子は、レジスタ31の出力端子と共にアンド
回路40を介して出力端子41に常に接続される8例え
ば警告灯を点滅させるため、出力信号をンド回路40に
供給される。レジスタ31が論理値lに設定されること
によって、アンド回路40を介して出力端子41に出力
回路9に対する脈動する制御信号が生じる。
第3図はパルス周波数分割器15のブロック図を概略的
に示しており、51にパルスクロック信号が供給される
。このパルスクロック信号の周波数は、表示ランプの所
要の最高のパルスサイクル数または点滅サイクル数に等
しい、ツリツブフロップ52.53.54は、周波数分
割器列を構成している。入力端子51およびプリップフ
ロップ52.53.54の出力端子が、それぞれ8個の
マルチプレクサの入力端子と接続され、第3図には、そ
のうちの1つだけのマルチプレクサ55が示されている
。
に示しており、51にパルスクロック信号が供給される
。このパルスクロック信号の周波数は、表示ランプの所
要の最高のパルスサイクル数または点滅サイクル数に等
しい、ツリツブフロップ52.53.54は、周波数分
割器列を構成している。入力端子51およびプリップフ
ロップ52.53.54の出力端子が、それぞれ8個の
マルチプレクサの入力端子と接続され、第3図には、そ
のうちの1つだけのマルチプレクサ55が示されている
。
2ビット幅の制御ワードが、制御ワードlレジスタ5(
第1図)から別の入力端子65.57を介して供給され
る。これと等しい別の2ビツト制御ワード入力端子が1
図示されていないマルチプレクサに接続されている。マ
ルチプレクサ55の出力端58子が、制御ワードに応じ
てマルチプレクサ入力端子の1つに接続されるため、パ
ルスサイクル数または点滅サイクル数は2の比率て変化
することができる。
第1図)から別の入力端子65.57を介して供給され
る。これと等しい別の2ビツト制御ワード入力端子が1
図示されていないマルチプレクサに接続されている。マ
ルチプレクサ55の出力端58子が、制御ワードに応じ
てマルチプレクサ入力端子の1つに接続されるため、パ
ルスサイクル数または点滅サイクル数は2の比率て変化
することができる。
第4a図および第4b図は、最終段の2つの実施形態を
示しており、B側のこの最終段が最終段回路9(第1図
)に設けられている。第4a図に示す最終段の場合、ト
ランジスタ61を備え、これは負荷62のほかには負荷
抵抗を有していない、したがって、出力端子63は、あ
わゆる開放コレクタ出力端子の役割をなしている。信号
が出力回路3(第1図)から第4a図に示された最終段
の入力端子64に供給され、llE略的に示されたドラ
イバ65を介してトランジスタ61のベースに供給され
る。トランジスタ61のコレクタ・エミッタ径路は直列
に電流測定抵抗66が設けられ、この抵抗の別のトラン
ジスタ67のベース俸エミッタ径路によって橋絡されて
いる。負荷62に短絡が生じた場合の抵抗66における
電圧降下の大きさは、別のトランジスタ67が導通し、
抵抗68に電圧降下が生じ、その電圧が閾値スイッチ6
9および信号線10(第1図)の1つを介して割込みト
リガ回路6に供給されるような値にされている。この割
込みトリガ回路6によって、最終段が無電流になるよう
に入力回路3を制御することかできる。
示しており、B側のこの最終段が最終段回路9(第1図
)に設けられている。第4a図に示す最終段の場合、ト
ランジスタ61を備え、これは負荷62のほかには負荷
抵抗を有していない、したがって、出力端子63は、あ
わゆる開放コレクタ出力端子の役割をなしている。信号
が出力回路3(第1図)から第4a図に示された最終段
の入力端子64に供給され、llE略的に示されたドラ
イバ65を介してトランジスタ61のベースに供給され
る。トランジスタ61のコレクタ・エミッタ径路は直列
に電流測定抵抗66が設けられ、この抵抗の別のトラン
ジスタ67のベース俸エミッタ径路によって橋絡されて
いる。負荷62に短絡が生じた場合の抵抗66における
電圧降下の大きさは、別のトランジスタ67が導通し、
抵抗68に電圧降下が生じ、その電圧が閾値スイッチ6
9および信号線10(第1図)の1つを介して割込みト
リガ回路6に供給されるような値にされている。この割
込みトリガ回路6によって、最終段が無電流になるよう
に入力回路3を制御することかできる。
種々の理由から、例えば全体の電子制御#置と個々の負
荷との間の信号線が長いため、負荷に対して少なくとも
÷24Vの動作電圧が使用される。しかしながら、他の
電圧を使用することもできる。
荷との間の信号線が長いため、負荷に対して少なくとも
÷24Vの動作電圧が使用される。しかしながら、他の
電圧を使用することもできる。
したがって、出力回路の検査には、使用されたディジタ
ル回路1例えばTTL回路への整合が必要である。その
ために整合回路12(第1図)が使用され、第4a図に
おいて、8つの位置のうちの1つに対する回路70が示
されている。
ル回路1例えばTTL回路への整合が必要である。その
ために整合回路12(第1図)が使用され、第4a図に
おいて、8つの位置のうちの1つに対する回路70が示
されている。
整合は、主に分圧器フ1.72によって行われ、これに
比較器73または閾値スイッチが接続されてする。比較
器73の出力端子74はディジタルフィルタ13(第1
図)と接続され、このディジタルフィルタ13について
は第6図に関連して後に詳細に説明する、デイジタルフ
ィルタ13から信号が入力回路4(第1図)に供給され
、制御ユニット2からデータバスlを通して読出すこと
ができる。
比較器73または閾値スイッチが接続されてする。比較
器73の出力端子74はディジタルフィルタ13(第1
図)と接続され、このディジタルフィルタ13について
は第6図に関連して後に詳細に説明する、デイジタルフ
ィルタ13から信号が入力回路4(第1図)に供給され
、制御ユニット2からデータバスlを通して読出すこと
ができる。
本発明による装置の場合、負荷の制御のために定められ
た信号の制御ユニット2とそれぞれの負荷62との間の
径路上の、下記の欠陥を見つけ出すことができる。
た信号の制御ユニット2とそれぞれの負荷62との間の
径路上の、下記の欠陥を見つけ出すことができる。
1、制御ユニット2と最終段9のトランジスタ61との
間の断線は、制御ユニット2から送出される信号が異な
っても、入力回路4(第1図)から読メ出された信号の
場合、変化を生じない。
間の断線は、制御ユニット2から送出される信号が異な
っても、入力回路4(第1図)から読メ出された信号の
場合、変化を生じない。
2、出力端子63と負荷62との間の信号線または動作
電圧電源に至る信号線の断線の場合、出力端子63が常
にアース電位になる。
電圧電源に至る信号線の断線の場合、出力端子63が常
にアース電位になる。
第4b図に関連して、出力端子と反対側の端子°を有す
る同一の最終段において、負荷を正の動作電圧またはア
ース電位に接続することが可能な。
る同一の最終段において、負荷を正の動作電圧またはア
ース電位に接続することが可能な。
本発明の別の実施例を説明する。これは、ディジタル制
御装置が、配線を含めて負荷の存在する印刷機における
本発明による入力/出力装置に接続されている場合、特
に好都合である。また、ディジ、、、、タル制御装置に
よって数台の印刷機または印刷機構成要素を制御する場
合ても、負荷Sよび送信機を異なる電位に接続すること
ができる。
御装置が、配線を含めて負荷の存在する印刷機における
本発明による入力/出力装置に接続されている場合、特
に好都合である。また、ディジ、、、、タル制御装置に
よって数台の印刷機または印刷機構成要素を制御する場
合ても、負荷Sよび送信機を異なる電位に接続すること
ができる。
第4b図に示す最終段の場合、直列に接続されたトラン
ジスタ82.81が、概略的に示されたドライバ回路8
3と共に、最終段9を構成する。
ジスタ82.81が、概略的に示されたドライバ回路8
3と共に、最終段9を構成する。
出力端子84が、あわゆるトライステータ出力端子を形
成するように、トランジスタを制御することができる。
成するように、トランジスタを制御することができる。
その場合、出力端子84は高抵抗であり、したがって、
第4b図の場合、継合器コイルとして示された負荷85
に電圧が供給されない場合には、双方のトランジスタ8
1.82は導通しない、負荷85の出力端子84と反対
側の端子86は、ドライバ回路83の制御入力端子87
に接続されている。このようにすることによって。
第4b図の場合、継合器コイルとして示された負荷85
に電圧が供給されない場合には、双方のトランジスタ8
1.82は導通しない、負荷85の出力端子84と反対
側の端子86は、ドライバ回路83の制御入力端子87
に接続されている。このようにすることによって。
端子86に正の電圧がある場合、最終段の入力端子88
に供給される信号によって、トランジスタ81が制御さ
れるようになる。しかしながら、第4b図において破線
で示すように、端子86がアース電位にある場合、ドラ
イバ回路83がトランジスタ82に切り換わるため、ト
ランジスタ82か88に供給された信号によって制御さ
れる。第4b図に概略的に示された整合回路92の場合
、負荷85が正電位に接続されていてもアース電位に接
続されていても、整合回路92の制御入力端子91に基
準電位が供給されるようにされている。
に供給される信号によって、トランジスタ81が制御さ
れるようになる。しかしながら、第4b図において破線
で示すように、端子86がアース電位にある場合、ドラ
イバ回路83がトランジスタ82に切り換わるため、ト
ランジスタ82か88に供給された信号によって制御さ
れる。第4b図に概略的に示された整合回路92の場合
、負荷85が正電位に接続されていてもアース電位に接
続されていても、整合回路92の制御入力端子91に基
準電位が供給されるようにされている。
Δ」口【豆1日1遍
下記の説明は、整合回路12、ディジタルフィルタ13
および入力回路4を介しての入力信号の伝達に関する。
および入力回路4を介しての入力信号の伝達に関する。
その場合、入力信号は、送信器。
例えば制御を行う必要のある機械に設けられたスイッチ
によって発生させることができる。しかしながら、最終
段9の出力信号は、検査する必要のある最終段9の出力
信号である場合もある。第4a図には最終段9と関連し
て整合回路の第1の実施例が示されているが、第5図は
、送信器96から2つの信号線を介して入力信号が差動
入力端子に供給される整合回路92の第2の実施例を示
している。後者は、特に確実で迅速な機能を行う送信器
の場合に有利である。
によって発生させることができる。しかしながら、最終
段9の出力信号は、検査する必要のある最終段9の出力
信号である場合もある。第4a図には最終段9と関連し
て整合回路の第1の実施例が示されているが、第5図は
、送信器96から2つの信号線を介して入力信号が差動
入力端子に供給される整合回路92の第2の実施例を示
している。後者は、特に確実で迅速な機能を行う送信器
の場合に有利である。
送信器96は、いわゆる極切換スイッチであり、それぞ
れ接触アームによってアース電位および−249に接続
されるため、入力端子97Sよび98に接続される信号
線を、互いにアース電位および÷249に接続すること
ができる。入力端子9798は、それぞれ分圧器99
、100:101,102を介して、微、分増幅器10
3の非反転入力端子および反転入力端子に接続され、そ
の出力端子は整合回路12の出力端子を形成する。
れ接触アームによってアース電位および−249に接続
されるため、入力端子97Sよび98に接続される信号
線を、互いにアース電位および÷249に接続すること
ができる。入力端子9798は、それぞれ分圧器99
、100:101,102を介して、微、分増幅器10
3の非反転入力端子および反転入力端子に接続され、そ
の出力端子は整合回路12の出力端子を形成する。
整合回路12から8つの並列入力信号がディジタルフィ
ルタ13に供給される。第6図は1回路13に設けられ
た8つのフィルタのうちの1つの実施例を示している。
ルタ13に供給される。第6図は1回路13に設けられ
た8つのフィルタのうちの1つの実施例を示している。
このフィルタは、接点の躍りおよび信号線上のノイズパ
ルスによる妨害を阻止するのに使用される。供給される
値が濾波時間子に変化しない場合にだけ、入力信号が伝
達される。
ルスによる妨害を阻止するのに使用される。供給される
値が濾波時間子に変化しない場合にだけ、入力信号が伝
達される。
濾波しようとする信号が入力端子161に供給され、ク
ロックパルス信号Tが入力端子162に供給される。濾
波の基礎になるクロックパルス数を表わす信号が、制御
ワードレジスタ5(第1図)から入力端子163,16
4および165に供給される。この信号は、インバータ
11i6,167.188を介してカウンタ169の入
力端子A、B、Cに達する。入力記号および出力記号は
、型番161のカウンタ169に関する。
ロックパルス信号Tが入力端子162に供給される。濾
波の基礎になるクロックパルス数を表わす信号が、制御
ワードレジスタ5(第1図)から入力端子163,16
4および165に供給される。この信号は、インバータ
11i6,167.188を介してカウンタ169の入
力端子A、B、Cに達する。入力記号および出力記号は
、型番161のカウンタ169に関する。
端子162に供給されたクロックパルス信号は。
第1のフリップフロップ170およびカウンタ169の
タイミング動作を行わせ、インバータ171を介して第
2のフリップフロップ172のクロックパルス入力端子
に供給される。4つのナンド回路173.174.17
5および176はマルチプレクサを構成し、このマルチ
プレクサは、ツリツブフロップ172の出力端子Qのそ
れぞれのレベルに応じて、フリップフロップ170の出
力信号Q、またはカウンタ169の出力信号QDを、カ
ウンタ169の入力端子りに伝達する。マルチプレクサ
の出力端子およびフリップフロップ170の出力信号Q
は排他的オア回路177の入力端子に接続され、回路1
77の出力端子はカウンタ169のロード入力端子に接
続されテイル。
タイミング動作を行わせ、インバータ171を介して第
2のフリップフロップ172のクロックパルス入力端子
に供給される。4つのナンド回路173.174.17
5および176はマルチプレクサを構成し、このマルチ
プレクサは、ツリツブフロップ172の出力端子Qのそ
れぞれのレベルに応じて、フリップフロップ170の出
力信号Q、またはカウンタ169の出力信号QDを、カ
ウンタ169の入力端子りに伝達する。マルチプレクサ
の出力端子およびフリップフロップ170の出力信号Q
は排他的オア回路177の入力端子に接続され、回路1
77の出力端子はカウンタ169のロード入力端子に接
続されテイル。
入力端子161における信号が変化しない場合、ナンド
回路176の出力端子における信号が、マルチプレクサ
を介してカウンタのD入力端子に戻される。入力信号と
出力信号とが同じであるため。
回路176の出力端子における信号が、マルチプレクサ
を介してカウンタのD入力端子に戻される。入力信号と
出力信号とが同じであるため。
ロート入力端子はアクティブ低レベルである。入力端子
161における信号が変化すると、ロード入力端子にお
ける信号が高レベルになり、カウンタ169が計数を開
始する。所定のフィルタ数が3の場合、カウンタの計数
は4である。
161における信号が変化すると、ロード入力端子にお
ける信号が高レベルになり、カウンタ169が計数を開
始する。所定のフィルタ数が3の場合、カウンタの計数
は4である。
カウンタ169が値7に達する前に入力信号が再びもと
の状態に復帰した場合、ロード入力端子が低レベルにな
り、濾波作用が中止される。
の状態に復帰した場合、ロード入力端子が低レベルにな
り、濾波作用が中止される。
カウンタが最終計数7に達した場合、3人カアンド回路
179を介してフリップフロップ172のD入力端子に
高レベルが供給される。クロックパルスの次の負のフラ
ンクにおいて、フリップフロップ172の出力端子Qは
高レベルになり、マルチプレクサをツリツブフロップ1
70のQ出力端子に接続するため、そのときの入力信号
のレベルが、カウンタ169のD入力端子に供給される
。入力端子とカウンタ169のD入力端子とが等しいた
め、ロード入力端子が再び低レベルになり、入力情報を
出力端子178に通゛過させる。同時に、ツリツブフロ
ップ172のD入力端子が、フィルタ数3になることに
よって低レベルになる。クロックパルスの次の負のフラ
ンクにおいて、プリップフロップ172の出力端子Qは
が同様に低レベルになり、マルチプレクサを切り換える
ため、カウンタ169の出力信号が再びそのD入力端子
に戻される。
179を介してフリップフロップ172のD入力端子に
高レベルが供給される。クロックパルスの次の負のフラ
ンクにおいて、フリップフロップ172の出力端子Qは
高レベルになり、マルチプレクサをツリツブフロップ1
70のQ出力端子に接続するため、そのときの入力信号
のレベルが、カウンタ169のD入力端子に供給される
。入力端子とカウンタ169のD入力端子とが等しいた
め、ロード入力端子が再び低レベルになり、入力情報を
出力端子178に通゛過させる。同時に、ツリツブフロ
ップ172のD入力端子が、フィルタ数3になることに
よって低レベルになる。クロックパルスの次の負のフラ
ンクにおいて、プリップフロップ172の出力端子Qは
が同様に低レベルになり、マルチプレクサを切り換える
ため、カウンタ169の出力信号が再びそのD入力端子
に戻される。
ディジタルフィルタ13(第1図)の8つの並列出力信
号が、入力回路4に供給される0次に、入力回路4の8
つのチャネルのうちの1つを示す第7図によって、入力
回路の実施例を説明する。
号が、入力回路4に供給される0次に、入力回路4の8
つのチャネルのうちの1つを示す第7図によって、入力
回路の実施例を説明する。
端子121においてディジタルフィルタ13(第1図)
の出力信号が供給され、トライステートドライバ122
および出力端子123を介してデータバスl(第1図)
に供給される。さらに、選択信号C8が、制御入力端子
124を介してトライステートドライバ122に供給さ
れる。
の出力信号が供給され、トライステートドライバ122
および出力端子123を介してデータバスl(第1図)
に供給される。さらに、選択信号C8が、制御入力端子
124を介してトライステートドライバ122に供給さ
れる。
クロックパルス信号CLKが、入力端子127を介して
2つのプリップフロップ125および126のクロック
パルス入力端子に供給される。ツリツブプロップ125
,126によって、入力信号が1クロックパルス周期だ
け遅らせられる。排他的オア回路129によって、1つ
のクロックパルスから次のクロックパルスまでに入力信
号が変化したか否かが確かめられる。変化した場合には
、出力端子130において割り込みトリガ信号が送出さ
れる。
2つのプリップフロップ125および126のクロック
パルス入力端子に供給される。ツリツブプロップ125
,126によって、入力信号が1クロックパルス周期だ
け遅らせられる。排他的オア回路129によって、1つ
のクロックパルスから次のクロックパルスまでに入力信
号が変化したか否かが確かめられる。変化した場合には
、出力端子130において割り込みトリガ信号が送出さ
れる。
聚1!し11
信号の送出および周辺装置と関連して、すでに説明した
ように、送出された信号の入力によって、入力/出力装
置の検査が可能である、デイジタルフィルタの入力端子
にテストパターンが供給され、これによって生じた入力
回路4の出力信号の一致性が検査されることによって、
別の検査が行われる。これによって、本発明による装置
を入力用に使用する際の確実性が向上される。さらに、
このようにすることによって1本発明による装置を出力
用に使用する場合における誤りの精密な局部限定が可能
になる。
ように、送出された信号の入力によって、入力/出力装
置の検査が可能である、デイジタルフィルタの入力端子
にテストパターンが供給され、これによって生じた入力
回路4の出力信号の一致性が検査されることによって、
別の検査が行われる。これによって、本発明による装置
を入力用に使用する際の確実性が向上される。さらに、
このようにすることによって1本発明による装置を出力
用に使用する場合における誤りの精密な局部限定が可能
になる。
テストパターンを供給するため、制御ユニット2(第1
図)からデータバスlをテストパターンがテストパター
ンレジスタ7に書込まれ、ディジタルフィルタ13の入
力端子に供給される。テストパターンの供給時点は、制
御ワードレジスタ5の制御ビットによって定められる。
図)からデータバスlをテストパターンがテストパター
ンレジスタ7に書込まれ、ディジタルフィルタ13の入
力端子に供給される。テストパターンの供給時点は、制
御ワードレジスタ5の制御ビットによって定められる。
テストパターンレジスタ7は、入手可能な構成要素によ
って簡単に実現することができるため、詳細に説明する
必要はない、これは、主にトライステート出力端子を備
えた8要素レジスタを包含する。
って簡単に実現することができるため、詳細に説明する
必要はない、これは、主にトライステート出力端子を備
えた8要素レジスタを包含する。
テストパターンは、値lが8つの並列チャネルに連続的
に生じ、その場合、他のチャネルは値0が作用するよう
に合理的に構成されている。特に、このようにすること
によって、検査の対象とするそれぞれのチャネルの隣接
チャネルとの短絡が検査される。
に生じ、その場合、他のチャネルは値0が作用するよう
に合理的に構成されている。特に、このようにすること
によって、検査の対象とするそれぞれのチャネルの隣接
チャネルとの短絡が検査される。
11亘亘11
入力回路4および最終段回路9から、それぞれ8つの並
列信号が割り込みトリガ回路6に供給される。入力回路
4からの信号が、入力端子141(第8図)を介してJ
Kフリップフロップ143のJ入力端子に達し、この信
号が、端子145に供給されたクロックパルス信号CL
KによってJ入力端子に入力される。最終段回路9(第
1図)から供給されたそれぞれ1つの信号が、入力端子
142を介してJKフリップフロップ144に供給され
、この信号が、同様にlクロックパルス信号CLKによ
つて入力端子142に入力される。16フリツプフロツ
プ143.144の出力端子に“l”が生じている場合
、16人カオア回路146および出力端子147を介し
て割り込み信号が制御ユニットに供給される。
列信号が割り込みトリガ回路6に供給される。入力回路
4からの信号が、入力端子141(第8図)を介してJ
Kフリップフロップ143のJ入力端子に達し、この信
号が、端子145に供給されたクロックパルス信号CL
KによってJ入力端子に入力される。最終段回路9(第
1図)から供給されたそれぞれ1つの信号が、入力端子
142を介してJKフリップフロップ144に供給され
、この信号が、同様にlクロックパルス信号CLKによ
つて入力端子142に入力される。16フリツプフロツ
プ143.144の出力端子に“l”が生じている場合
、16人カオア回路146および出力端子147を介し
て割り込み信号が制御ユニットに供給される。
数個の割込みトリガ回路を備えた装置の場合。
制御ユニットは、入力が割込みを動作させた個々の回路
をi次走査する。このいわゆるPolling(極性)
の場合、第8図に示された回路において、端子153お
よび156に供給された選択パルスC3IおよびC32
によって、フリップフロップ143゜144の出力が、
レジスタ150,151を介して連続的に走査される。
をi次走査する。このいわゆるPolling(極性)
の場合、第8図に示された回路において、端子153お
よび156に供給された選択パルスC3IおよびC32
によって、フリップフロップ143゜144の出力が、
レジスタ150,151を介して連続的に走査される。
レジスタ150,151の出力端子は。
端子152を介してデータバス1のそれぞれの信号線と
接続されている。レジスタiso、tstの読出しの間
、フリップフロップ143,144のリセットによって
レジスタ150,151の内容が変化しないように、そ
のD入力端子が阻止される。
接続されている。レジスタiso、tstの読出しの間
、フリップフロップ143,144のリセットによって
レジスタ150,151の内容が変化しないように、そ
のD入力端子が阻止される。
個々の欠陥信号の伝達を阻止することが可能な信号S1
およびS2を、制、御ワードレジスタ5(81図)から
、入力端子154,155およびオア回路148゜14
9を介してツリツブフロップ143,144のリセット
入力端子に供給することがてきる。
およびS2を、制、御ワードレジスタ5(81図)から
、入力端子154,155およびオア回路148゜14
9を介してツリツブフロップ143,144のリセット
入力端子に供給することがてきる。
本発明の枠内において、割り込みベクトルを制御ユニッ
トに供給する割込み制御装置によって、割込み動作を行
うこともできる。
トに供給する割込み制御装置によって、割込み動作を行
うこともできる。
第9図に示されている整合回路によって、スイッチ18
1の入力端子182と反対側の端子が、アース電位また
はアース電位と異なる基準電圧に接続されていることと
無関係に、送信器、例えばスイッチ181の信号を受信
することができる。このような整合回路を備えた本発明
による装置は、回路またはプログラムの送信器への特別
な整合を個々に必要とすることなく、例えば、異なる製
造系列の機械集合体を一緒に接続する場合に2つの接続
形式が混り合った機械の制御に使用することができる。
1の入力端子182と反対側の端子が、アース電位また
はアース電位と異なる基準電圧に接続されていることと
無関係に、送信器、例えばスイッチ181の信号を受信
することができる。このような整合回路を備えた本発明
による装置は、回路またはプログラムの送信器への特別
な整合を個々に必要とすることなく、例えば、異なる製
造系列の機械集合体を一緒に接続する場合に2つの接続
形式が混り合った機械の制御に使用することができる。
送信器の種々の作動形式に自動的に整合させるため、基
準電圧(アース電位またはアース電位と異なる電圧)が
、入力端子183および分圧器184゜185を介して
、可制御二極切り換えスイッチ186の制御入力端子に
供給される。基準電圧がアース電位と異なる場合、切り
換えスイッチ186は、上方の実線で示した位置にある
。
準電圧(アース電位またはアース電位と異なる電圧)が
、入力端子183および分圧器184゜185を介して
、可制御二極切り換えスイッチ186の制御入力端子に
供給される。基準電圧がアース電位と異なる場合、切り
換えスイッチ186は、上方の実線で示した位置にある
。
さらに分圧器184,185の出力電圧が、2つの閾値
スイッチ189および193(イブノア形式の閾値スイ
ッチ193 )の切換入力端子に供給される。したがっ
て1分圧器184,185に正の電圧が供給された場合
、+s値スイッチ189の出力信号が出力端子190に
伝達されるようになる。その場合、閾値スイッチ193
の出力が阻止される。これには、切換入力端子に供給さ
れた場合に抵抗が高いいわゆるトライステート出力端子
を備えた閾値スイッチが好適に使用される0分圧器18
4,185に電圧がアース電位に等しい場合、閾値スイ
ッチ193の出力電圧が出力端子190に伝達されるが
、閾値スイッチ189の出力は阻止される。閾値スイッ
チ189と193とは、閾値スイッチ189が入力信号
と出力信号との間で反転を行わないのに反して、閾値ス
イッチ193の場合には反転装置が設けられている点が
相異する。
スイッチ189および193(イブノア形式の閾値スイ
ッチ193 )の切換入力端子に供給される。したがっ
て1分圧器184,185に正の電圧が供給された場合
、+s値スイッチ189の出力信号が出力端子190に
伝達されるようになる。その場合、閾値スイッチ193
の出力が阻止される。これには、切換入力端子に供給さ
れた場合に抵抗が高いいわゆるトライステート出力端子
を備えた閾値スイッチが好適に使用される0分圧器18
4,185に電圧がアース電位に等しい場合、閾値スイ
ッチ193の出力電圧が出力端子190に伝達されるが
、閾値スイッチ189の出力は阻止される。閾値スイッ
チ189と193とは、閾値スイッチ189が入力信号
と出力信号との間で反転を行わないのに反して、閾値ス
イッチ193の場合には反転装置が設けられている点が
相異する。
÷24Vに接続するスイッチ181が操作されると、抵
抗187.1118からなる分圧器を介して正の電位が
閾値スイッチの入力端子に供給される。これに基づいて
、閾値スイッチ189は、同様に、例えば5vの正電位
を出力端子190に供珍する。スイッチ181が開路さ
れている場合、閾値スイッチ189の入力端子はOvで
あり、したがって出力電圧も口Vである。
抗187.1118からなる分圧器を介して正の電位が
閾値スイッチの入力端子に供給される。これに基づいて
、閾値スイッチ189は、同様に、例えば5vの正電位
を出力端子190に供珍する。スイッチ181が開路さ
れている場合、閾値スイッチ189の入力端子はOvで
あり、したがって出力電圧も口Vである。
しかしながら、スイッチ181の代りに、アース電位に
接続されたスイッチ191が整合回路に接続され、同時
に点183が同様にアース電位に接続されている場合、
切り換えスイッチ186は下方の位置にあり、閾値スイ
ッチ193はアクティブにされる。スイッチ191が開
路されている場合、入力端子192および抵抗188を
介して供給された中5vの電圧が、閾値スイッチ193
の入力端子に供給される。その場合、閾値スイッチ19
3の出力電圧および出力端子190の電圧はOvである
。スイッチ191が閉路されると、閾値スイッチ193
の入力端子がアース電位になり、したがって出力電圧が
5vになる。
接続されたスイッチ191が整合回路に接続され、同時
に点183が同様にアース電位に接続されている場合、
切り換えスイッチ186は下方の位置にあり、閾値スイ
ッチ193はアクティブにされる。スイッチ191が開
路されている場合、入力端子192および抵抗188を
介して供給された中5vの電圧が、閾値スイッチ193
の入力端子に供給される。その場合、閾値スイッチ19
3の出力電圧および出力端子190の電圧はOvである
。スイッチ191が閉路されると、閾値スイッチ193
の入力端子がアース電位になり、したがって出力電圧が
5vになる。
したがって、それぞれのスイッチが、アース電位に接続
されるが、または正の動作電圧に接続されるかに拘わら
ず、第9図に示す整合回路は、スイッチが閉路した場合
に一方の論理レベルを送出し、スイッチが開路した場合
に他方の論理レベルを送出する。したがって、送信器に
おける回路またはプログラムの特別な整合装置を必要と
することなく、両方の形式の送信器(アース電位のスイ
ッチ、正電位のスイッチ)を、制御装置と共に交互にま
たは一緒に使用することができる。また。
されるが、または正の動作電圧に接続されるかに拘わら
ず、第9図に示す整合回路は、スイッチが閉路した場合
に一方の論理レベルを送出し、スイッチが開路した場合
に他方の論理レベルを送出する。したがって、送信器に
おける回路またはプログラムの特別な整合装置を必要と
することなく、両方の形式の送信器(アース電位のスイ
ッチ、正電位のスイッチ)を、制御装置と共に交互にま
たは一緒に使用することができる。また。
送信器がそれぞれアース電位に接続されているが、また
は正の電位に接続されているかについてのプログラム毎
の走査は不要である。
は正の電位に接続されているかについてのプログラム毎
の走査は不要である。
第1図は本発明による装置の一実施例を示すブロック図
、第2図は第1図に示す装置を構成する出力回路を詳細
に示す回路図、第3図は第1図に示す装置を構成するパ
ルス周波数分割器を詳細に示す回路図、第4a図、第4
b図はそれぞれ第1図にに示す装置を構成する最終段お
よび別の実施例を詳細に示す回路図、第5図は整合回路
の別の実施例を詳細に示す回路図、第6図は第1図に示
す装置を構成するディジタルフィルタを詳細に示す回路
図、第7図は第1図に示す装置を構成する入力回路を詳
細に示す回路図、第8図は第1図に示す装置を構成する
割り込みトリガ回路を詳細に示す回路図、第9図は整合
回路の別の実施例を詳細に示す回路図である。 1・・・・バス装置、 2・・・・制御ユニット、3
・・・・出力回路、 4・・・・入力レジスタ、5
・・・・制御ワードレジスタ、 6・・・・割グ込みトリガ回路、 7・・・・テストパターンレジスタ、 8・・・・出力端子、 9・・・・最終段、12・
・・・整合回路、 13・・・・ディジタルフィルタ、 21.22・・・・周辺装置、 31.32・・・・出力レジスタ(多入力レジスタ)、
39.40・・・・ゲート、 45.4B・・・・
読出し装置、52.53.54・・・・周波数分割器、
55φ・・・マルチプレクサ。 61・・・・トランジスタ、 s2・・・・周辺装置、 66.67・・・・出力電流検出装置、81.82・・
・・トランジスタ、 85・・・・周辺装置、 86・・・・端子、89.9
0・・・・出力電流検出装置、91・・・・入力端子、
92・・・・整合回路、125.126,129・・
・・比較手段、141.142・・・・入力端子。 147・・・・出力端子。
、第2図は第1図に示す装置を構成する出力回路を詳細
に示す回路図、第3図は第1図に示す装置を構成するパ
ルス周波数分割器を詳細に示す回路図、第4a図、第4
b図はそれぞれ第1図にに示す装置を構成する最終段お
よび別の実施例を詳細に示す回路図、第5図は整合回路
の別の実施例を詳細に示す回路図、第6図は第1図に示
す装置を構成するディジタルフィルタを詳細に示す回路
図、第7図は第1図に示す装置を構成する入力回路を詳
細に示す回路図、第8図は第1図に示す装置を構成する
割り込みトリガ回路を詳細に示す回路図、第9図は整合
回路の別の実施例を詳細に示す回路図である。 1・・・・バス装置、 2・・・・制御ユニット、3
・・・・出力回路、 4・・・・入力レジスタ、5
・・・・制御ワードレジスタ、 6・・・・割グ込みトリガ回路、 7・・・・テストパターンレジスタ、 8・・・・出力端子、 9・・・・最終段、12・
・・・整合回路、 13・・・・ディジタルフィルタ、 21.22・・・・周辺装置、 31.32・・・・出力レジスタ(多入力レジスタ)、
39.40・・・・ゲート、 45.4B・・・・
読出し装置、52.53.54・・・・周波数分割器、
55φ・・・マルチプレクサ。 61・・・・トランジスタ、 s2・・・・周辺装置、 66.67・・・・出力電流検出装置、81.82・・
・・トランジスタ、 85・・・・周辺装置、 86・・・・端子、89.9
0・・・・出力電流検出装置、91・・・・入力端子、
92・・・・整合回路、125.126,129・・
・・比較手段、141.142・・・・入力端子。 147・・・・出力端子。
Claims (1)
- 【特許請求の範囲】 1、周辺装置における、特に印刷機用のデイジタル制御
装置の信号出力装置であって、周辺装置が、バス装置、
出力レジスタおよび最終段を介して制御ユニットに接続
されたデイジタル制御装置の信号出力装置において、 出力レジスタ(31、32)の内容および最終段(9)
の出力信号が別個に走査されることを特徴とする、デイ
ジタル制御装置の信号出力装置。 2、最終段(9)の出力信号が、出力レジスタ(31、
32)の内容以外のアドレスによって走査可能である、
特許請求の範囲第1項記載の装置。 3、最終段(9)の出力信号が、出力レジスタ(31、
32)の内容以外のデータ線を介して走査可能である、
特許請求の範囲第1項記載の装置。 4、バス装置(1)の幅に相当する数個の出力レジスタ
(31、32)が、それぞれ出力回路(3)に包含され
ている、特許請求の範囲第1項ないし第3項のいずれか
1項に記載の装置。 5、出力端子(8)がそれぞれ1つのトランジスタ(5
1)を有する最終段からなり、トランジスタ(61)の
コレクタが、周辺装置(62)以外に負荷抵抗を有しな
い、特許請求の範囲第1項記載の装置。 6、出力端子(8)が、それぞれ2つのトランジスタ(
81、82)からなる最終段から構成され、これらのト
ランジスタ(81、82)は直列に接続され、一方また
は他方または双方のトランジスタ(81、82)が非導
通状態にあるように制御可能である、特許請求の範囲第
1項記載の装置。 7、最終段が、出力電流検出装置(66、67、89、
90)を有する、特許請求の範囲第1項記載の装置。 8、出力信号を走査するため入力レジスタ(4)が設け
られ、その入力端子がバス装置(1)に接続されている
、特許請求の範囲第1項記載の装置。 9、入力レジスタ(4)の前に整合回路(12)が接続
されている、特許請求の範囲第8項記載の装置。 10、整合回路(12)と入力レジスタ(4)との間に
それぞれ1つのデイジタルフイルタ(13)が設けられ
ている、特許請求の範囲第8項記載の装置。 11、最終段の出力端子が入力/出力端子(8)として
設計され、制御ユニット(2)の適当なプログラミング
によって、それぞれの入力/出力端子(8)を個々に入
力端子または出力端子として定めることができる、特許
請求の範囲第8項または第9項記載の装置。 12、周辺装置(85)がそれぞれ2つの端子を有し、
それぞれ1つの端子が装置の入力/出力端子(8)と接
続され、それぞれ他方の端子(86)が基準電位(基準
電圧またはアース電位)に接続され、基準電位が制御の
ため整合回路(92)の別の入力端子に供給される、特
許請求の範囲第11項記載の装置。 13、直列に接続された2つのトランジスタ(81、8
2)からなる最終段を使用する場合、トランジスタ(8
1、82)の出力端子(84)と反対側の端子に基準電
位と異なる電圧が作用したトランジスタ(81、82)
が駆動されるように、それぞれの最終段が基準電位に応
じて制御される、特許請求の範囲第12項記載の装置。 14、周辺装置のまたは周辺装置における、特に印刷機
用のデイジタル制御装置の信号を入力および/または出
力する装置であって、入力回路の出力側および出力回路
の入力側が制御ユニットに接続され、入力回路および/
または出力回路の監視が行われるデイジタル制御装置の
信号入力/出力装置において、 制御ユニット(2)からテストパターンレジスタ(7)
を介して、試験信号を入力回路(4)の入力端子に供給
することができ、制御ユニット(2)において入力回路
(4)の出力信号が試験信号と比較されることを特徴と
するデイジタル制御装置の信号入力/出力装置。 15、それぞれマルチデイジットデータワードを形成す
る数個の並列信号用の入力回路(4)およびテストパタ
ーンレジスタ(7)が設けられ、連続的に個々の位置を
第1の値の後に第2の値が占め、次に再び第1の値が占
めることによってテストパターンが形成される、特許請
求の範囲第14項記載の装置。 16、入力回路(4)が、それぞれの位置の連続する値
を比較する手段(125、126、129)を有し、こ
の手段(125、126、129)が、プログラムの進
行の中断(割込み)を行わせる回路(6)に接続されて
いる、特許請求の範囲第14項記載の装置。 17、監視装置(4、6、7、12、13)が出力端子
(8)に接続され、監視装置の信号が、送出する値だけ
でなく、出力端子(8)に接続された周辺装置(21、
22)の特性に依存する、特許請求の範囲第14項記載
の装置。 18、周辺装置の、または周辺装置における、特に印刷
機用のデイジタル制御装置の信号を入力および/または
出力する装置であって、入力回路の出力側および出力回
路の入力側が制御ユニットに接続され、入力回路および
/または出力回路の監視が行われるデイジタル制御装置
の信号入力/出力装置において、 出力回路(3)が、供給される信号をパルス信号と結合
することを可能にするゲート(39、40)を有するこ
とを特徴とするデイジタル制御装置の信号入力/出力装
置。 19、数個の並列信号の出力回路(3)が設けられ、パ
ルス信号が、供給されたパルスクロック信号の周波数分
割によって発生され、それぞれの並列信号に対して互い
に無関係に分割比を調整することができる、特許請求の
範囲第18項記載の装置。 20、それぞれの並列信号の分割比を調整するためマル
チプレクサ(55)が設けられ、このマルチプレクサ(
55)は、これに供給された制御信号に応じた、周波数
分割器(52、53、54)の数個の出力端子のうちの
1つを出力回路(3)のゲート(39)と接続し、制御
信号が制御ワードレジスタ(5)から供給され、この制
御ワードレジスタ(5)は、入力側が制御ユニット(2
)に接続されている、特許請求の範囲第19項記載の装
置。 21、出力回路(3)に記憶された値を制御ユニット(
2)によって読出す装置(45、46)を出力回路(3
)が備えている、特許請求の範囲第18項記載の装置。 22、出力回路(3)が2つの多要素レジスタ(31、
32)を備え、そのデータ入力端子がデータバス(1)
にビット的に並列に接続され、そのデータ受信入力端子
が、制御ユニット(2)から分離して駆動可能であり、
多要素レジスタ(31、32)の出力信号が、互いにビ
ット的に、およびそれぞれのパルス信号と結合される、
特許請求の範囲第18項記載の装置。 23、周辺装置の、または周辺装置における、特に印刷
機用のデイジタル制御装置の信号を入力および/または
出力する装置であって、入力回路の出力側および出力回
路の入力側が制御ユニットに接続され、入力回路および
/または出力回路の監視が行われるデイジタル制御装置
の信号入力/出力装置において、 制御ユニット(2)におけるプログラムの進行の中断を
行わせる回路(6)が設けられ、その入力端子に数個の
並列信号を入力回路から供給し、電流検出信号を最終段
から供給することができることを特徴とする、デイジタ
ル制御装置の信号入力/出力装置。 24、中断を行わせる回路(6)が、制御ユニット(2
)に接続する出力端子(147)を有し、この出力端子
(147)は、少なくとも1つの入力端子(141、1
42)に信号が発生した場合に中断信号を送出し、それ
ぞれの入力端子(141、142)に対してレジスタ位
置が設けられ、その内容を制御ユニット(2)から走査
することができる、特許請求の範囲第23項記載の装置
。 25、入力端子(141、142)に供給された信号を
、制御ワードレジスタ(5)の内容に応じて阻止するこ
とができる、特許請求の範囲第23項記載の装置。 26、プログラムの進行の中断を行わせる回路(6)が
、制御ユニット(2)に接続する出力端子を有し、この
出力端子が、入力端子の1つに信号が供給された際に、
内容がそれぞれの入力を表わすデータワードを送出する
、特許請求の範囲第23項記載の装置。 27、周辺装置の、または周辺装置における、特に印刷
機用のデイジタル制御装置の信号を入力および/または
出力する装置であって、入力回路の出力側および出力回
路の入力側が制御ユニットに接続され、入力回路および
/または出力回路の監視が行われるデイジタル制御装置
の信号入力/出力装置において、 周辺装置(21、22)に接続された入力端子(8)と
数個の並列信号の入力回路(4)との間に、整合回路(
12)およびそれぞれの数個の並列信号のデイジタルフ
イルタ(13)が設けられ、濾波作用が、供給されたク
ロックパルス信号の数周期の間行われることを特徴とす
る、デイジタル制御装置の信号入力/出力装置。 28、制御ワードレジスタ(5)の内容に応じて、周期
数を調整することができる、特許請求の範囲第27項記
載の装置。 29、クロックパルス信号が、システムクロックパルス
信号の周波数分割によって導出され、分割比が、制御ワ
ードレジスタ(5)の内容に応じて調整することができ
る、特許請求の範囲第27項記載の装置。
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