JPS61235771A - 論理回路診断方式 - Google Patents
論理回路診断方式Info
- Publication number
- JPS61235771A JPS61235771A JP60076431A JP7643185A JPS61235771A JP S61235771 A JPS61235771 A JP S61235771A JP 60076431 A JP60076431 A JP 60076431A JP 7643185 A JP7643185 A JP 7643185A JP S61235771 A JPS61235771 A JP S61235771A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- test
- clock signal
- diagnostic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野」
本発明は、論理回路の診断方式に関シ、特に、。
診断テストパターン数を減少させることに好適な診断方
式に関する。
式に関する。
〔発明の背景」
従来の、診断方式では、参考文献「論理装置のCADJ
S’56年3月20発行−社団法人情報処理学会68ペ
ージに示されるように、順序回路については、実用的に
は、時間的に展開された組合わせ回路として扱かわれて
おり、その結果クロック信号の′″HHルベル″LLル
ベルそれぞれ、1テストパターンとして扱かわれ1クロ
ツクサイクルは、2テストパターンに展開される。その
ため、カウンタ等7リツプフロツプを多段に用いている
回路の診断パターン数は、非常に大きいものになり、試
験機のパターンを記憶する記憶装置を大容ttこする必
要がある。
S’56年3月20発行−社団法人情報処理学会68ペ
ージに示されるように、順序回路については、実用的に
は、時間的に展開された組合わせ回路として扱かわれて
おり、その結果クロック信号の′″HHルベル″LLル
ベルそれぞれ、1テストパターンとして扱かわれ1クロ
ツクサイクルは、2テストパターンに展開される。その
ため、カウンタ等7リツプフロツプを多段に用いている
回路の診断パターン数は、非常に大きいものになり、試
験機のパターンを記憶する記憶装置を大容ttこする必
要がある。
本発明の目的は、前項で述べた、公知例の欠点である診
断テストパターン増大による試験極の記憶装置の大容量
化を行なわずに、故障検出能力が同等な、診断を可能と
する診断方式を提供することにある。
断テストパターン増大による試験極の記憶装置の大容量
化を行なわずに、故障検出能力が同等な、診断を可能と
する診断方式を提供することにある。
(発明の概要〕
上記目的を達成するために、診断パターン数を故障検出
能力を損うことなしに減少させる必要がある。そのため
lこ、クロック信号が、通常2以上のテストパターンで
1サイクルとなっているのを圧縮する手法を用いること
とした。すなわち本発明は、フリップフロップを動作さ
せるために必要なりロック周期は、1テストパターンの
出力時間内に、十分発生可能である(テストサイクルは
約100マイクロ秒でクロック周期は、数十ナノ秒であ
る)から、クロックのみ変化して他のデータ信号が変化
しないテストパターンについては、削除し、かわりに、
クロック圧縮信号を発生し、被試験装置にクロックを供
給する回路を試験機に付加することを特徴とする診断方
式である。
能力を損うことなしに減少させる必要がある。そのため
lこ、クロック信号が、通常2以上のテストパターンで
1サイクルとなっているのを圧縮する手法を用いること
とした。すなわち本発明は、フリップフロップを動作さ
せるために必要なりロック周期は、1テストパターンの
出力時間内に、十分発生可能である(テストサイクルは
約100マイクロ秒でクロック周期は、数十ナノ秒であ
る)から、クロックのみ変化して他のデータ信号が変化
しないテストパターンについては、削除し、かわりに、
クロック圧縮信号を発生し、被試験装置にクロックを供
給する回路を試験機に付加することを特徴とする診断方
式である。
〔発明の実施例」
以下、本発明の一実施例を、第1図、第2図により説明
する。
する。
診断テストパターン発生器1では、あらかじめ圧縮され
たテストパターンを記憶している。
たテストパターンを記憶している。
その圧縮方法は、第2図に示すように、データ便号(1
2及13)が変化せず、クロック信号14のみが、変化
しているテストパターンの時は、データ信号を15及1
6のように圧縮し、クロック発生要求信号20を、テス
トパターンとして追加する。
2及13)が変化せず、クロック信号14のみが、変化
しているテストパターンの時は、データ信号を15及1
6のように圧縮し、クロック発生要求信号20を、テス
トパターンとして追加する。
診断テストパターン発生器1より出力される信号のうち
、データ信号8はそのまま、被試験装置6に供給され、
クロック信号6は、パターン圧縮器2に入力され、クロ
ック発生要求信号5が、出力されている時は、被試験装
置3に供給され、クロック発生要求信号5が出力されて
いない時は、パターン圧縮器2に内蔵される、クロック
発生器4より、クロック信号が、被試験装置3に供給さ
れる。但し、クロック発生器4より出力される、クロッ
ク信号は、テストサイクル18より短くかつ7リツプフ
ロツプを動作させるに十分なパルス幅を保障する周期で
あるまた、テストサイクルに同期している。上述の方法
によりテストパターンを圧縮することが可能である。
、データ信号8はそのまま、被試験装置6に供給され、
クロック信号6は、パターン圧縮器2に入力され、クロ
ック発生要求信号5が、出力されている時は、被試験装
置3に供給され、クロック発生要求信号5が出力されて
いない時は、パターン圧縮器2に内蔵される、クロック
発生器4より、クロック信号が、被試験装置3に供給さ
れる。但し、クロック発生器4より出力される、クロッ
ク信号は、テストサイクル18より短くかつ7リツプフ
ロツプを動作させるに十分なパルス幅を保障する周期で
あるまた、テストサイクルに同期している。上述の方法
によりテストパターンを圧縮することが可能である。
〔発明の効果」
本発明によれば、診断テストパターン数を減少させるこ
とが出来る。同期式論理回路でテストパターン数を最高
50−減らすことが可能である。
とが出来る。同期式論理回路でテストパターン数を最高
50−減らすことが可能である。
よって、試験機の記憶容量を増大することなく論理規模
の大きい回路を診断出来る効果がある。
の大きい回路を診断出来る効果がある。
第1図は、本発明の一実施例を実現するための、診断シ
ステムの構成図、第2図は、診断テストパターンの入力
波形の、変換の様子を示す説明図である。 2・・・パターン圧縮器、 3・・・被試験装置、4
・・・クロック発生器、 5・・・パターン圧縮要求信号、8・・データ信号、9
・・・データ1M号、17・・・クロック信号、1日・
・・テストサイクル時間、19・・・圧縮時間、20・
・・クロック発生要求信号。
ステムの構成図、第2図は、診断テストパターンの入力
波形の、変換の様子を示す説明図である。 2・・・パターン圧縮器、 3・・・被試験装置、4
・・・クロック発生器、 5・・・パターン圧縮要求信号、8・・データ信号、9
・・・データ1M号、17・・・クロック信号、1日・
・・テストサイクル時間、19・・・圧縮時間、20・
・・クロック発生要求信号。
Claims (1)
- 1 論理回路を駆動するための駆動回路と該駆動回路に
信号を与えるための入力データ列を記憶装置論理回路の
出力信号を観測する測定回路と測定結果を記憶する記憶
装置、期待する出力信号の値を記憶装置及び出力結果と
、期待の比較判定を行う回路より成る、診断装置におい
て、入力信号のうちクロック信号のみの入力変化タイミ
ングを可変にする回路を付加していることを特徴とする
論理回路診断方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60076431A JPS61235771A (ja) | 1985-04-12 | 1985-04-12 | 論理回路診断方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60076431A JPS61235771A (ja) | 1985-04-12 | 1985-04-12 | 論理回路診断方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61235771A true JPS61235771A (ja) | 1986-10-21 |
Family
ID=13604967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60076431A Pending JPS61235771A (ja) | 1985-04-12 | 1985-04-12 | 論理回路診断方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61235771A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63159923A (ja) * | 1986-12-12 | 1988-07-02 | ハイデルベルガー ドルックマシーネン アクチエンゲゼルシャフト | 印刷機用デイジタル制御システムの信号入出力回路 |
-
1985
- 1985-04-12 JP JP60076431A patent/JPS61235771A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63159923A (ja) * | 1986-12-12 | 1988-07-02 | ハイデルベルガー ドルックマシーネン アクチエンゲゼルシャフト | 印刷機用デイジタル制御システムの信号入出力回路 |
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