JP3095853B2 - Time axis correction device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ＶＴＲ等の情報再生機
能を有する装置において再生信号の時間軸を補正する時
間軸補正装置に係り、詳しくは、瞬時的に生じる速度誤
差を除去するようにした時間軸補正装置に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time axis correcting apparatus for correcting a time axis of a reproduced signal in an apparatus having an information reproducing function such as a VTR, and more particularly, to a method for removing an instantaneous speed error. And a time axis correction device.

【０００２】[0002]

【従来の技術】例えば、ＶＴＲにおいては、磁気テープ
と再生ヘッドとの相対速度の変動等により、再生信号に
ジッタとよばれる時間軸誤差が生じ、そのまま再生を行
うと再生画像が横ゆれ等により乱れてしまう。このた
め、従来のＶＴＲには、以下に説明するように、時間軸
誤差を除去する時間軸補正装置が設けられている。2. Description of the Related Art For example, in a VTR, a time axis error called jitter occurs in a reproduced signal due to a change in relative speed between a magnetic tape and a reproducing head. It will be disturbed. For this reason, a conventional VTR is provided with a time axis correction device for removing a time axis error as described below.

【０００３】この時間軸補正装置では、例えば、図７に
示すように、入力信号（再生信号）を入力信号に同期し
た書込みクロックＷＣＫでＡ／Ｄ変換器（図中、Ａ／
Ｄ）３１によりディジタル化してメモリ３２に書込むこ
とによりジッタを除去し、その入力信号を基準クロック
で読出してＤ／Ａ変換器（図中、Ｄ／Ａ）３３によりア
ナログに変換するようになっている。In this time axis correction device, for example, as shown in FIG. 7, an A / D converter (A / D converter in FIG. 7) converts an input signal (reproduction signal) with a write clock WCK synchronized with the input signal.
D) digitizing by 31 and writing to the memory 32 to remove jitter, read out the input signal with a reference clock, and convert it to analog by a D / A converter (D / A in the figure) 33. ing.

【０００４】メモリ３２の書込みアドレスは、上記の書
込みクロックＷＣＫに基づいて書込みアドレス発生部３
４で発生したものであり、この書込みアドレス発生部３
４は、再生水平同期信号（以降、適宜、テープＨと称す
る）で１Ｈ毎にクリアされる。また、メモリ３２から入
力信号を読出すときの読出しアドレスは、基準クロック
に基づいて読出しアドレス発生部３５で発生し、この読
出しアドレス発生部３５は、安定した基準水平同期信号
（以降、適宜、基準Ｈと称する）でクリアされる。The write address of the memory 32 is determined based on the write clock WCK described above.
4 and the write address generator 3
4 is cleared every 1H by a reproduction horizontal synchronization signal (hereinafter, appropriately referred to as a tape H). A read address for reading an input signal from the memory 32 is generated by a read address generator 35 based on a reference clock, and the read address generator 35 generates a stable reference horizontal synchronizing signal (hereinafter referred to as a reference H).

【０００５】このような時間軸補正装置においては、ジ
ッタを除去するため、書込みクロックＷＣＫを正確に入
力信号に同期させる必要がある。そこで、上記の時間軸
補正装置は、多相クロック作成部３６、基準信号検出部
３７およびクロック選択部３８を備え、これらにより、
以下のようにして書込みクロックＷＣＫを発生するよう
に構成されている。In such a time axis correction apparatus, it is necessary to accurately synchronize the write clock WCK with the input signal in order to remove jitter. Therefore, the above-described time axis correction device includes a multi-phase clock generation unit 36, a reference signal detection unit 37, and a clock selection unit 38.
It is configured to generate the write clock WCK as follows.

【０００６】多相クロック作成部３６では、入力信号と
位相的に非同期な安定した基準クロックを基にして微小
な位相差を有した複数の多相クロックが作成される。一
方、基準信号検出部３７により入力信号からテープＨが
検出されて抜き出される。そして、クロック選択部３８
にて、多相クロックから基準信号に位相的に最も近いク
ロックが選択されて、入力信号に同期した書込みクロッ
クＷＣＫとして出力される。The multi-phase clock generator 36 generates a plurality of multi-phase clocks having a minute phase difference based on a stable reference clock that is asynchronous in phase with the input signal. On the other hand, the tape H is detected from the input signal by the reference signal detection unit 37 and is extracted. Then, the clock selection unit 38
, A clock closest in phase to the reference signal is selected from the multi-phase clock, and is output as a write clock WCK synchronized with the input signal.

【０００７】[0007]

【発明が解決しようとする課題】ところが、上記のよう
にして得られた書込みクロックＷＣＫは、基準クロック
と同じ周波数であるため、ベロシティエラーとよばれる
１Ｈの間に生じる瞬時的な速度誤差が生じた場合、入力
信号の１Ｈの長さが変動し、書込みクロックＷＣＫが正
確に入力信号に同期しなくなる。このため、メモリ３２
に入力信号の書込みを行うための書込みアドレスの数が
変動し、ベロシティエラーを正確に除去することができ
なくなるという不都合が生じる。However, since the write clock WCK obtained as described above has the same frequency as the reference clock, an instantaneous speed error which occurs between 1H called a velocity error occurs. In this case, the length of 1H of the input signal fluctuates, and the write clock WCK is not accurately synchronized with the input signal. Therefore, the memory 32
In this case, the number of write addresses for writing the input signal fluctuates, and it becomes impossible to accurately remove the velocity error.

【０００８】ベロシティエラーが累積すると、再生信号
は、１Ｈの後半のジッタが大きなものとなって１Ｈの長
さが変化する。そして、その再生信号をモニタに表示さ
せると、再生画像の右端が不揃いになるベロシティエラ
ー特有の乱れが生じて画質低下を来すことになる。When the velocity error is accumulated, the reproduced signal has a large jitter in the latter half of 1H and the length of 1H changes. Then, when the reproduced signal is displayed on a monitor, a disturbance peculiar to a velocity error in which the right end of the reproduced image is irregular occurs, and the image quality is reduced.

【０００９】本発明は、上記の事情に鑑みてなされたも
のであって、ベロシティエラーを含むジッタを１Ｈ全体
にわたって正確に除去して、時間軸補正を高精度に行う
ことを目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to accurately remove a jitter including a velocity error over the entire 1H and to perform time axis correction with high accuracy.

【００１０】[0010]

【課題を解決するための手段】本発明の時間軸補正装置
は、上記の課題を解決するために、入力信号を保持する
第１メモリと、この第１メモリから読出された入力信号
を保持して基準クロックで読出す第２メモリと、基準ク
ロックを基にして位相の異なるクロックを複数作成する
多相クロック作成手段と、この多相クロック作成手段に
より作成されたクロックから入力信号に付加されている
水平同期信号等の基準信号にほぼ同期するクロックを上
記第１メモリに入力信号を書込むためのクロックとして
選択するクロック選択手段と、このクロック選択手段に
より選択されたクロックの上記基準信号で区切られる期
間（例えば、１Ｈ）当たりのクロック数の、正規の基準
信号で区切られる期間当たりの基準クロックのクロック
数に対する増減分に応じた間隔で上記多相クロック作成
手段により作成されたクロックを切り換えることによ
り、所定期間（例えば、正規の１Ｈ）当たりのクロック
数が一定となるクロックを作成し、このクロックを上記
第１メモリから入力信号を読出させるとともに上記第２
メモリに入力信号を書込むためのクロックとして出力す
る多相クロック切換手段とを備えていることを特徴とし
ている。In order to solve the above-mentioned problems, a time axis correcting apparatus according to the present invention has a first memory for holding an input signal and a first memory for holding an input signal read from the first memory. A second memory for reading out the data with a reference clock, multi-phase clock generation means for generating a plurality of clocks having different phases based on the reference clock, and a clock added by the multi-phase clock generation means to the input signal. A clock selecting means for selecting a clock substantially synchronized with a reference signal such as a horizontal synchronizing signal as a clock for writing an input signal to the first memory; and a clock selected by the clock selecting means separated by the reference signal. Of the number of clocks per period (eg, 1H)
Clock of reference clock per period separated by signal
By switching the clocks generated by the multi-phase clock generating means at intervals corresponding to the increase / decrease in the number, a clock is generated in which the number of clocks per predetermined period (for example, regular 1H) is constant, and this clock is generated. An input signal is read from the first memory and the second signal is read.
A multi-phase clock switching means for outputting as a clock for writing an input signal to the memory.

【００１１】[0011]

【作用】上記の構成をＶＴＲに適用した場合、多相クロ
ック作成手段で作成された複数のクロック（多相クロッ
ク）から、クロック選択手段により、入力信号となる再
生信号の基準信号、例えば水平同期信号に同期するもの
が書込みクロックとして選択される。入力信号は、この
書込みクロックにより第１メモリに書込まれ、この時点
で書込みクロックの１クロック以下のジッタまでが除去
されるが、残留しているベロシティエラーの影響により
１Ｈの後半部の長さが変動し、全体として１Ｈの長さが
正規の長さに対し変化したものとなる。When the above configuration is applied to a VTR, a reference signal of a reproduced signal to be an input signal, for example, a horizontal synchronization signal, is input from a plurality of clocks (multi-phase clocks) generated by the multi-phase clock generation means by a clock selection means. The one synchronized with the signal is selected as the write clock. The input signal is written to the first memory by this write clock, and at this time, jitter of one clock or less of the write clock is removed, but the length of the latter half of 1H is affected by the residual velocity error. Fluctuates, and the length of 1H changes from the normal length as a whole.

【００１２】また、多相クロック切換手段により、上記
の書込みクロックの入力信号の１Ｈ当たりのクロック数
に基づいて、所定期間（正規の１Ｈ）当たりのクロック
数が一定となるように多相クロックが切り換えられて出
力される。具体的には、入力信号の１Ｈ当たりのクロッ
ク数の正規の１Ｈ当たりの基準クロックのクロック数に
対する増減分に応じて多相クロックの切り換えのタイミ
ングを制御してクロックの位相を変化させることによ
り、正規の１Ｈ当たりのクロック数が一定のクロックが
作成される。Further, the multi-phase clock switching means converts the multi-phase clock based on the number of clocks per 1 H of the input signal of the write clock so that the number of clocks per predetermined period (regular 1 H) becomes constant. It is switched and output. Specifically, the number of clocks per 1H of the input signal is equal to the regular number of clocks of the reference clock per 1H.
By controlling the timing of switching of the multi-phase clock to change the clock phase in accordance with the increment or decrement against number of clocks per 1H regular constant clock is created.

【００１３】したがって、入力信号は、上記のようにし
て作成されたクロックにより第１メモリから読出される
と、１Ｈが正規の長さに補正される。引続き、入力信号
は、同じクロックで第２メモリに書込まれると、その時
点でベロシティエラーが除去される。そして、入力信号
は、安定した基準クロックにより一定の間隔で第２メモ
リから読出されると、ベロシティエラーが除去されて、
高精度に時間軸補正が施されることになる。Therefore, when the input signal is read from the first memory by the clock generated as described above, 1H is corrected to a normal length. Subsequently, when the input signal is written to the second memory at the same clock, the velocity error is removed at that point. When the input signal is read from the second memory at regular intervals by a stable reference clock, the velocity error is removed,
Time axis correction is performed with high accuracy.

【００１４】このように、上記の構成は、入力信号に同
期するクロックを用いて第１メモリに入力信号を書込ん
だうえ、入力信号の１Ｈ当たりのクロック数の増減分を
ベロシティエラーのデータとして、これを基にクロック
数を補正し、さらに、このクロックを用いて入力信号の
第１メモリからの読出しおよび第２メモリへの書込みを
行うようにしている。それゆえ、上記の構成によれば、
ベロシティエラーを確実に除去することができる。As described above, in the above configuration, the input signal is written into the first memory using the clock synchronized with the input signal, and the increase or decrease in the number of clocks per 1 H of the input signal is used as velocity error data. The number of clocks is corrected based on this, and further, the input signal is read from the first memory and written to the second memory using the clock. Therefore, according to the above configuration,
Velocity errors can be reliably removed.

【００１５】[0015]

【実施例】本発明をＶＴＲの時間軸補正装置に適用した
一実施例について図１ないし図６に基づいて説明すれ
ば、以下の通りである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to a VTR time axis correcting apparatus will be described below with reference to FIGS.

【００１６】本実施例に係る時間軸補正装置は、図１に
示すように、Ａ／Ｄ変換器（図中、Ａ／Ｄ）１、メモリ
２・３、Ｄ／Ａ変換器（図中、Ｄ／Ａ）４、書込みアド
レス発生部５・６、読出しアドレス発生部７・８、書込
みクロック発生部９、および多相クロック切換部１０に
より構成されている。As shown in FIG. 1, the time axis correction device according to the present embodiment includes an A / D converter (A / D in FIG. 1), memories 2 and 3, and a D / A converter (FIG. D / A) 4, write address generators 5 and 6, read address generators 7 and 8, write clock generator 9, and polyphase clock switcher 10.

【００１７】Ａ／Ｄ変換器１は、入力信号としての再生
信号をディジタルに変換する回路であり、書込みクロッ
ク発生部９にて発生する書込みクロックＷＣＫで標本化
を行うようになっている。第１メモリとしてのメモリ２
は、Ａ／Ｄ変換器１から出力されるディジタルデータを
保持する半導体メモリであり、第２メモリとしてのメモ
リ３は、メモリ２から読出されるディジタルデータを保
持する半導体メモリである。上記メモリ２・３は、ライ
ン単位でディジタルデータの書込みおよび読出しを行う
ようになっている。Ｄ／Ａ変換器４は、メモリ３から読
出されるディジタルデータを基準クロックでアナログに
変換する回路である。The A / D converter 1 is a circuit for converting a reproduced signal as an input signal into a digital signal. The A / D converter 1 performs sampling with a write clock WCK generated by a write clock generator 9. Memory 2 as first memory
Is a semiconductor memory for holding digital data output from the A / D converter 1, and a memory 3 as a second memory is a semiconductor memory for holding digital data read from the memory 2. The memories 2 and 3 perform writing and reading of digital data in line units. The D / A converter 4 is a circuit that converts digital data read from the memory 3 to analog with a reference clock.

【００１８】書込みアドレス発生部５は、メモリ２にデ
ィジタルデータを書込ませる際に、メモリ２に与える書
込みアドレスを書込みクロックＷＣＫに基づいて発生す
るアドレスカウンタである。この書込みアドレス発生部
５は、後述する書込みクロック発生部９の基準信号検出
部１１により検出されたテープＨのタイミングでクリア
され、書込みアドレスの発生開始時期を１Ｈ毎にコント
ロールするようになっている。The write address generator 5 is an address counter that generates a write address to be given to the memory 2 based on a write clock WCK when writing digital data to the memory 2. The write address generator 5 is cleared at the timing of the tape H detected by the reference signal detector 11 of the write clock generator 9 described later, and controls the generation start timing of the write address every 1H. .

【００１９】読出しアドレス発生部７は、メモリ２から
ディジタルデータを読出させる際に、メモリ２に与える
読出しアドレスを多相クロック切換部１０で発生する補
正クロックｆＣＫに基づいて発生するアドレスカウンタ
である。この読出しアドレス発生部７は、基準Ｈのタイ
ミングでクリアされ、書込みアドレスの発生開始時期を
１Ｈ毎にコントロールするようになっている。The read address generator 7 is an address counter that generates a read address to be given to the memory 2 based on the correction clock fCK generated by the multi-phase clock switching unit 10 when reading digital data from the memory 2. The read address generator 7 is cleared at the timing of the reference H, and controls the generation start timing of the write address every 1H.

【００２０】書込みアドレス発生部６は、メモリ３に与
える書込みアドレスを補正クロックｆＣＫに基づいて発
生するアドレスカウンタである。また、読出しアドレス
発生部８は、メモリ３に与える読出しアドレスを基準ク
ロックに基づいて発生するアドレスカウンタである。上
記書込みアドレス発生部６および読出しアドレス発生部
８は、ともに基準Ｈのタイミングでクリアされ、読出し
および書込みアドレスの発生開始時期を１Ｈ毎にコント
ロールするようになっている。The write address generator 6 is an address counter that generates a write address to be given to the memory 3 based on the correction clock fCK. The read address generator 8 is an address counter that generates a read address to be given to the memory 3 based on a reference clock. The write address generator 6 and the read address generator 8 are both cleared at the reference H timing, and control the start timing of generation of read and write addresses every 1H.

【００２１】書込みクロック発生手段としての書込みク
ロック発生部９は、基準信号検出部１１と、多相クロッ
ク作成部１２と、クロック選択部１３とからなってい
る。The write clock generator 9 as a write clock generator includes a reference signal detector 11, a multi-phase clock generator 12, and a clock selector 13.

【００２２】基準信号検出部１１は、再生信号に付加さ
れている基準信号としてのテープＨを取り出す回路であ
る。多相クロック作成部１２は、基準クロックの位相を
僅かずつ等しく遅延させて位相の異なるｎ個の多相クロ
ックｎＣＫを作成する回路である。クロック選択部１３
は、多相クロック作成部１２で作成された多相クロック
ｎＣＫから、基準信号検出部１１で検出されたテープＨ
に位相的に最も近いクロックを書込みクロックＷＣＫと
して選択する回路である。The reference signal detecting section 11 is a circuit for taking out the tape H as a reference signal added to the reproduced signal. The multi-phase clock generator 12 is a circuit that generates n multi-phase clocks nCK having different phases by slightly delaying the phase of the reference clock equally. Clock selector 13
Is the tape H detected by the reference signal detection unit 11 from the multi-phase clock nCK generated by the multi-phase clock generation unit 12.
Is a circuit which selects the clock closest in phase to the write clock WCK.

【００２３】多相クロック切換手段としての多相クロッ
ク切換部１０は、多相クロック作成部１２により作成さ
れた多相クロックｎＣＫを、入力信号の１Ｈ当たりの書
込みクロックＷＣＫのクロック数に基づいて切り換え、
メモリ２に与える読出しクロックおよびメモリ３に与え
る書込みクロックとなる補正クロックｆＣＫを作成する
ように構成されている。A polyphase clock switching unit 10 as a polyphase clock switching means switches the polyphase clock nCK generated by the polyphase clock generation unit 12 based on the number of write clocks WCK per 1 H of an input signal. ,
It is configured to generate a correction clock fCK serving as a read clock applied to the memory 2 and a write clock applied to the memory 3.

【００２４】上記多相クロック切換部１０は、図２に示
すように、基準パルス作成部１４と、ゲートクロック発
生部１５と、ゲート作成部１６と、マルチプレクサ１７
と、出力ゲート部１８とからなっている。基準パルス作
成部１４は、基準Ｈを基にして、パルス幅が基準クロッ
クの１クロックと同じパルス幅で１Ｈ周期の負の基準パ
ルスを作成する回路である。As shown in FIG. 2, the multi-phase clock switching section 10 includes a reference pulse creating section 14, a gate clock generating section 15, a gate creating section 16, a multiplexer 17
And an output gate unit 18. The reference pulse generator 14 is a circuit that generates a negative reference pulse having a pulse width equal to one clock of the reference clock and a 1H cycle based on the reference H.

【００２５】ゲートクロック発生部１５は、書込みクロ
ックＷＣＫおよびテープＨに基づいてゲート作成部１６
に与えるゲートクロックＧＣＫを発生する回路である。
ゲートクロック発生部１５は、１Ｈカウンタ１９、ラッ
チ２０、ＲＯＭ２１、ラッチ２２、制御カウンタ２３、
ＮＯＴゲート２４・２５およびＩＮＨ（ＩＮＨＩＢＩ
Ｔ）ゲート２６により構成されている。The gate clock generator 15 generates a gate generator 16 based on the write clock WCK and the tape H.
Is a circuit for generating a gate clock GCK to be applied to the gate.
The gate clock generator 15 includes a 1H counter 19, a latch 20, a ROM 21, a latch 22, a control counter 23,
NOT gates 24 and 25 and INH (INHIBI
T) A gate 26 is provided.

【００２６】１Ｈカウンタ１９は、クロック端子ＣＫに
書込みクロックＷＣＫが入力されるとともに、クリア端
子ＣＬＲにＮＯＴゲート２４を介してテープＨが入力さ
れるようになっており、テープＨでクリアされるまでの
１Ｈ間の書込みクロックＷＣＫのクロック数を計数する
カウンタである。ラッチ２０は、１Ｈカウンタ１９のカ
ウント値ｂをテープＨのタイミングで保持するようにな
っている。In the 1H counter 19, the write clock WCK is input to the clock terminal CK, and the tape H is input to the clear terminal CLR via the NOT gate 24. Is a counter that counts the number of clocks of the write clock WCK during 1H. The latch 20 holds the count value b of the 1H counter 19 at the timing of the tape H.

【００２７】ＲＯＭ２１は、１Ｈカウンタのカウント値
ｂを入力データとする演算テーブルを構成しており、上
記カウント値ｂに基づく式（１）による演算結果の出力
データαを格納している。なお、式（１）においては、
正規の１Ｈ当たりの基準クロックのカウント値をａと
し、後述する制御カウンタ２３が０からカウントアップ
してキャリーアウト端子ＣＯの出力が“Ｈ”レベルとな
るまでの最大カウント値をＣとし、ｎを多相クロックｎ
ＣＫの相数としている。最大カウント値Ｃは、例えば、
制御カウンタ２３が１２ビットカウンタの場合＄ＦＦＦ
となる。 α＝Ｃ−ａ／｛ｎ｜ａ−ｂ｜｝ …（１） ただし、上式においては、ａ−ｂ＝０のときα＝０とす
る。The ROM 21 constitutes a calculation table using the count value b of the 1H counter as input data, and stores output data α of a calculation result by the equation (1) based on the count value b. In equation (1),
It is assumed that a regular count value of the reference clock per 1H is a, a maximum count value from when a control counter 23 described later counts up from 0 to an output of the carry-out terminal CO becomes “H” level is C, and n is Polyphase clock n
The number of CK phases is used. The maximum count value C is, for example,
When the control counter 23 is a 12-bit counter $ FFF
Becomes α = Ca / {n | ab |} (1) In the above equation, α = 0 when ab = 0.

【００２８】ここで、ａ／ｎは、カウント値ａからカウ
ント値ｂが１クロックずれた場合にゲートクロックＧＣ
Ｋ（キャリーアウト端子ＣＯの出力）が出力される間隔
を定める基準クロックのクロック数を表している。Here, a / n is the gate clock GC when the count value b deviates from the count value a by one clock.
This represents the number of reference clocks that determine the interval at which K (the output of the carry-out terminal CO) is output.

【００２９】例えば、カウント値ａを１５３０とし、相
数ｎを３０とすれば、ａ／ｎ＝５１となり、基準クロッ
クの５１個毎に制御カウンタ２３からゲートクロックＧ
ＣＫを出力させる。したがって、ａ／｛ｎ｜ａ−ｂ｜｝
により、カウント値ａとカウント値ｂとの差に対する、
ゲートクロックＧＣＫが出力される間隔を定める基準ク
ロックのクロック数が求められる。また、式（１）の演
算によれば、出力データαは、カウント値ｂのカウント
値ａに対するずれが大きいほど大きくなり、より短い間
隔でゲートクロックＧＣＫを出力させるような値とな
る。For example, if the count value a is 1530 and the number of phases n is 30, a / n = 51, and the control counter 23 outputs the gate clock G every 51 reference clocks.
CK is output. Therefore, a / {n | ab |}
With respect to the difference between the count value a and the count value b,
The number of reference clocks that determines the interval at which the gate clock GCK is output is obtained. Further, according to the calculation of Expression (1), the output data α increases as the deviation of the count value b from the count value a increases, and becomes a value that causes the gate clock GCK to be output at shorter intervals.

【００３０】また、ＲＯＭ２１は、カウント値ｂの大き
さに応じて、ａ−ｂ＜０のとき“Ｈ”レベルとなる一
方、ａ−ｂ≧０のとき“Ｌ”レベルとなるようなセレク
ト信号βを出力するようになっている。なお、セレクト
信号βは、ａ−ｂ＜０のときとａ−ｂ≧０のときとで状
態が異なっておればよいので、上記と逆の関係で状態が
切り換えられるものであっても差し支えない。The ROM 21 outputs a select signal according to the magnitude of the count value b such that the select signal goes high when ab <0, and goes low when ab ≧ 0. β is output. It is sufficient that the state of select signal β is different between ab <0 and ab ≧ 0, so that the state can be switched in the reverse relationship to the above. .

【００３１】ラッチ２２は、ＲＯＭ２１の出力データα
およびセレクト信号βをＮＯＴゲート２５により反転さ
れた基準パルスのタイミングで保持するようになってい
る。制御カウンタ２３は、補正クロックｆＣＫをカウン
トするカウンタであり、ロード端子ＬＯＡＤにＩＮＨゲ
ート２６の出力パルスが入力されるようになっている。
この制御カウンタ２３は、ＩＮＨゲート２６の出力パル
スによりラッチ２２を経た出力データαをロードすると
ともに、ロードされた出力データαから最大カウント値
Ｃまでのカウントが終了する毎に、キャリーアウト端子
ＣＯより“Ｈ”レベルのゲートクロックＧＣＫを出力す
るようになっている。上記ＩＮＨゲート２６は、基準パ
ルスおよびゲートクロックＧＣＫの論理和をとるゲート
である。The latch 22 stores the output data α of the ROM 21
And the select signal β is held at the timing of the reference pulse inverted by the NOT gate 25. The control counter 23 is a counter that counts the correction clock fCK, and an output pulse of the INH gate 26 is input to the load terminal LOAD.
The control counter 23 loads the output data α that has passed through the latch 22 by the output pulse of the INH gate 26, and outputs a signal from the carry-out terminal CO every time the counting from the loaded output data α to the maximum count value C is completed. An "H" level gate clock GCK is output. The INH gate 26 is a gate that takes a logical sum of the reference pulse and the gate clock GCK.

【００３２】ゲート作成部１６は、図３に示すように、
フリップフロップＦＦ₁ 〜ＦＦ_n により構成されてい
る。フリップフロップＦＦ₁ 〜ＦＦ_n は、クロック端子
ＣＫにゲートクロックＧＣＫが入力されるとともに、ク
リア端子ＣＬＲに基準パルスが入力されるようになって
おり、フリップフロップＦＦ₂ 〜ＦＦ_n は、プリセット
端子ＰＲが“Ｈ”レベルに固定されている。また、フリ
ップフロップＦＦ₁ は、プリセット端子ＰＲにも基準パ
ルスが入力されるようになっている。上記フリップフロ
ップＦＦ₁ 〜ＦＦ_n は、それぞれの出力端子Ｑが次段の
フリップフロップＦＦ₂ 〜ＦＦ_n ・ＦＦ₁ の入力端子Ｄ
に接続されている。As shown in FIG. 3, the gate creation unit 16
It is constituted by the flip-flop FF ₁ ~FF _n. Flip-flop FF ₁ to ff _n, together with the gate clock GCK is supplied to the clock terminal CK, and so the reference pulse is inputted to the clear terminal CLR, the flip-flop FF ₂ to ff _n is preset terminal PR Are fixed at the “H” level. The flip-flop FF ₁ is adapted to the reference pulse is also input to the preset terminal PR. The flip-flop FF ₁ to ff _n, each output terminal Q input terminal D of the next stage flip-flop FF ₂ ~FF _n · FF ₁
It is connected to the.

【００３３】このように構成されるゲート作成部１６
は、フリップフロップＦＦ₁ 〜ＦＦ_n の各出力端子Ｑか
ら上記ゲートクロックＧＣＫにより順次シフトするゲー
トパルスＧ₁ 〜Ｇ_n を発生するようになっている。すな
わち、基準パルスが入力されると、ゲートパルスＧ₁ の
みが“Ｈ”レベルになるとともにゲートパルスＧ₂ 〜Ｇ
_n が“Ｌ”レベルになり、以降ゲートクロックＧＣＫの
立ち上がり毎に“Ｈ”レベルになるゲートパルスＧ₂ 〜
Ｇ_n が順次出力されるのである。The gate creating unit 16 configured as described above
Generates gate pulses G _{1 to} G _n sequentially shifted from the output terminals Q of the flip-flops FF _{1 to} FF _{n by} the gate clock GCK. That is, when the reference pulse is inputted, the gate pulse G ₂ ~G with only a gate pulse G ₁ is to "H" level
_n becomes "L" level, the gate pulse G ₂ ~ becomes "H" level at every rise of the later gate clock GCK
G _n are sequentially output.

【００３４】マルチプレクサ１７には、ゲートパルスＧ
₁ が入力端子Ａ₁ ・Ｂ₁ に入力され、ゲートパルスＧ₂
が入力端子Ａ₂ ・Ｂ_n に入力され、以降ゲートパルスＧ
₃ 〜Ｇ_n が、それぞれ入力端子Ａ₃ 〜Ａ_n に入力される
とともに、入力端子Ｂ_n-1 〜Ｂ₂ に入力されるようにな
っている。また、マルチプレクサ１７は、セレクト信号
ＳＥＬ（β）が“Ｈ”レベルのとき、以下の（Ａ）に示
すように、入力端子Ｂ₁ 〜Ｂ_n に入力されるゲートパル
スＧ₁ ・Ｇ_n 〜Ｇ₂ を出力する一方、セレクト信号ＳＥ
Ｌが“Ｌ”レベルのとき、以下の（Ｂ）に示すように、
入力端子Ａ₁ 〜Ａ_n から入力されるゲートパルスＧ₁ 〜
Ｇ_n を出力するようになっている。 （Ａ） ＧＡ₁ ＝Ｇ₁ ，ＧＡ₂ ＝Ｇ_n ，ＧＡ₃ ＝
Ｇ_n-1 ，… ，ＧＡ_n ＝Ｇ₂ （Ｂ） ＧＡ₁ ＝Ｇ₁ ，ＧＡ₂ ＝Ｇ₂ ，ＧＡ₃ ＝Ｇ₃ ，
… ，ＧＡ_n ＝Ｇ_n なお、マルチプレクサ１７は、セレクト信号ＳＥＬが上
記と逆相で切り換わるものである場合、ゲートパルスＧ
₁ 〜Ｇ_n を、セレクト信号ＳＥＬが“Ｌ”レベルのとき
（Ａ）の対応で出力し、セレクト信号ＳＥＬが“Ｈ”レ
ベルのとき（Ｂ）の対応で出力するように構成される。The multiplexer 17 has a gate pulse G
₁ is input to the input terminals A ₁ and B ₁ and the gate pulse G ₂
Are input to the input terminals A ₂ and B _n , and the gate pulse G
₃ ~G _n is, is inputted to the input terminals A ₃ to A _n, are input to the input terminal B _n-1 ~B _2. When the select signal SEL (β) is at the “H” level, the multiplexer 17 outputs the gate pulses G ₁ · G _n -G input to the input terminals B ₁ -B _n as shown in (A) below. ₂ while the select signal SE
When L is at the “L” level, as shown in (B) below,
Input terminals A ₁ to A _n gate pulse G ₁ is input from ~
_Gn is output. (A) GA ₁ = G ₁ , GA ₂ = G _n , GA ₃ =
G _n−1 ,..., GA _n = G ₂ (B) GA ₁ = G ₁ , GA ₂ = G ₂ , GA ₃ = G ₃ ,
.., GA _n = G _{n When} the select signal SEL switches in the opposite phase to the above, the multiplexer 17 outputs the gate pulse G
_{1 to} G _n are output in response to (A) when the select signal SEL is at “L” level, and are output in response to (B) when the select signal SEL is at “H” level.

【００３５】出力ゲート部１８は、ＡＮＤゲート＆₁ 〜
＆_n と、ＯＲゲート２７とからなっている。ＡＮＤゲー
ト＆₁ 〜＆_n は、一方の入力端子にそれぞれマルチプレ
クサ１７のゲートパルスＧＡ₁ 〜ＧＡ_n が入力され、他
方の入力端子にそれぞれ多相クロックｎＣＫの各クロッ
クＣＫ₁ 〜ＣＫ_n が入力されるようになっている。ま
た、ＯＲゲート２７は、ＡＮＤゲート＆₁ 〜＆_n の出力
信号が入力されるようになっている。The output gate section 18 includes AND gates & ₁ to
& _N and an OR gate 27. AND gates & ₁ ~ & _n are gate pulse GA ₁ ~GA _n of one to input terminals multiplexer 17 is input, each of the clock CK ₁ ~CK _n of the multiphase clocks nCK is input to the other input terminal It has become so. The OR gate 27 receives the output signals of the AND gates & ₁ to & _n .

【００３６】上記の構成において、入力信号が入力され
ると、基準信号検出部１１によりテープＨが抜き出され
る。一方、多相クロック作成部１２では、基準クロック
が遅延されて多相クロックｎＣＫが作成される。する
と、クロック選択部１３では、多相クロックｎＣＫから
テープＨに同期するクロックが選択され、このクロック
が書込みクロックＷＣＫとして出力される。In the above configuration, when an input signal is input, the reference signal detecting section 11 extracts the tape H. On the other hand, the multi-phase clock generator 12 generates the multi-phase clock nCK by delaying the reference clock. Then, the clock selecting unit 13 selects a clock synchronized with the tape H from the multi-phase clock nCK, and outputs this clock as the write clock WCK.

【００３７】入力信号は、Ａ／Ｄ変換器１により書込み
クロックＷＣＫでディジタル化され、ディジタルデータ
となってメモリ２に書込みクロックＷＣＫのタイミング
で書込まれる。このとき、入力信号は、テープＨおよび
書込みクロックＷＣＫに基づいて書込みアドレス発生部
５で発生したアドレスに順次書込まれていく。この時点
で、入力信号から１クロック以下のジッタが除去される
が、ベロシティエラーは除去されずに残留している。入
力信号は、ベロシティエラーの影響により１Ｈの後半部
の長さが変動し、全体として１Ｈの長さが正規の長さに
対し短いかあるいは長いものとなっている。The input signal is digitized by the A / D converter 1 with the write clock WCK, becomes digital data, and is written into the memory 2 at the timing of the write clock WCK. At this time, the input signal is sequentially written to the addresses generated by the write address generator 5 based on the tape H and the write clock WCK. At this point, the jitter of one clock or less is removed from the input signal, but the velocity error remains without being removed. In the input signal, the length of the latter half of 1H fluctuates due to the influence of the velocity error, and the length of 1H is shorter or longer than the regular length as a whole.

【００３８】多相クロック切換部１０では、１Ｈカウン
タ１９により、１Ｈ毎に書込みクロックＷＣＫのカウン
トが行われ、そのカウント値ｂがラッチ２０を介してＲ
ＯＭ２１に送出される。すると、ＲＯＭ２１から、カウ
ント値ｂに基づいて出力データαおよびセレクト信号β
が出力される。そのうち、出力データαは、ラッチ２２
を介して制御カウンタ２３にロードデータとして取り込
まれる。制御カウンタ２３では、ロードデータから補正
クロックｆＣＫのカウンタが開始され、最大カウント値
Ｃまでのカウントが終了すると、図４の（ｂ）に示すよ
うなゲートクロックＧＣＫが発生する。In the multi-phase clock switching section 10, the 1H counter 19 counts the write clock WCK every 1H, and the count value b is output to the R
It is sent to OM21. Then, the output data α and the select signal β are read from the ROM 21 based on the count value b.
Is output. Among them, the output data α is
Is loaded into the control counter 23 as load data via the. In the control counter 23, the counter of the correction clock fCK is started from the load data, and when the counting up to the maximum count value C is completed, a gate clock GCK as shown in FIG. 4B is generated.

【００３９】このとき、例えば、書込みクロックＷＣＫ
の基準のカウント値ａを１５３０とし、ｎ相クロックｎ
ＣＫの相数を３０とした場合、実際のカウント値ｂが１
５２７であったとすると、前記のａ／｛ｎ｜ａ−ｂ｜｝
の演算により、書込みクロックＷＣＫの１７クロック毎
に１回ゲートクロックＧＣＫが出力されることになる。At this time, for example, the write clock WCK
Is set to 1530, and the n-phase clock n
When the number of phases of CK is 30, the actual count value b is 1
527, the above-mentioned a / {n | ab |}
Will output the gate clock GCK once every 17 clocks of the write clock WCK.

【００４０】一方、基準パルス作成部１４で基準Ｈに基
づいて作成された基準パルス（同図の（ａ）に示す）
は、ゲートクロックＧＣＫとともにゲート作成部１６に
入力される。ゲート作成部１６では、上記基準パルスお
よびゲートクロックＧＣＫのタイミングでシフトするゲ
ートパルスＧ₁ 〜Ｇ_n が作成される。On the other hand, the reference pulse created by the reference pulse creating section 14 based on the reference H (shown in FIG. 7A).
Is input to the gate creation unit 16 together with the gate clock GCK. The gate creation unit 16 creates gate pulses G _{1 to} G _n that shift at the timing of the reference pulse and the gate clock GCK.

【００４１】これらのゲートパルスＧ₁ 〜Ｇ_n は、マル
チプレクサ１７を通過するが、セレクト信号ＳＥＬが
“Ｈ”レベルであるとき（同図の（ｃ））、同図の
（ｄ）に示すように、ゲートパルスＧ₁ がゲートパルス
ＧＡ₁ として出力され、以降、ゲートパルスＧ₂ 〜Ｇ_n
がそれぞれゲートパルスＧＡ_n 〜ＧＡ₂ として出力され
る。また、セレクト信号ＳＥＬが“Ｌ”レベルであると
き、ゲートパルスＧ₁ がゲートパルスＧＡ₁ として出力
され、以降、ゲートパルスＧ₂ 〜Ｇ_n がそれぞれゲート
パルスＧＡ₂ 〜ＧＡ_n として出力される。These gate pulses G _{1 to} G _n pass through the multiplexer 17, but when the select signal SEL is at the “H” level ((c) in the figure), as shown in (d) in the figure. the gate pulse G ₁ is outputted as a gate pulse GA _1, since the gate pulse G ₂ ~G _n
Are output as gate pulses GA _{n to} GA ₂ , respectively. Further, when the select signal SEL is at the "L" level, the gate pulse G ₁ is outputted as a gate pulse GA _1, since the gate pulse G ₂ ~G _n is outputted as a gate pulse GA ₂ ~GA _n respectively.

【００４２】ここで、多相クロックｎＣＫの各クロック
ＣＫ₁ 〜ＣＫ_n は、出力ゲート部１８において、上記の
ようにして得られたゲートパルスＧＡ ₁ 〜ＧＡ_n が
“Ｈ”レベルの期間に、ＡＮＤゲート＆₁ 〜＆_n から出
力される。このように、多相クロックｎＣＫは、ゲート
パルスＧＡ ₁ 〜ＧＡ_n により切り換えられて出力され、
ＯＲゲート２７を経て補正クロックｆＣＫとして出力さ
れる。Here, the clocks CK _{1 to} CK _n of the multi-phase clock nCK are supplied to the output gate section 18 during the period when the gate pulses GA _{1 to} GA _n obtained as described above are at the “H” level. Output from AND gates & ₁ to & _n . Thus, the multi-phase clock nCK is output is switched by the gate pulse GA ₁ ~GA _n,
The signal is output as the correction clock fCK via the OR gate 27.

【００４３】上記の動作においては、入力信号の１Ｈ当
たりの書込みクロックＷＣＫのクロック数が基準値（正
規の１Ｈ当たりの基準クロックのクロック数）より多く
なったとき、例えば、図５に示すように、ゲートパルス
ＧＡ₁ とゲートパルスＧＡ_n とが切り換わるときに、多
相クロックｎＣＫのうち、位相が最も進んでいるクロッ
クＣＫ₁ から最も遅れているクロックＣＫ_n に切り換わ
り、補正クロックｆＣＫの位相が変わる。このような現
象は、他のゲートパルスＧＡ₂ 〜ＧＡ_n-1 が切り換わる
ときでも生じるため、補正クロックｆＣＫは、カウント
値ｂに応じたゲートパルスＧＡ₂ 〜ＧＡ_n-1 の切り換わ
りの間隔に基づいて、正規の１Ｈ当たりのクロック数が
基準値になるように補正される。In the above operation, when the number of clocks of the write clock WCK per 1H of the input signal becomes larger than a reference value (normal number of clocks of the reference clock per 1H), for example, as shown in FIG. when the switches and the gate pulse GA ₁ and the gate pulse GA _n, among the multiphase clocks nCK, it switches to the clock CK _n the phase is most delayed clock CK ₁ to the most advanced, the correction clock fCK phase Changes. Such a phenomenon occurs even when the other gate pulses GA _{2 to} GA _n−1 are switched. Therefore, the correction clock fCK is determined based on the switching interval of the gate pulses GA _{2 to} GA _n−1 according to the count value b. Is corrected so that the regular number of clocks per 1H becomes the reference value.

【００４４】逆に、入力信号の１Ｈ当たりの書込みクロ
ックＷＣＫのクロック数が基準値より少なくなったと
き、例えば、図６に示すように、ゲートパルスＧＡ₁ と
ゲートパルスＧＡ₂ とが切り換わるときに、補正クロッ
クｆＣＫがクロックＣＫ₁ からクロックＣＫ₂ に切り換
わり、このときのパルス幅が広くなる。これにより、補
正クロックｆＣＫは、正規の１Ｈ当たりのクロック数が
基準値になるように補正される。[0044] Conversely, when the clock number of the write clock WCK per 1H of the input signal becomes smaller than the reference value, for example, as shown in FIG. 6, when switching is a gate pulse GA ₁ and the gate pulse GA ₂ , the correction clock fCK is switched from the clock CK ₁ to the clock CK _2, a pulse width at this time is wider. As a result, the correction clock fCK is corrected so that the normal number of clocks per 1H becomes the reference value.

【００４５】このようにして作成された補正クロックｆ
ＣＫは、メモリ２・３、読出しアドレス発生部７および
書込みアドレス発生部６に送出される。すると、ディジ
タルデータは、読出しアドレス発生部７により指定され
たメモリ２のアドレスから補正クロックｆＣＫのタイミ
ングで順次読出される。このとき、ディジタルデータが
読出される間隔は、補正クロックｆＣＫの位相が上記の
ように変化していることから、部分的に変化している。
そして、このディジタルデータは、同じ補正クロックｆ
ＣＫのタイミングで書込みアドレス発生部６により指定
されたメモリ３のアドレスに順次書込まれる。この時点
で、入力信号は、ベロシティエラーが除去されて、１Ｈ
が正規の長さに補正される。The correction clock f thus created
CK is sent to memories 2 and 3, read address generator 7 and write address generator 6. Then, the digital data is sequentially read from the address of the memory 2 designated by the read address generator 7 at the timing of the correction clock fCK. At this time, the interval at which the digital data is read is partially changed because the phase of the correction clock fCK is changed as described above.
This digital data is stored in the same correction clock f.
At the timing of CK, the data is sequentially written to the address of the memory 3 specified by the write address generator 6. At this point, the input signal is 1H
Is corrected to the regular length.

【００４６】さらに、上記のディジタルデータは、読出
しアドレス発生部８により指定されたメモリ３のアドレ
スから基準クロックのタイミングで一定の間隔に順次読
出され、Ｄ／Ａ変換器４により同じく基準クロックでア
ナログに変換される。このように、入力信号は、２つの
メモリ２・３を通過することにより時間軸が安定化さ
れ、出力信号として図示しない次段の回路に出力され
る。Further, the above-mentioned digital data is sequentially read from the address of the memory 3 designated by the read address generation section 8 at a predetermined interval at the timing of the reference clock. Is converted to As described above, the input signal passes through the two memories 2 and 3 to stabilize the time axis, and is output as an output signal to a next-stage circuit (not shown).

【００４７】以上述べたように、本実施例の構成では、
入力信号の１Ｈ当たりの書込みクロックＷＣＫのクロッ
ク数が基準値からずれた場合、ずれたクロック数をベロ
シティエラーのデータとして、これに応じて補正クロッ
クｆＣＫの正規の１Ｈ当たりのクロック数が一定になる
ように、多相クロックｎＣＫを切り換えて出力するよう
になっている。これにより、入力信号に含まれるベロシ
ティエラーを高精度に除去することができ、ベロシティ
エラーによって再生画像に生じる乱れをなくすことがで
きる。As described above, in the configuration of this embodiment,
When the number of clocks of the write clock WCK per 1 H of the input signal deviates from the reference value, the deviated number of clocks is used as velocity error data, and the correct number of clocks per 1 H of the correction clock fCK becomes constant accordingly. Thus, the multi-phase clock nCK is switched and output. Thus, it is possible to remove a velocity error included in the input signal with high accuracy, and to eliminate a disturbance in a reproduced image due to the velocity error.

【００４８】[0048]

【発明の効果】本発明の時間軸補正装置は、以上のよう
に、入力信号を保持する第１メモリと、この第１メモリ
から読出された入力信号を保持して基準クロックで読出
す第２メモリと、基準クロックを基にして位相の異なる
クロックを複数作成する多相クロック作成手段と、この
多相クロック作成手段により作成されたクロックから入
力信号に付加されている基準信号にほぼ同期するクロッ
クを上記第１メモリに入力信号を書込むためのクロック
として選択するクロック選択手段と、このクロック選択
手段により選択されたクロックの上記基準信号で区切ら
れる期間当たりのクロック数の、正規の基準信号で区切
られる期間当たりの基準クロックのクロック数に対する
増減分に応じた間隔で上記多相クロック作成手段により
作成されたクロックを切り換えることにより、所定期間
当たりのクロック数が一定となるクロックを作成し、こ
のクロックを上記第１メモリから入力信号を読出させる
とともに上記第２メモリに入力信号を書込むためのクロ
ックとして出力する多相クロック切換手段とを備えてい
る構成である。As described above, the time axis correction device of the present invention has the first memory for holding the input signal and the second memory for holding the input signal read from the first memory and reading it with the reference clock. A memory, a multi-phase clock generating means for generating a plurality of clocks having different phases based on the reference clock, and a clock substantially synchronized with the reference signal added to the input signal from the clock generated by the multi-phase clock generating means a clock selecting means for selecting as the clock for writing the input signal to the first memory, the number of clock per period delimited by the reference signal of the clock selected by the clock selecting means, a regular reference signal Separation
The number of reference clocks per period
By switching the clocks generated by the multi-phase clock generating means at intervals corresponding to the increase or decrease, a clock is generated in which the number of clocks per predetermined period is constant, and this clock is read from the first memory as an input signal. And a multi-phase clock switching means for outputting as a clock for writing an input signal to the second memory.

【００４９】これにより、記第１メモリから入力信号を
読出させるとともに上記第２メモリに入力信号を書込む
ためのクロックのクロック数が、上記の期間で一定とな
るように補正されるので、ベロシティエラーを高精度に
除去することができる。それゆえ、ベロシティエラーに
よって変動する入力信号の１Ｈの長さを正確に補正し、
再生画像に生じる特有の乱れをなくすことができるとい
う効果を奏する。As a result, the number of clocks for reading the input signal from the first memory and writing the input signal to the second memory is corrected so that the number of clocks is constant during the above-mentioned period. Errors can be removed with high accuracy. Therefore, the length of 1H of the input signal that fluctuates due to the velocity error is accurately corrected,
There is an effect that it is possible to eliminate peculiar disorder generated in the reproduced image.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例に係る時間軸補正装置の構成
を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a time axis correction device according to an embodiment of the present invention.

【図２】図１の時間軸補正装置における多相クロック切
換部の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a multiphase clock switching unit in the time axis correction device of FIG.

【図３】図２の多相クロック切換部におけるゲート作成
部の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a gate creation unit in the multi-phase clock switching unit of FIG.

【図４】図２の多相クロック切換部の動作を示すタイム
チャートである。FIG. 4 is a time chart illustrating an operation of the multi-phase clock switching unit in FIG. 2;

【図５】書込みクロックのクロック数が基準値より多い
場合における図２の多相クロック切換部の多相クロック
の切り換え動作を示すタイムチャートである。FIG. 5 is a time chart showing a multi-phase clock switching operation of the multi-phase clock switching unit in FIG. 2 when the number of write clocks is larger than a reference value.

【図６】書込みクロックのクロック数が基準値より少な
い場合における図２の多相クロック切換部の多相クロッ
クの切り換え動作を示すタイムチャートである。FIG. 6 is a time chart showing a multi-phase clock switching operation of the multi-phase clock switching unit in FIG. 2 when the number of write clocks is smaller than a reference value.

【図７】従来の時間軸補正装置の構成を示すブロック図
である。FIG. 7 is a block diagram showing a configuration of a conventional time axis correction device.

【符号の説明】[Explanation of symbols]

２ メモリ（第１メモリ） ３ メモリ（第２メモリ） ５・６ 書込みアドレス発生部 ７・８ 読出しアドレス発生部 １０ 多相クロック切換部（多相クロック切換手
段） １１ 基準信号検出部 １２ 多相クロック作成部（多相クロック作成手
段） １３ クロック選択部（クロック選択手段）2 Memory (First Memory) 3 Memory (Second Memory) 5.6 Write Address Generator 7.8 Read Address Generator 10 Multi-Phase Clock Switch (Multi-Phase Clock Switch) 11 Reference Signal Detector 12 Multi-Phase Clock Creation unit (polyphase clock creation unit) 13 Clock selection unit (clock selection unit)

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/91 - 5/956 G11B 20/06 302 H04N 9/79 - 9/898 ──────────────────────────────────────────────────の Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H04N 5/91-5/956 G11B 20/06 302 H04N 9/79-9/898

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】入力信号を保持する第１メモリと、この第
１メモリから読出された入力信号を保持して基準クロッ
クで読出す第２メモリと、基準クロックを基にして位相
の異なるクロックを複数作成する多相クロック作成手段
と、この多相クロック作成手段により作成されたクロッ
クから入力信号に付加されている基準信号にほぼ同期す
るクロックを上記第１メモリに入力信号を書込むための
クロックとして選択するクロック選択手段と、このクロ
ック選択手段により選択されたクロックの上記基準信号
で区切られる期間当たりのクロック数の、正規の基準信
号で区切られる期間当たりの基準クロックのクロック数
に対する増減分に応じた間隔で上記多相クロック作成手
段により作成されたクロックを切り換えることにより、
所定期間当たりのクロック数が一定となるクロックを作
成し、このクロックを上記第１メモリから入力信号を読
出させるとともに上記第２メモリに入力信号を書込むた
めのクロックとして出力する多相クロック切換手段とを
備えていることを特徴とする時間軸補正装置。A first memory for holding an input signal, a second memory for holding an input signal read from the first memory and reading it with a reference clock, and a clock having a different phase based on the reference clock. A plurality of polyphase clock generating means, and a clock for writing an input signal to the first memory, the clock being substantially synchronized with a reference signal added to the input signal from the clock generated by the multiphase clock generating means. Clock selection means for selecting a clock signal as the clock signal, and the number of clocks per period divided by the reference signal of the clock selected by the clock selection means.
Number of reference clocks per period, separated by symbols
By switching the clock created by the multi-phase clock creating means at intervals according to the increase or decrease with respect to
Multiphase clock switching means for generating a clock having a constant number of clocks per predetermined period, reading the input signal from the first memory, and outputting the clock as a clock for writing the input signal to the second memory And a time axis correcting device.