JPH10191096A - Pll circuit - Google Patents
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- JPH10191096A JPH10191096A JP8340803A JP34080396A JPH10191096A JP H10191096 A JPH10191096 A JP H10191096A JP 8340803 A JP8340803 A JP 8340803A JP 34080396 A JP34080396 A JP 34080396A JP H10191096 A JPH10191096 A JP H10191096A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はPLL回路に係り、
入力水平同期信号の周期が変化する信号が入力した場合
にPLL回路を構成する電圧制御発振器の発振周波数の
乱れを抑え、表示映像に縦線の曲がりを生じないように
するものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL circuit,
The present invention relates to a method for suppressing disturbance of the oscillation frequency of a voltage-controlled oscillator included in a PLL circuit when a signal whose period of an input horizontal synchronizing signal changes is input, and preventing vertical lines from being bent in a displayed image.
【0002】[0002]
【従来の技術】映像信号処理装置等のPLL(位相同期
ループ)回路では、図3に示す如く、端子21よりの複合
映像信号から同期分離部22で水平同期信号(HD)を分離
し、位相比較器23に入力し、分周器27よりのリファレン
ス信号(HD Ref)の位相をHDの位相と比較し、位相比較
器23よりの位相差の信号をLPF(低域フィルタ)24で
濾波し、直流成分を取出し、VCO(電圧制御発振器)
25に印加し、この信号(電圧)に対応する周波数で発振
し、分周器27でHDの周波数に分周し、位相比較器23に帰
還することにより、同期分離部22よりのHDと位相の一致
したクロック26およびHD28を生成するが、映像信号が、
例えば、VTR(ビデオテープレコーダ)の再生による
もので、ヘッドの切換わりでHDの周期が乱れ、スキュー
が発生した場合、図4に示す如く、第1フィールド
(a)と第2フィールド(a′)とでPLL回路よりの
再生HDと映像の開始点との期間に差が生じ、図5に示す
如く映像の表示位置にa′−a時間の差ができ、表示映
像に縦線の曲がりが生じる。すなわち、図2に示す如く
入力HD(同期分離部22よりのHD)の間隔=1H(1水平
走査期間)に長短が生じることであり、例えば、入力HD
の周期(1H)が長い場合、位相比較器23の出力がLレ
ベルに下がり、VCO25の発振周波数を下げて分周器27
よりのHD Refの位相がHDの位相と一致するように動作
し、Lレベルの幅が徐々に狭まり、位相比較器23の出力
がZ(ゼロ)に収斂し、スキューが収まる。2. Description of the Related Art In a PLL (Phase Locked Loop) circuit of a video signal processing device or the like, as shown in FIG. The signal is input to the comparator 23, the phase of the reference signal (HD Ref) from the frequency divider 27 is compared with the phase of HD, and the signal of the phase difference from the phase comparator 23 is filtered by an LPF (low-pass filter) 24. , DC component is extracted and VCO (Voltage Controlled Oscillator)
25, oscillates at a frequency corresponding to this signal (voltage), divides the frequency into the HD frequency by a frequency divider 27, and feeds it back to the phase comparator 23. Generates a clock 26 and HD 28 that match
For example, in the case of reproducing a VTR (Video Tape Recorder) and switching the head, the cycle of HD is disturbed and skew occurs, as shown in FIG. 4, the first field (a) and the second field (a '). ), A difference occurs in the period between the playback HD from the PLL circuit and the start point of the video, so that there is a time difference a'-a in the display position of the video as shown in FIG. 5, and the displayed video has a vertical line curve. Occurs. In other words, as shown in FIG. 2, the length of the input HD (HD from the sync separation unit 22) interval = 1H (one horizontal scanning period) varies.
If the period (1H) of the frequency divider 27 is long, the output of the phase comparator 23 falls to the L level, the oscillation frequency of the VCO 25 is reduced, and the frequency divider 27
The HD Ref operates so that the phase of the HD Ref matches the HD phase, the width of the L level gradually decreases, the output of the phase comparator 23 converges to Z (zero), and the skew stops.
【0003】[0003]
【発明が解決しようとする課題】上述のように、VTR
の再生時等で入力HDの周期が乱れた場合、VCOに印加
される制御電圧が乱れて表示映像に曲がりが生じるが、
VTRを含めて画像記録装置の特殊再生(静止、2倍
速、高速再生等)で生じるHDの周期の乱れ、すなわち1
Hの長さの変化は、フィールド単位(あるいはフレーム
単位)で見ると規則性があり、発生の予測が可能であ
る。本発明はこの点に着目し、PLLのクロック数を1
Hごとに計数し、計数値に基づいてPLLのリファレン
ス信号(HD Ref)を生成することにより、VCOに印加
される信号(制御電圧)の乱れを抑制し、表示映像の曲
がりを防止することにある。As described above, the VTR
When the cycle of the input HD is disturbed at the time of reproduction of the display, the control voltage applied to the VCO is disturbed and the display image is bent.
Disturbance of the HD cycle caused by special reproduction (still, double speed, high speed reproduction, etc.) of the image recording apparatus including the VTR, ie, 1
The change in the length of H is regular when viewed in field units (or frame units), and occurrence can be predicted. The present invention focuses on this point, and sets the number of PLL clocks to one.
By counting every H and generating a PLL reference signal (HD Ref) based on the count value, it is possible to suppress disturbance of a signal (control voltage) applied to the VCO and prevent bending of a display image. is there.
【0004】[0004]
【課題を解決するための手段】本発明は上述の課題を解
決するため、複合映像信号よりHDおよびVDを分離する同
期分離部と、位相比較器、VCOおよび分周器等からな
り、VCOで発振したクロックを分周器で前記同期分離
部よりのHDの周波数に分周し、HDと共に位相比較器に入
力し、位相比較器より位相差に応じて出力される信号を
VCOに印加し、HDの位相と一致した位相のクロックお
よび再生されたHDを出力する同期再生部と、同期再生部
よりのクロックを水平走査期間別に計数するクロックカ
ウンタと、各水平走査期間別に所要数のフィールドのク
ロック数の平均値を算出する平均値演算部と、平均値演
算部よりの信号に基づき前記同期再生部で再生されるHD
の周波数を制御するようにしたPLL回路を提供するも
のである。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention comprises a sync separator for separating HD and VD from a composite video signal, a phase comparator, a VCO, a frequency divider, and the like. The oscillated clock is frequency-divided by a frequency divider to the frequency of HD from the synchronous separation unit, input to the phase comparator together with HD, and a signal output from the phase comparator according to the phase difference is applied to the VCO, A synchronous reproduction unit that outputs a clock having a phase that matches the phase of the HD and the reproduced HD, a clock counter that counts the clock from the synchronous reproduction unit for each horizontal scanning period, and a clock for the required number of fields for each horizontal scanning period An average calculation unit for calculating an average of the numbers, and an HD reproduced by the synchronous reproduction unit based on a signal from the average calculation unit.
And a PLL circuit that controls the frequency of the PLL circuit.
【0005】[0005]
【発明の実施の形態】本発明によるPLL回路では、複
合映像信号より同期分離部でHDおよびVDを分離する。位
相比較器、VCOおよび分周器等からなる同期再生部に
て、VCOで発振したクロックを分周器で前記HDと同じ
周波数に分周し、HDと共に位相比較器に入力し、位相比
較器より位相差に応じて出力される信号(制御電圧)を
VCOに印加し、HDの位相と一致した位相のクロックお
よび再生されたHDを出力し、同期再生部よりのクロック
をクロックカウンタで水平走査期間別に計数し、メモリ
部に水平走査期間別にそれぞれ所要フィールド数分を記
録し、メモリ部のデータをセレクタを介し水平走査期間
別に読出し、それぞれ平均値演算部に入力し、各水平走
査期間別のクロック数の平均値を算出し、平均値演算部
よりの信号で前記分周器の分周比を制御し、再生される
HDの周波数を制御する。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a PLL circuit according to the present invention, HD and VD are separated from a composite video signal by a sync separation unit. In a synchronous reproduction unit including a phase comparator, a VCO, a frequency divider, etc., the clock oscillated by the VCO is frequency-divided by the frequency divider to the same frequency as the HD, and input to the phase comparator together with the HD. A signal (control voltage) output in accordance with the phase difference is applied to the VCO, a clock having the same phase as the HD and a reproduced HD are output, and the clock from the synchronous reproduction section is horizontally scanned by a clock counter. It counts for each period, records the required number of fields for each horizontal scanning period in the memory unit, reads out the data of the memory unit for each horizontal scanning period via the selector, inputs the data to the average value calculation unit, and inputs the data for each horizontal scanning period. The average value of the number of clocks is calculated, and the signal from the average value calculation unit controls the frequency division ratio of the frequency divider to be reproduced.
Control the HD frequency.
【0006】[0006]
【実施例】以下、図面に基づいて本発明によるPLL回
路の実施例を詳細に説明する。図1は本発明によるPL
L回路の一実施例の要部ブロック図である。図におい
て、1は複合映像信号を入力する端子、2は同期分離部
で、同期分離部2で端子1よりの複合映像信号からHD
(水平同期信号)およびVD(垂直同期信号)を分離す
る。3は位相比較器で、分周器7よりのHD Ref(リファ
レンス信号)の位相を同期分離部2よりのHDの位相と比
較し、位相差に応じた信号を出力する。4はLPF(低
域濾波器)で、位相比較器3よりの信号の直流成分を取
り出す。5はVCOで、LPF4よりの信号レベルに相
応する周波数のクロック6を発振する。分周器7は、V
CO5よりのクロック6を同期分離部2よりのHDの周波
数に分周してHD Refを生成し、位相比較器3に帰還す
る。分周器7よりのHD Refは再生HD8として出力され
る。なお、前記位相比較器3、LPF4、VCO5およ
び分周器7で同期再生部を構成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a PLL circuit according to the present invention will be described below in detail with reference to the drawings. FIG. 1 shows a PL according to the present invention.
FIG. 3 is a block diagram of a main part of an embodiment of an L circuit. In the figure, 1 is a terminal for inputting a composite video signal, 2 is a sync separation unit, and a sync separation unit 2 converts the composite video signal from
(Horizontal synchronization signal) and VD (vertical synchronization signal). Reference numeral 3 denotes a phase comparator which compares the phase of the HD Ref (reference signal) from the frequency divider 7 with the phase of the HD from the sync separator 2 and outputs a signal corresponding to the phase difference. Reference numeral 4 denotes an LPF (low-pass filter) for extracting a DC component of the signal from the phase comparator 3. A VCO 5 oscillates a clock 6 having a frequency corresponding to the signal level from the LPF 4. The divider 7 has V
The clock 6 from the CO 5 is frequency-divided to the HD frequency from the sync separation unit 2 to generate HD Ref, and is fed back to the phase comparator 3. The HD Ref from the frequency divider 7 is output as a playback HD 8. The phase comparator 3, LPF 4, VCO 5 and frequency divider 7 constitute a synchronous reproduction unit.
【0007】9はクロックカウンタで、同期分離部2よ
りのHDでリセットし、VCO5よりのクロックを計数す
る。10は水平同期カウンタで、同期分離部2よりのVDで
リセットし、同期分離部2よりのHDを計数する。11はデ
コーダで、水平同期カウンタ10よりの信号をデコードす
る。12-1〜12-nは1Hレジスタで、1フレームの水平走
査期間数:n(NTSC方式では525 )を設け、デコー
ダ11よりの第1HD〜第nHDの信号にてクロックカウンタ
9よりの計数値(データ)をそれぞれラッチする。13-1
〜13-nはシフトレジスタで、それぞれ、1Hレジスタ12
-1〜12-nよりのデータを、同期分離部2よりのVDにて順
次シフトして記録する。14はセレクタで、シフトレジス
タタ13-1〜13-nのデータを順次選択する。15は加算器
で、セレクタ14よりのN〜N-m のデータを加算する。16
は除算器で、加算器15よりのデータを加算されたフィー
ルド数、すなわちm+1で除算する。17は平均値レジス
タで、除算器16で算出されたデータを記憶する。Reference numeral 9 denotes a clock counter, which is reset by the HD from the sync separation unit 2 and counts the clock from the VCO 5. Reference numeral 10 denotes a horizontal synchronization counter, which is reset by VD from the synchronization separation unit 2 and counts HD from the synchronization separation unit 2. A decoder 11 decodes a signal from the horizontal synchronization counter 10. 12-1 to 12-n are 1H registers provided with the number of horizontal scanning periods of one frame: n (525 in the NTSC system), and the count value of the clock counter 9 based on the first HD to n-th HD signals from the decoder 11. (Data) are respectively latched. 13-1
13-n are shift registers, each of which is a 1H register 12
The data from -1 to 12-n are sequentially shifted and recorded by the VD from the sync separation unit 2. Reference numeral 14 denotes a selector for sequentially selecting data in the shift registers 13-1 to 13-n. An adder 15 adds the data of N to Nm from the selector 14. 16
Is a divider, which divides the data from the adder 15 by the number of added fields, that is, m + 1. An average value register 17 stores the data calculated by the divider 16.
【0008】次に、本発明によるPLL回路の動作を説
明する。端子1よりの複合映像信号は同期分離部2に入
力し、HDおよびVDを分離し、分離されたHDは位相比較器
3に入力する。位相比較器3は、分周器7よりのHD Ref
の位相をHDの位相と比較し、HDの位相が進んでいる場合
はHレベルの信号を、HDの位相が遅れている場合はLレ
ベルの信号を出力する。位相比較器3よりの信号はLP
F4に入力し、直流成分を取り出し、VCO5に印加す
る。VCO5はHレベルの信号にて発振周波数が上昇
し、Lレベルの信号にて発振周波数が低下する。位相比
較器3は、HD RefとHDとが同位相の場合は出力信号のレ
ベルがゼロで出力が高インピーダンスとなり、VCO5
の制御電圧値を保持し発振周波数を保持する。VCO5
よりの信号(クロック6)は分周器7に入力し、後述す
る平均値レジスタ17よりの信号に基づいて分周され、再
生HD8として出力されると同時にHD Refとして位相比較
器3に帰還される。Next, the operation of the PLL circuit according to the present invention will be described. The composite video signal from the terminal 1 is input to the sync separation unit 2 to separate HD and VD, and the separated HD is input to the phase comparator 3. The phase comparator 3 receives the HD Ref from the frequency divider 7
Is compared with the HD phase. If the HD phase is advanced, an H-level signal is output, and if the HD phase is delayed, an L-level signal is output. The signal from the phase comparator 3 is LP
The DC component is input to F4, and is applied to VCO5. The oscillation frequency of the VCO 5 increases with an H level signal, and decreases with an L level signal. When the HD Ref and the HD have the same phase, the output of the phase comparator 3 becomes zero, the output becomes high impedance, and the VCO 5
And the oscillation frequency is held. VCO5
The input signal (clock 6) is input to a frequency divider 7, which divides the frequency based on a signal from an average value register 17, which will be described later, is output as a reproduced HD 8, and is also fed back to the phase comparator 3 as an HD Ref. You.
【0009】クロックカウンタ9は同期分離部2よりの
HDでリセットされ、VCO5より1Hの間(1水平走査
期間)に出力されるクロック6の数を計数し、水平同期
カウンタ10は同期分離部2よりのVDでリセットされ、HD
の順番を計数する。水平同期カウンタ10よりの信号はデ
コーダ11でデコードされ、1番目のHDの信号は1Hレジ
スタ12-1に、2番目のHDの信号は1Hレジスタ12-2に、
n番目のの信号は1Hレジスタ12-nに印加される(nは
水平走査期間数で、NTSCでは525 )。クロックカウ
ンタ9よりのデータは1Hレジスタ12-1〜12-nに印加さ
れ、デコーダ11よりの信号の印加された1Hレジスタに
それぞれラッチされる。そして、1Hレジスタ12-1のデ
ータは同期分離部2よりのVDに応じてシフトレジスタ13
-1群に順次シフトされ、N-1 シフトレジスタに一つ前の
フィールド時のデータが、N-2 シフトレジスタに二つ前
のフィールド時のデータが、N-m シフトレジスタにm個
前のフィールド時のデータがそれぞれ記録され、同様
に、1Hレジスタ12-2のデータはシフトレジスタ13-2群
に、1Hレジスタ12-nのデータはシフトレジスタ13-n群
にそれぞれ同期分離部2よりのVDに応じて順次シフトさ
れ記録される。The clock counter 9 receives a signal from the synchronization separation unit 2.
HD, the number of clocks 6 output from the VCO 5 during 1H (one horizontal scanning period) is counted, and the horizontal synchronization counter 10 is reset by VD from the synchronization separation unit 2, and
Is counted. The signal from the horizontal synchronization counter 10 is decoded by the decoder 11, the first HD signal is sent to the 1H register 12-1, the second HD signal is sent to the 1H register 12-2,
The nth signal is applied to the 1H register 12-n (n is the number of horizontal scanning periods, 525 in NTSC). The data from the clock counter 9 is applied to the 1H registers 12-1 to 12-n, and latched in the 1H registers to which the signal from the decoder 11 is applied. Then, the data of the 1H register 12-1 is transferred to the shift register 13 according to the VD from the synchronization separator 2.
-1 group is sequentially shifted, the data of the previous field is stored in the N-1 shift register, the data of the previous field is stored in the N-2 shift register, and the data of the previous field is stored in the Nm shift register. Similarly, the data of the 1H register 12-2 is stored in the shift register 13-2 group, and the data of the 1H register 12-n is stored in the shift register 13-n group. The data is sequentially shifted and recorded accordingly.
【0010】水平同期カウンタ10よりの信号にて、セレ
クタ14により、1H先の1Hレジスタ(12-1〜12-n)の
データと共に、同じHのシフトレジスタ群(13-1、13-
2、・・13-nの各群)のデータを群別に読出し、加算器1
5に入力し、加算し、除算器16に入力し、m+1で除算
し、フィールド数m+1での各Hのクロック数の平均値
を算出し、平均値レジスタ17に記録し、平均値レジスタ
17よりのデータに基づいて分周器7の分周比を制御す
る。The signal from the horizontal synchronization counter 10 is used by the selector 14 together with the data of the 1H registers (12-1 to 12-n) 1H ahead, together with the same H shift register group (13-1, 13-n).
2, 13-n) is read out by group, and adder 1
5, add, input to the divider 16, divide by m + 1, calculate the average value of the number of clocks of each H in the field number m + 1, record in the average value register 17,
The frequency division ratio of the frequency divider 7 is controlled on the basis of the data from 17.
【0011】これにより、図2に示すように、入力HD
(同期分離部2よりのHD)の間隔(1Hの長さ)に長短
がある場合、平均値レジスタ17に記録されるカウント平
均値(各Hの平均クロック数)は1Hの長さに応じて異
なる値となり、これらのデータで分周器7の分周比が制
御されるため、分周器7よりのHD Refの位相は入力HDの
位相と常に近い値となり、位相比較器3の出力は殆どゼ
ロとなるのでVCO5の発振周波数は殆ど変動せず、再
生HDの周期の変動が抑えられるので表示映像の曲がりは
生じにくいものとなる。As a result, as shown in FIG.
If the interval (the length of 1H) of the (HD from the synchronization separation unit 2) is longer or shorter, the count average value (average number of clocks of each H) recorded in the average value register 17 depends on the length of 1H. Since these data control the frequency division ratio of the frequency divider 7 with these data, the phase of the HD Ref from the frequency divider 7 is always close to the phase of the input HD, and the output of the phase comparator 3 is Since it becomes almost zero, the oscillation frequency of the VCO 5 hardly fluctuates, and the fluctuation of the cycle of the reproduction HD is suppressed, so that the displayed image is hardly bent.
【0012】なお、各1Hレジスタおよび各シフトレジ
スタ群のデータの記録数(フィールド数)は、再生され
るHDの周波数が急激な変動を繰り返すことのないように
適宜なフィールド数、例えば、30フィールド等に設定す
る。The number of recorded data (the number of fields) of each 1H register and each shift register group is set to an appropriate number of fields, for example, 30 fields so that the frequency of the reproduced HD does not repeatedly change rapidly. And so on.
【0013】[0013]
【発明の効果】以上に説明したように、本発明によるP
LL回路によれば、VCOで生成されるクロック数を1
Hごとに計数し、各Hについて所要フィールド数の平均
値を求め、この平均値を基に各Hで分周器の分周比を制
御し、位相比較器の出力の変動を抑え、VCOの発振周
波数を無用に変動しないようにするものであるから、例
えば、VTR等、画像記録装置の特殊再生等で入力HDの
周期が乱れている場合でも表示映像に曲がりが生じにく
いものとなる。As described above, according to the present invention, P
According to the LL circuit, the number of clocks generated by the VCO is 1
Counting for each H, calculating the average value of the required number of fields for each H, controlling the dividing ratio of the frequency divider with each H based on this average value, suppressing the fluctuation of the output of the phase comparator, Since the oscillation frequency is prevented from unnecessarily fluctuating, for example, even if the cycle of the input HD is disturbed due to special reproduction of an image recording apparatus such as a VTR or the like, the display image is hardly bent.
【図1】本発明によるPLL回路の一実施例の要部ブロ
ック図である。FIG. 1 is a main part block diagram of an embodiment of a PLL circuit according to the present invention.
【図2】本発明によるPLL回路の動作を説明するため
のタイムチャートである。FIG. 2 is a time chart for explaining the operation of the PLL circuit according to the present invention.
【図3】従来のPLL回路の一例である。FIG. 3 is an example of a conventional PLL circuit.
【図4】従来のPLL回路の動作を説明するためのタイ
ムチャートである。FIG. 4 is a time chart for explaining an operation of a conventional PLL circuit.
【図5】スキュー発生時の動作の説明図である。FIG. 5 is an explanatory diagram of an operation when a skew occurs.
2 同期分離部 3 位相比較器 5 VCO(電圧制御発振器) 6 クロック 7 分周器 8 再生HD(再生水平同期信号) 9 クロックカウンタ 10 水平同期カウンタ 11 デコーダ 12-1〜12-n 1Hレジスタ 13-1〜13-n シフトレジスタ 14 セレクタ 15 加算器 16 除算器 17 平均値レジスタ Reference Signs List 2 sync separation unit 3 phase comparator 5 VCO (voltage controlled oscillator) 6 clock 7 frequency divider 8 playback HD (playback horizontal synchronization signal) 9 clock counter 10 horizontal synchronization counter 11 decoder 12-1 to 12-n 1H register 13- 1 to 13-n shift register 14 selector 15 adder 16 divider 17 average value register
Claims (10)
直同期信号を分離する同期分離部と、位相比較器、電圧
制御発振器および分周器等からなり、電圧制御発振器で
発振したクロックを分周器で前記同期分離部よりの水平
同期信号の周波数に分周し、水平同期信号と共に位相比
較器に入力し、位相比較器より位相差に応じて出力され
る信号を電圧制御発振器に印加し、水平同期信号の位相
と一致した位相のクロックおよび再生された水平同期信
号を出力する同期再生部と、同期再生部よりのクロック
を水平走査期間別に計数するクロックカウンタと、各水
平走査期間別に所要数のフィールドのクロック数の平均
値を算出する平均値演算部と、平均値演算部よりの信号
に基づき前記同期再生部で再生される水平同期信号の周
波数を制御するようにしたPLL回路。1. A synchronizing separator for separating a horizontal synchronizing signal and a vertical synchronizing signal from a composite video signal, a phase comparator, a voltage controlled oscillator, a frequency divider, etc., and a clock oscillated by the voltage controlled oscillator is divided by a frequency divider. The frequency divider divides the frequency into the frequency of the horizontal synchronizing signal from the sync separator, inputs the signal to the phase comparator together with the horizontal synchronizing signal, applies a signal output according to the phase difference from the phase comparator to the voltage controlled oscillator, A synchronous reproducing unit for outputting a clock having a phase coincident with the phase of the synchronous signal and a reproduced horizontal synchronizing signal, a clock counter for counting clocks from the synchronous reproducing unit for each horizontal scanning period, and a required number of clocks for each horizontal scanning period An average value calculation unit for calculating an average value of the number of clocks in the field, and a frequency of a horizontal synchronization signal reproduced by the synchronous reproduction unit is controlled based on a signal from the average value calculation unit. PLL circuit.
記分周器の分周比を制御し、再生される水平同期信号の
周波数を制御するようにした請求項1記載のPLL回
路。2. The PLL circuit according to claim 1, wherein a frequency division ratio of said frequency divider is controlled based on a signal from said average value calculation section to control a frequency of a reproduced horizontal synchronizing signal.
再生される水平同期信号の周波数が急激な変動を繰り返
さないように所要フィールド数に設定するようにした請
求項1記載のPLL回路。3. The number of fields for calculating the average value is:
2. The PLL circuit according to claim 1, wherein the required number of fields is set so that the frequency of the reproduced horizontal synchronizing signal does not repeatedly change rapidly.
部よりの水平同期信号でリセットされ、同期再生部より
のクロックを計数する請求項1記載のPLL回路。4. The PLL circuit according to claim 1, wherein the clock counter is reset by a horizontal synchronization signal from the synchronization separation unit and counts a clock from a synchronization reproduction unit.
平走査期間別に複数フィールド分記録するメモリ部を設
け、メモリ部より水平走査期間別にデータを読出し、前
記平均値演算部に入力するようにした請求項1または請
求項4記載のPLL回路。5. A memory unit for recording a count value from the clock counter for a plurality of fields for each horizontal scanning period, reading data from the memory unit for each horizontal scanning period, and inputting the data to the average value calculating unit. The PLL circuit according to claim 1 or 4.
フィールドの計数値を記録するシフトレジスタからなる
請求項5記載のPLL回路。6. The PLL circuit according to claim 5, wherein said memory unit comprises a shift register for recording a count value of a plurality of fields for each horizontal scanning period.
タの読出しを行うセレクタを設け、セレクタよりのデー
タを前記平均値演算部に入力するようにした請求項5ま
たは請求項6記載のPLL回路。7. The PLL circuit according to claim 5, wherein a selector for reading data from the memory unit for each horizontal scanning period is provided, and data from the selector is input to the average value calculation unit.
び垂直同期信号に基づき垂直同期期間中の水平同期信号
の順番を計測する水平同期カウンタを設け、前記クロッ
クカウンタよりの計数値を前記メモリ部の相応する水平
走査期間の領域に記録するようにした請求項5、請求項
6または請求項7記載のPLL回路。8. A horizontal synchronizing counter for measuring an order of a horizontal synchronizing signal during a vertical synchronizing period based on the horizontal synchronizing signal and the vertical synchronizing signal from the synchronizing separator, and counting the count value from the clock counter to the memory. 8. The PLL circuit according to claim 5, wherein data is recorded in an area corresponding to a horizontal scanning period.
に複数フィールドの計数値の和を演算する加算器と、加
算器よりのデータを前記フィールド数で除算する除算器
とからなる請求項1記載のPLL回路。9. The average value calculation unit includes an adder that calculates a sum of count values of a plurality of fields for each horizontal scanning period, and a divider that divides data from the adder by the number of fields. 2. The PLL circuit according to 1.
タを記録する平均値メモリ部を設け、平均値メモリ部よ
り読出したデータに基づいて前記分周器の分周比を制御
するようにした請求項9記載のPLL回路。10. An average value calculation section, wherein an average value memory section for recording data from a divider is provided, and a frequency division ratio of the frequency divider is controlled based on data read from the average value memory section. The PLL circuit according to claim 9.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8340803A JPH10191096A (en) | 1996-12-20 | 1996-12-20 | Pll circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8340803A JPH10191096A (en) | 1996-12-20 | 1996-12-20 | Pll circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10191096A true JPH10191096A (en) | 1998-07-21 |
Family
ID=18340442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8340803A Pending JPH10191096A (en) | 1996-12-20 | 1996-12-20 | Pll circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10191096A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100371982C (en) * | 2004-01-07 | 2008-02-27 | 松下电器产业株式会社 | Display panel control circuit and display panel control method |
US7508453B2 (en) | 2002-04-25 | 2009-03-24 | Thomson Licensing | Synchronization signal processor |
-
1996
- 1996-12-20 JP JP8340803A patent/JPH10191096A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7508453B2 (en) | 2002-04-25 | 2009-03-24 | Thomson Licensing | Synchronization signal processor |
CN100371982C (en) * | 2004-01-07 | 2008-02-27 | 松下电器产业株式会社 | Display panel control circuit and display panel control method |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |