JPH0686227A - Time base corrector - Google Patents

Abstract

PURPOSE:To provide a reproducing screen from which a time base error can be eliminated and without generating fluctuation by preventing a velocity error from occurring. CONSTITUTION:A clock phase switching part 7 which outputs a clock WCK as a clock fCK by switching the phase of the clock WCK corresponding to the number of pulses in one horizontal scanning period of the clock WCK is provided. A reproducing signal is written on memory 10 in synchronism with the clock WCK, and the reproducing signal written on the memory 10 is read out in synchronism with the clock fCK, and the reproducing signal read out of the memory 10 is written on memory 13 in synchronism with the clock fCK, and the reproducing signal written on the memory 13 is read out in synchronism with a reference clock.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ビデオテープ等の記録
媒体から読み出された再生信号に含まれている時間軸誤
差を除去するタイムベースコレクターに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time base collector for removing a time base error contained in a reproduction signal read from a recording medium such as a video tape.

【０００２】[0002]

【従来の技術】ＶＴＲ等の記録再生装置では、記録媒体
と再生ヘッドとの相対速度の変動等により再生信号に時
間軸誤差、いわゆるジッターが発生する。時間軸誤差が
あると、再生画像に横ゆれ等が生じる。このため、記録
再生装置には時間軸誤差を除去する時間軸補正回路（タ
イムベースコレクター）が設けられている。2. Description of the Related Art In a recording / reproducing apparatus such as a VTR, a time base error, so-called jitter, is generated in a reproduced signal due to fluctuations in relative speed between a recording medium and a reproducing head. If there is a time axis error, the reproduced image will have horizontal shake or the like. For this reason, the recording / reproducing apparatus is provided with a time base correction circuit (time base collector) for removing a time base error.

【０００３】時間軸補正回路の一例を図７に示す。基準
信号検出部９１は、入力信号からＲＥＦ（基準信号）を
抜き出す。多相クロック作成回路９２は、基準クロック
から多相クロックを作成する。クロック選択部９３は、
多相クロックの中からＲＥＦに同期したクロックＷＣＫ
を選択する。ライトアドレス発生部（Write アドレスGe
n）９４は、クロックＷＣＫに同期してライトアドレス
を発生する。入力信号は、クロックＷＣＫに同期して，
メモリー９６上のライトアドレスによって指定される部
分にデータとして書き込まれる。リードアドレス発生部
（ReadアドレスGen ）９５は、基準クロックに同期して
リードアドレスを発生する。メモリー９６上のリードア
ドレスによって指定される部分に書き込まれたデータ
は、基準クロックに同期して読み出される。これによ
り、入力信号（再生信号）に含まれているジッターが除
去される。FIG. 7 shows an example of the time axis correction circuit. The reference signal detector 91 extracts REF (reference signal) from the input signal. The multi-phase clock creation circuit 92 creates a multi-phase clock from the reference clock. The clock selection unit 93
Clock WCK synchronized with REF from multi-phase clocks
Select. Write address generator (Write address Ge
n) 94 generates a write address in synchronization with the clock WCK. The input signal is synchronized with the clock WCK,
It is written as data in a portion designated by the write address on the memory 96. The read address generator (Read Address Gen) 95 generates a read address in synchronization with the reference clock. The data written in the portion designated by the read address on the memory 96 is read in synchronization with the reference clock. As a result, the jitter included in the input signal (reproduced signal) is removed.

【０００４】[0004]

【発明が解決しようとする課題】ところが、上記従来の
構成では、クロック選択部９３で選択されたクロックＷ
ＣＫは、常に基準クロックと同一の周波数であるため、
１水平走査期間にメモリー９６上に書き込まれるデータ
数が、ジッターを含む入力信号とジッターを含まない入
力信号とで異なる、いわゆるベロシティーエラーが発生
するという問題点を有している。However, in the above-mentioned conventional configuration, the clock W selected by the clock selecting unit 93 is selected.
Since CK is always the same frequency as the reference clock,
There is a problem that a so-called velocity error occurs in that the number of data written in the memory 96 in one horizontal scanning period is different between an input signal containing jitter and an input signal not containing jitter.

【０００５】[0005]

【課題を解決するための手段】本発明に係るタイムベー
スコレクターは、上記の課題を解決するために、記録媒
体から読み出された再生信号を記憶する第１および第２
メモリーと、再生信号に同期した基準信号を出力する基
準信号検出部と、基準クロックから多相クロックを作成
する多相クロック作成部と、基準信号に同期した第１ク
ロックを多相クロックの中から選択するクロック選択部
と、第１クロックの１水平走査期間のパルス数に応じて
第１クロックの位相を切り換えて第２クロックとして出
力するクロック位相切り換え部とが備えられており、再
生信号を第１クロックに同期して第１メモリーに書き込
み、第１メモリーに書き込まれた再生信号を第２クロッ
クに同期して読み出し、第１メモリーから読み出された
再生信号を第２クロックに同期して第２メモリーに書き
込み、第２メモリーに書き込まれた再生信号を基準クロ
ックに同期して読み出すことを特徴としている。In order to solve the above-mentioned problems, a time base collector according to the present invention stores first and second reproduction signals read from a recording medium.
A memory, a reference signal detection unit that outputs a reference signal synchronized with the reproduction signal, a multi-phase clock generation unit that generates a multi-phase clock from the reference clock, and a first clock synchronized with the reference signal from among the multi-phase clocks. A clock selection unit that selects a clock and a clock phase switching unit that switches the phase of the first clock according to the number of pulses in one horizontal scanning period of the first clock and outputs the second clock as the second clock are provided. The reproduction signal written in the first memory is read in synchronization with the first clock, the reproduction signal written in the first memory is read in synchronization with the second clock, and the reproduction signal read from the first memory is read in synchronization with the second clock. It is characterized in that it is written in two memories and the reproduction signal written in the second memory is read out in synchronization with a reference clock.

【０００６】[0006]

【作用】上記の構成によれば、第１クロックの１水平走
査期間のパルス数に応じて第１クロックの位相を切り換
えて第２クロックとして出力するクロック位相切り換え
部が備えられており、再生信号を第１クロックに同期し
て第１メモリーに書き込み、第１メモリーに書き込まれ
た再生信号を第２クロックに同期して読み出すので、１
水平走査期間に第１メモリーに書き込まれるデータ数
が、ジッターを含む再生信号とジッターを含まない再生
信号とで一致する。すなわち、ベロシティーエラーが発
生しなくなる。そして、第１メモリーから読み出された
再生信号を第２クロックに同期して第２メモリーに書き
込み、第２メモリーに書き込まれた再生信号を基準クロ
ックに同期して読み出すので、時間軸誤差を除去でき
る。According to the above construction, the clock phase switching section for switching the phase of the first clock according to the number of pulses in one horizontal scanning period of the first clock and outputting it as the second clock is provided. Is written in the first memory in synchronization with the first clock, and the reproduction signal written in the first memory is read in synchronization with the second clock.
The number of pieces of data written in the first memory during the horizontal scanning period is the same between the reproduced signal containing jitter and the reproduced signal not containing jitter. That is, the velocity error does not occur. Then, the reproduction signal read from the first memory is written in the second memory in synchronization with the second clock, and the reproduction signal written in the second memory is read in synchronization with the reference clock, so that the time axis error is removed. it can.

【０００７】[0007]

【実施例】本発明の一実施例について図１ないし図６に
基づいて説明すれば、以下の通りである。DESCRIPTION OF THE PREFERRED EMBODIMENTS The following will describe one embodiment of the present invention with reference to FIGS.

【０００８】本実施例のタイムベースコレクターは、図
１に示すように、入力信号（再生信号）からＲＥＦ（基
準信号）を抜き出す基準信号検出部１と、基準クロック
から多相クロックＣＫ₁ 〜ＣＫ_n を作成する多相クロッ
ク作成回路２と、多相クロックＣＫ₁ 〜ＣＫ_n の中から
ＲＥＦに同期したクロックＷＣＫ（第１クロック）を選
択するクロック選択部３と、入力信号の１Ｈ（１水平走
査期間）の長さに応じて位相を切り換えたクロックｆ_CK
（第２クロック）を出力するクロック位相切り換え部７
と、メモリー１０（第１メモリー）・１３（第２メモリ
ー）と、クロックＷＣＫに同期してメモリー１０のライ
トアドレスを発生するライトアドレス発生部（Write ア
ドレス Gen）８と、クロックｆ_CKに同期してメモリー１
０のリードアドレスを発生するリードアドレス発生部
（ReadアドレスGen ）９と、クロックｆ_CKに同期してメ
モリー１３のライトアドレスを発生するライトアドレス
発生部（Write アドレス Gen）１１と、基準クロックに
同期してメモリー１３のリードアドレスを発生するリー
ドアドレス発生部（ReadアドレスGen ）１２を備えてい
る。As shown in FIG. 1, the time base collector of this embodiment includes a reference signal detector 1 for extracting REF (reference signal) from an input signal (reproduction signal), and multiphase clocks CK _{1 to} CK from the reference clock. a multiphase clock generating circuit 2 to create a _n, a multiphase clock CK ₁ ~CK _n clock selector 3 for selecting a synchronized clock WCK (first clock) to the REF from the, the input signal IH (1 horizontal Clock f _CK whose phase is switched according to the length of the scanning period)
Clock phase switching unit 7 for outputting (second clock)
, A memory 10 (first memory) / 13 (second memory), a write address generator (Write Address Gen) 8 for generating a write address of the memory 10 in synchronization with the clock WCK, and a clock f _CK. Memory 1
A read address generator (Read Address Gen) 9 for generating a read address of 0, a write address generator (Write Address Gen) 11 for generating a write address of the memory 13 in synchronization with the clock f _CK , and a reference clock A read address generator (Read Address Gen) 12 for generating a read address of the memory 13 is provided.

【０００９】クロック位相切り換え部７は、図２に示す
ように、主に、１Ｈカウンター２１、ラッチ２２、ＲＯ
Ｍ（リードオンリーメモリー）２３ａ・２３ｂ、ラッチ
２４ａ・２４ｂ、制御カウンター２５ａ・２５ｂ、基準
パルス作成部２９、ゲート作成部３０、マルチプレクサ
ー３１、ＡＮＤゲート３２…、ＯＲゲート３３により構
成されている。The clock phase switching section 7, as shown in FIG. 2, mainly includes a 1H counter 21, a latch 22, and a RO.
The M (read only memory) 23a and 23b, the latches 24a and 24b, the control counters 25a and 25b, the reference pulse creating unit 29, the gate creating unit 30, the multiplexer 31, the AND gate 32, ...

【００１０】１Ｈカウンター２１は、入力信号に同期し
たクロックＷＣＫのパルス数を１Ｈ、カウントし、カウ
ント値をラッチ２２を介して、ＲＯＭ２３ａ・２３ｂに
送る。The 1H counter 21 counts the number of pulses of the clock WCK synchronized with the input signal for 1H, and sends the count value to the ROMs 23a and 23b via the latch 22.

【００１１】ＲＯＭ２３ａは、カウント値に応じて以下
に示すα値、γ値をラッチ２４ａに出力するようになっ
ている。The ROM 23a outputs the following α value and γ value to the latch 24a according to the count value.

【００１２】α＝ｃ−ａ／ｎ／｜ａ−ｂ｜ ここで、αは小数点以下を切り上げた整数値であり、ａ
−ｂ＝０のとき、α＝０とする。ａ、ｂは、それぞれ、
１Ｈの基準のカウント数、入力信号の１Ｈのカウント数
である。ｎは多相クロックの相数であり、ｃは、制御カ
ウンター２５ａ・２５ｂにおいて、ゼロからカウントア
ップしキャリーアウト（ＣＯ）までのカウント値であ
る。Α = c−a / n / | a−b | where α is an integer value rounded up to the nearest whole number, and a
When -b = 0, α = 0. a and b are respectively
The 1H reference count number and the 1H count number of the input signal. n is the number of phases of the multi-phase clock, and c is a count value from the control counters 25a and 25b from zero to carry-out (CO).

【００１３】γは、ラッチ２４ａからマルチプレクサー
３１に送られるＳＥＬ（セレクト信号）（図４（ｅ））
がａ−ｂ＜０のときにハイレベルになり、ａ−ｂ≧０の
ときにローレベルになるように、設定される。Γ is a SEL (select signal) sent from the latch 24a to the multiplexer 31 (FIG. 4 (e))
Is set to a high level when ab <0, and a low level when ab ≧ 0.

【００１４】ＲＯＭ２３ｂは、カウント値に応じて以下
に示すβ値をラッチ２４ｂに出力するようになってい
る。The ROM 23b outputs the following β value to the latch 24b according to the count value.

【００１５】 β＝ｃ−１／（１／Ｘ−１／Ｙ） Ｘ＝ａ／ｎ／｜ａ−ｂ｜ Ｙ＝ａ／ｎ／｜ａ−ｂ｜ ここで、Ｙは小数点以下を切り上げた整数値であり、Ｘ
＝Ｙのとき、β＝０とする。Β = c−1 / (1 / X−1 / Y) X = a / n / | a−b | Y = a / n / | a−b | Here, Y is rounded up to the nearest whole number. Is an integer value, X
== 0, β = 0.

【００１６】このように、α、β、γを設定することに
より、ＲＯＭ２３ａ、制御カウンター２５ａで補正しき
れない微小制御をＲＯＭ２３ｂ、制御カウンター２５ｂ
で行っており、これにより、高精度の時間軸補正および
ベロシティー補正が可能となる。By setting α, β and γ in this way, the ROM 23a and the control counter 25b can perform minute control that cannot be completely corrected by the ROM 23a and the control counter 25a.
This enables highly accurate time axis correction and velocity correction.

【００１７】基準パルス作成部２９は、基準Ｈ（基準水
平同期信号）より基準パルス（図４（ａ））を作成し、
これをラッチ２４ａ・２４ｂ、制御カウンター２５ａ・
２５ｂ、ゲート作成部３０に出力する。制御カウンター
２５ａ・２５ｂは、ＣＯ端子からＧＣＫ（Ａ）（（図４
（ｂ））、ＧＣＫ（Ｂ）（図４（ｃ））をゲート作成部
３０に出力する。The reference pulse creating section 29 creates a reference pulse (FIG. 4A) from the reference H (reference horizontal synchronizing signal),
Latches 24a and 24b, control counter 25a and
25b, and output to the gate creation unit 30. The control counters 25a and 25b are connected from the CO terminal to GCK (A) ((Fig. 4
(B)) and GCK (B) (FIG. 4 (c)) are output to the gate creation unit 30.

【００１８】ゲート作成部３０は、図３に示すように、
多相クロックＣＫ₁ 〜ＣＫ_n の相数ｎと同数のフリップ
フロップＦＦ₁ 〜ＦＦ_n を備えている。ＧＣＫ（Ａ）、
ＧＣＫ（Ｂ）の論理和であるＧＣＫ（図４（ｄ））がＯ
Ｒゲート３４で求められ、フリップフロップＦＦ₁ 〜Ｆ
Ｆ_n のクロック端子（ＣＫ）に入力される。また、ＧＣ
Ｋ（Ａ）、ＧＣＫ（Ｂ）の論理積がＡＮＤゲート３５で
求められ、ＡＮＤゲート３５の出力とｉ番目のフリップ
フロップＦＦ_i の非反転出力端子（Ｑ）からの出力Ｇ_i
との論理積の否定がＮＡＮＤゲート３６で求められ、Ｎ
ＡＮＤゲート３６の出力がｉ＋２番目のフリップフロッ
プＦＦ_i+2 のプリセット端子（ＰＲ）に入力される。さ
らに、ｉ番目のフリップフロップＦＦ_i の非反転出力端
子（Ｑ）からの出力（Ｇ_i ）がｉ＋１番目のフリップフ
ロップＦＦ_i-1 のデータ入力端子（Ｄ）に送られるよう
になっており、ｎ番目のフリップフロップＦＦ_n の非反
転出力端子（Ｑ）からの出力（Ｇ_n ）は、１番目のフリ
ップフロップＦＦ₁ のデータ入力端子（Ｄ）に送られる
ようになっている。As shown in FIG. 3, the gate creating section 30
And a multi-phase clock CK ₁ ~CK _n flip-flops FF ₁ to ff _n number of phases n as many of. GCK (A),
GCK (FIG. 4 (d)) which is the logical sum of GCK (B) is O
Flip-flops FF _{1 to} F obtained by the R gate 34
It is input to the clock terminal (CK) of F _n . Also, GC
K (A), the logical product of GCK (B) is obtained by the AND gate 35, the output G _i from the non-inverting output terminal of the output and the i-th flip-flop FF _i of the AND gate 35 (Q)
NAND gate 36 finds the negation of the logical product of
The output of the AND gate 36 is input to the preset terminal (PR) of the _{i + 2nd} flip-flop FF _{i + 2} . Furthermore, being adapted to output from the non-inverting output terminal of the i-th flip-flop _{FF i (Q) (G i} ) is sent to the i + 1 th flip-flop FF _i-1 of the data input terminal (D), The output (G _n ) from the non-inverting output terminal (Q) of the _nth flip-flop FF _n is adapted to be sent to the data input terminal (D) of the _first flip-flop FF ₁ .

【００１９】ゲート作成部３０に基準パルスが入力され
ると、フリップフロップＦＦ₁ の出力（Ｇ₁ ）はハイレ
ベルになり、他のフリップフロップＦＦ₂ 〜ＦＦ_n の出
力（Ｇ₂ 〜Ｇ_n ）はローレベルになる。ＧＣＫのパルス
が入力されると、フリップフロップＦＦ₁ の出力
（Ｇ₁ ）がローレベルになり、ＦＦ₂ の出力（Ｇ₂ ）が
ハイレベルになる。以下同様に、ＧＣＫのパルスが入力
される毎に、フリップフロップＦＦ₃ の出力（Ｇ₃ ）、
…、フリップフロップＦＦ_n の出力（Ｇ_n ）が順次ハレ
イベルになる。つまり、フリップフロップＦＦ₁ 〜ＦＦ
_n がループ状のシフトレジスターを構成する。When the reference pulse is input to the gate forming section 30, the output (G ₁ ) of the flip-flop FF ₁ becomes high level and the outputs (G ₂ -G _n ) of the other flip-flops FF ₂ -FF _n. Goes low. When the pulse of GCK is input, the output (G ₁ ) of the flip-flop FF ₁ becomes low level and the output (G ₂ ) of FF ₂ becomes high level. Similarly, every time the GCK pulse is input, the output (G ₃ ) of the flip-flop FF ₃ ,
..., the output of the flip-flop FF _n (G _n) is sequentially Hareiberu. That is, the flip-flops FF _{1 to} FF
_n forms a loop-shaped shift register.

【００２０】なお、ＧＣＫ（Ａ）、ＧＣＫ（Ｂ）が同時
にハイレベルになると、シフトが２度行われる。すなわ
ち、ｉ番目のフリップフロップＦＦ_i の出力（Ｇ_i ）が
ハイレベルのとき、ＧＣＫ（Ａ）、ＧＣＫ（Ｂ）が同時
にハイレベルになると、ｉ＋２番目のフリップフロップ
ＦＦ_i+2 の出力（Ｇ_i+2 ）がハイレベルになる。このよ
うに、図３の回路によれば、ＧＣＫ（Ａ）、ＧＣＫ
（Ｂ）が同時にハイレベルになった場合にも対応できる
ので、ゲート作成部３０からマルチプレクサー３１に正
確な出力（Ｇ₂ 〜Ｇ_n ）を送ることが可能になる。When GCK (A) and GCK (B) simultaneously become high level, the shift is performed twice. That is, when the output (G _i ) of the i-th flip-flop FF _i is at the high level and GCK (A) and GCK (B) simultaneously become the high-level, the output (G of the i + 2 th flip-flop FF _{i + 2 i + 2} ) goes high. Thus, according to the circuit of FIG. 3, GCK (A), GCK
Since it is possible to deal with the case where (B) becomes high level at the same time, it becomes possible to send accurate outputs (G _{2 to} G _n ) from the gate forming unit 30 to the multiplexer 31.

【００２１】マルチプレクサー３１は、ゲート作成部３
０の出力（Ｇ₁ 〜Ｇ_n ）に基づいてＧＡ₁ 〜ＧＡ_n （図
４（ｆ）〜（ｚ））をＡＮＤゲート３２…に出力する。The multiplexer 31 includes a gate creating section 3
Based on 0 output (G ₁ ~G _n) outputs GA ₁ ~GA _n (FIG. 4 (f) ~ (z) ) of the AND gate 32 ....

【００２２】マルチプレクサー３１は、ＳＥＬ端子がハ
イレベルの場合、出力が、 ＧＡ₁ ＝Ｇ₁ 、ＧＡ₂ ＝Ｇ_n 、ＧＡ₃ ＝Ｇ_n-1 、……、
ＧＡ_n ＝Ｇ₂ になるようにセットされている。When the SEL terminal is at a high level, the multiplexer 31 outputs GA ₁ = G ₁ , GA ₂ = G _n , GA ₃ = G _n-1 ,.
It is set so that GA _n = G ₂ .

【００２３】一方、ＳＥＬ端子がローレベルの場合、出
力は、 ＧＡ₁ ＝Ｇ₁ 、ＧＡ₂ ＝Ｇ₂ 、ＧＡ₃ ＝Ｇ₃ 、……、
ＧＡ_n ＝Ｇ_ｎ になるようにセットされている。なお、ＳＥＬ端子は正
論理であっても、負論理であってもよい。On the other hand, when the SEL terminal is at a low level, the output is GA ₁ = G ₁ , GA ₂ = G ₂ , GA ₃ = G ₃ ,.
It is set so that GA _n = G _n . The SEL terminal may be either positive logic or negative logic.

【００２４】ＡＮＤゲート３２…は、ＧＡ_１ とＣＫ₁
の論理積、…、ＧＡ_n とＣＫ_n の論理積を求め、これら
をＯＲゲート３３に送る。ＯＲゲート３３は、ＡＮＤゲ
ート３２…の出力の論理和を求め、これをクロックｆ_CK
として、リードアドレス発生部９およびライトアドレス
発生部１１に送る。以上のようにして、入力信号の１Ｈ
長に応じてクロックｆ_CKの位相を切り換える。The AND gates 32 ... Are composed of GA ₁ and CK _1.
, And the logical product of GA _n and CK _n is calculated and sent to the OR gate 33. OR gate 33 obtains the logical sum of the AND gates 32 ... output, this clock f _CK
Is sent to the read address generator 9 and the write address generator 11. As described above, 1H of the input signal
The phase of the clock f _CK is switched according to the length.

【００２５】例えば、図４でＳＥＬがハイレベルである
時刻ｔ₁ では、ＧＣＫ（Ａ）、ＧＣＫ（Ｂ）が同時にハ
イレベルになるため、ＧＡ_n がハイレベルからローレベ
ルになり、ＧＡ_n-2 がローレベルからハイレベルにな
る。これは、ゲート作成部３０でシフトが２度行われた
結果である。このとき、クロックｆ_CKは、図５の拡大図
に示すように、クロックＣＫ_n に同期した状態から、ク
ロックＣＫ_n-2 に同期した状態に切り換えられる。For example, at time t _{1 when} SEL is at high level in FIG. 4, GCK (A) and GCK (B) simultaneously become high level, so that GA _n changes from high level to low level, and GA _{n- 2} goes from low to high. This is the result of the shift being performed twice in the gate creation unit 30. At this time, the clock f _CK, as shown in the enlarged view of FIG. 5, from a state synchronized with the clock CK _n, is switched to a state which is synchronized with the clock CK _n-2.

【００２６】また、ＳＥＬがローレベルである時刻ｔ₂
では、ＧＣＫ（Ａ）だけがハイレベルになるたため、Ｇ
Ａ₁ がハイレベルからローレベルになり、ＧＡ₂ がロー
レベルからハイレベルになる。すなわち、ゲート作成部
３０でシフトが１度だけ行われる。このとき、クロック
ｆ_CKは、図６の拡大図に示すように、クロックＣＫ₁に
同期した状態から、クロックＣＫ₂ に同期した状態に切
り換えられる。At time t ₂ when SEL is at low level.
Then, since only GCK (A) goes high, G
A ₁ changes from high level to low level, and GA ₂ changes from low level to high level. That is, the gate creation unit 30 performs the shift only once. At this time, the clock f _CK is switched from the state synchronized with the clock CK ₁ to the state synchronized with the clock CK ₂ , as shown in the enlarged view of FIG.

【００２７】ライトアドレス発生部８は、クロックＷＣ
Ｋに同期してライトアドレスを発生する。入力信号は、
クロックＷＣＫに同期して，メモリー１０上のライトア
ドレスによって指定される部分にデータとして書き込ま
れる。リードアドレス発生部９は、クロックｆ_CKに同期
してリードアドレスを発生する。メモリー１０上のリー
ドアドレスによって指定される部分に書き込まれたデー
タは、クロックｆ_CKに同期して読み出される。The write address generator 8 uses the clock WC
A write address is generated in synchronization with K. The input signal is
In synchronization with the clock WCK, it is written as data in a portion specified by the write address on the memory 10. The read address generator 9 generates a read address in synchronization with the clock f _CK . The data written in the portion designated by the read address on the memory 10 is read in synchronization with the clock f _CK .

【００２８】ライトアドレス発生部１１は、クロックｆ
_CKに同期してライトアドレスを発生する。メモリー１０
から読み出されたデータは、クロックｆ_CKに同期して，
メモリー１３上のライトアドレスによって指定される部
分にデータとして書き込まれる。リードアドレス発生部
１２は、基準クロックに同期してリードアドレスを発生
する。メモリー１３上のリードアドレスによって指定さ
れる部分に書き込まれたデータは、基準クロックに同期
して読み出される。これにより、入力信号に含まれてい
るジッターが除去される。The write address generator 11 uses the clock f
_The write address is generated in synchronization with _CK . Memory 10
The data read from is synchronized with the clock f _CK ,
The data is written in the portion designated by the write address on the memory 13. The read address generator 12 generates a read address in synchronization with the reference clock. The data written in the portion designated by the read address on the memory 13 is read in synchronization with the reference clock. As a result, the jitter included in the input signal is removed.

【００２９】以上のように、入力信号の１Ｈ長に応じた
クロックｆ_CKを、メモリー１０の読み出しクロックおよ
び、メモリー１３の書き込みクロックとして用いている
ので、１Ｈにメモリー１３上に書き込まれるデータ数
が、ジッターを含む入力信号とジッターを含まない入力
信号とで一致する。したがって、時間軸補正の際のベロ
シティーエラーが起こらなくなる。これにより、ゆらぎ
の少ない再生画面を得ることができる。特に、フィード
フォワード型ＴＢＣ（タイムベースコレクター）を使用
した場合、モニター画面の右端に発生していたゆらぎを
ほとんど除去できるので、画面がきわめて見やすくな
る。As described above, since the clock f _CK corresponding to the 1H length of the input signal is used as the read clock of the memory 10 and the write clock of the memory 13, the number of data to be written on the memory 13 in 1H is as follows. , Input signals that include jitter and input signals that do not include jitter match. Therefore, a velocity error does not occur when correcting the time axis. This makes it possible to obtain a reproduction screen with less fluctuation. In particular, when a feed-forward TBC (time base collector) is used, most of the fluctuations that have occurred at the right end of the monitor screen can be removed, so the screen becomes extremely easy to see.

【００３０】請求項１の発明に対応したタイムベースコ
レクターは、記録媒体から読み出された再生信号を記憶
するメモリー１０・１３と、再生信号に同期した基準信
号を出力する基準信号検出部１と、基準クロックから多
相クロックを作成する多相クロック作成部２と、基準信
号に同期したクロックＷＣＫを多相クロックＣＫ₁ 〜Ｃ
Ｋ_n の中から選択するクロック選択部３と、クロックＷ
ＣＫの１水平走査期間のパルス数に応じてクロックＷＣ
Ｋの位相を切り換えてクロックｆ_CKとして出力するクロ
ック位相切り換え部７とが備えられており、再生信号を
クロックＷＣＫに同期してメモリー１０に書き込み、メ
モリー１０に書き込まれた再生信号をクロックｆ_CKに同
期して読み出し、メモリー１０から読み出された再生信
号をクロックｆ_CKに同期してメモリー１３に書き込み、
メモリー１３に書き込まれた再生信号を基準クロックに
同期して読み出すことを特徴としている。A time base collector according to the invention of claim 1 comprises: memories 10 and 13 for storing a reproduction signal read from a recording medium; and a reference signal detecting section 1 for outputting a reference signal synchronized with the reproduction signal. , a multiphase clock creation portion 2 for creating a multi-phase clock from the reference clock, the clock WCK synchronized with the reference signal multiphase clocks CK ₁ -C
A clock selection unit 3 for selecting from K _n and a clock W
Clock WC according to the number of pulses in one horizontal scanning period of CK
A clock phase switching unit 7 that switches the phase of K and outputs it as a clock f _CK is provided. The reproduction signal is written in the memory 10 in synchronization with the clock WCK, and the reproduction signal written in the memory 10 is generated in the clock f _CK. , The reproduction signal read from the memory 10 is written to the memory 13 in synchronization with the clock f _CK ,
It is characterized in that the reproduction signal written in the memory 13 is read out in synchronization with the reference clock.

【００３１】上記の構成によれば、クロックＷＣＫの１
水平走査期間のパルス数に応じてクロックＷＣＫの位相
を切り換えてクロックｆ_CKとして出力するクロック位相
切り換え部７が備えられており、再生信号をクロックＷ
ＣＫに同期してメモリー１０に書き込み、メモリー１０
に書き込まれた再生信号をクロックｆ_CKに同期して読み
出すので、１水平走査期間にメモリー１０に書き込まれ
るデータ数が、ジッターを含む再生信号とジッターを含
まない再生信号とで一致する。すなわち、ベロシティー
エラーが発生しなくなる。そして、メモリー１０から読
み出された再生信号をクロックｆ_CKに同期してメモリー
１３に書き込み、メモリー１３に書き込まれた再生信号
を基準クロックに同期して読み出すので、時間軸誤差を
除去できる。According to the above configuration, the clock WCK of 1
A clock phase switching unit 7 that switches the phase of the clock WCK according to the number of pulses in the horizontal scanning period and outputs the clock as the clock f _CK is provided, and the reproduction signal is generated by the clock W _CK.
Write to memory 10 in synchronization with CK
Since the reproduced signal written into the memory is read in synchronization with the clock f _CK , the number of data written in the memory 10 in one horizontal scanning period is the same between the reproduced signal containing jitter and the reproduced signal not containing jitter. That is, the velocity error does not occur. Then, the reproduction signal read from the memory 10 is written in the memory 13 in synchronization with the clock f _CK , and the reproduction signal written in the memory 13 is read in synchronization with the reference clock, so that the time axis error can be removed.

【００３２】[0032]

【発明の効果】本発明のタイムベースコレクターは、以
上のように、記録媒体から読み出された再生信号を記憶
する第１および第２メモリーと、再生信号に同期した基
準信号を出力する基準信号検出部と、基準クロックから
多相クロックを作成する多相クロック作成部と、基準信
号に同期した第１クロックを多相クロックの中から選択
するクロック選択部と、第１クロックの１水平走査期間
のパルス数に応じて第１クロックの位相を切り換えて第
２クロックとして出力するクロック位相切り換え部とが
備えられており、再生信号を第１クロックに同期して第
１メモリーに書き込み、第１メモリーに書き込まれた再
生信号を第２クロックに同期して読み出し、第１メモリ
ーから読み出された再生信号を第２クロックに同期して
第２メモリーに書き込み、第２メモリーに書き込まれた
再生信号を基準クロックに同期して読み出すので、再生
信号の時間軸誤差を除去でき、しかも、ベロシティーエ
ラーが発生しなくなる。これにより、ゆらぎの少ない再
生画面を得ることができるという効果を奏する。As described above, the time base collector of the present invention includes the first and second memories for storing the reproduction signal read from the recording medium and the reference signal for outputting the reference signal synchronized with the reproduction signal. A detection unit, a multi-phase clock creation unit that creates a multi-phase clock from a reference clock, a clock selection unit that selects the first clock synchronized with the reference signal from the multi-phase clocks, and one horizontal scanning period of the first clock. A clock phase switching unit that switches the phase of the first clock according to the number of pulses of the first clock and outputs the second clock as a second clock. The reproduction signal is written in the first memory in synchronization with the first clock, The read signal written in the second memory is read in synchronization with the second clock, and the read signal read from the first memory is written in the second memory in synchronization with the second clock. Inclusive, since the reproduced signal written into the second memory read in synchronization with the reference clock, thus eliminating time base errors in the reproduced signal, moreover, velocity error does not occur. As a result, it is possible to obtain a reproduced screen with less fluctuation.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のタイムベースコレクターの構成を示す
ブロック図である。FIG. 1 is a block diagram showing a configuration of a time base collector of the present invention.

【図２】図１のタイムベースコレクターにおけるクロッ
ク位相切り換え部の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a clock phase switching unit in the time base collector of FIG.

【図３】図２のクロック位相切り換え部におけるゲート
作成部の構成例を示す回路図である。3 is a circuit diagram showing a configuration example of a gate creation unit in the clock phase switching unit of FIG.

【図４】図１のタイムベースコレクターの動作を示すタ
イミングチャートである。FIG. 4 is a timing chart showing an operation of the time base collector of FIG.

【図５】図４のタイミングチャートの部分拡大図であ
る。5 is a partially enlarged view of the timing chart of FIG.

【図６】図４のタイミングチャートの部分拡大図であ
る。6 is a partially enlarged view of the timing chart of FIG.

【図７】従来のタイムベースコレクターの構成を示すブ
ロック図である。FIG. 7 is a block diagram showing a configuration of a conventional time base collector.

【符号の説明】[Explanation of symbols]

１ 基準信号検出部 ２ 多相クロック作成部 ３ クロック選択部 ７ クロック位相切り換え部 １０ メモリー（第１メモリー） １３ メモリー（第２メモリー） 1 Reference Signal Detection Section 2 Multi-Phase Clock Creation Section 3 Clock Selection Section 7 Clock Phase Switching Section 10 Memory (First Memory) 13 Memory (Second Memory)

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】記録媒体から読み出された再生信号を記憶
する第１および第２メモリーと、再生信号に同期した基
準信号を出力する基準信号検出部と、基準クロックから
多相クロックを作成する多相クロック作成部と、基準信
号に同期した第１クロックを多相クロックの中から選択
するクロック選択部と、第１クロックの１水平走査期間
のパルス数に応じて第１クロックの位相を切り換えて第
２クロックとして出力するクロック位相切り換え部とが
備えられており、 再生信号を第１クロックに同期して第１メモリーに書き
込み、第１メモリーに書き込まれた再生信号を第２クロ
ックに同期して読み出し、第１メモリーから読み出され
た再生信号を第２クロックに同期して第２メモリーに書
き込み、第２メモリーに書き込まれた再生信号を基準ク
ロックに同期して読み出すことを特徴とするタイムベー
スコレクター。1. A first and a second memory for storing a reproduction signal read from a recording medium, a reference signal detector for outputting a reference signal synchronized with the reproduction signal, and a multi-phase clock generated from the reference clock. A multi-phase clock generation unit, a clock selection unit that selects the first clock synchronized with the reference signal from the multi-phase clocks, and the phase of the first clock is switched according to the number of pulses in one horizontal scanning period of the first clock. And a clock phase switching unit for outputting as a second clock, the reproduction signal is written into the first memory in synchronization with the first clock, and the reproduction signal written in the first memory is synchronized with the second clock. Read out, the reproduction signal read from the first memory is written to the second memory in synchronization with the second clock, and the reproduction signal written to the second memory is used as a reference clock. A timebase collector characterized by reading in synchronization with the lock.