Claims (4)
시간축 오차가 존재하는 아날로그 비디오 신호를 1수평주기 단위로 가변되는 샘플링 클럭에 따라 디지탈 신호로 바꾸어주는 A/D변환기(31)와, 1수평주기만큼 디지털 신호를 저장하는 제1 및 제2 1수평주기메모리(34)(35)와, 상기 제1 및 제2 1수평주기 메모리로부터 입력되는 데이터를 순차적으로 1수평주기만큼 저장하는 1수평주기 FIFO 메모리(37)의 시간축오차를 보정하기 위해 샘플링된 데이터를 연산하고 시간축 오차와 관련된 각종 타이밍을 제어하는 시간축 보정기(36)와, 상기 시간축 오차에 비례하는 전압차(29) 신호로 입력되는 신호에 비례하여 클럭 주파수를 가변시키는 전압에서 발진기(32)와, 상기 전압제어 발진기에 연결된 상기 A/D 변환기의수평주기내 시간축 오차가 어느 정도인지 판별하는 수평주기간 시간축 오차 검출기(38)와 상기 1수평주기 메모리의 데이터 쓰기에 관련되는 어드레스 신호(WA1) 및 라이트 인에이블 신호(WE1) 신호를 발생시켜 상기 제1 1수평주기 메모리에 출력하고 동시에 상기 제2 1수평주기 메모리의 데이터 쓰기에 관련되는 어드레스 신호(WA2) 및 라이트 인에이블 신호(WE2)신호를 발생시키는 메모리 제어기(33)와 시간축 오차에 비례하여 전압치가 1수평주기마다 구형파적으로 바뀌는 시점을 가르키는 (EB) 신호에 의해 1수평주기내의 시간축 오차가 어느정도인지 판별하는 수평주기간 시간축 오차 검출기(38)와, 상기 수평주기간 시간축 오차 검출기의 출력인 (DT) 신호와 (A＜B) 신호를 받아 시간축 오차 보정기(36)와 제1 및 제2 1수평주기 메모리 및 1수평주기 FIFO 메모리의 읽기에 관련되는 어드레스 신호(RA) 및 리드 인에이블 신호(RE1)(RE2)(RE3)를발생시켜 상기 제1 및 제2 1수평주기 메모리 및 상기 1수평주기 FIFO 메모리에 각각 출력하는 동시에 1수평주기간 시간축오차가 완전히 보정된 디지털 영상신호(D2)를 1화면분의 화상 데이터를 저장하는 1수평주기 메모리(41)에 출력하는 시간축 오차 보정기(36)와, 상기 1수평주기의 화면 데이터를 저장하는제3 1수평주기 메모리(41)와 상기 시간축 보정중의 화상데이터 (71)를 잠시 저장하기 위해 (G) 1수평주기 FIFO 메모리에 각각 결선되며, 1필드 메모리 제어기는 상기 1필드 메모리의 쓰기에 관계하는 어드레스 신호(WA) 라이트 인에이블 신호(WE) 및 읽기에 관계하는 어드레스 신호(RA) 및 리드 인에이블 신호(RE)를 발생시켜 (I) 1필드 메모리 제어키에 출력하는 1필드 메모리 제어기(40)와, 상기 제3 1수평주기 메모리의 쓰기에 관계하는 어드레스 신호(WA) 라이트 인에이블 신호(WE) 및 읽기에 관계하는 어드레스 신호(RA) 및 리드 인에이블 신호(RE)를 발생시켜(K) 1수평주기 메모리에 출력하는 메모리 제어기(42)와, 1필드 메모리 및 (K) 1수평주기 메모리의출력은 디지털 영상신호를 아날로그 신호로 변환하는 A/D 변환기(43)를 포함하여 구성된 것을 특징으로 하는 시간축 오차 보정장치.An A / D converter 31 for converting an analog video signal having a time axis error into a digital signal according to a sampling clock variable in units of one horizontal period, and first and second first horizontal units storing digital signals for one horizontal period. Sampled to correct the time axis error of the periodic memory 34, 35 and the one horizontal period FIFO memory 37 which sequentially stores data input from the first and second first horizontal period memories for one horizontal period. An oscillator 32 at a voltage for varying the clock frequency in proportion to a signal input as a voltage difference 29 signal proportional to the time axis error and a time axis corrector 36 for calculating data and controlling various timings associated with the time axis error And a horizontal main period time axis error detector 38 and one horizontal period which determine how much the time axis error in the horizontal period of the A / D converter connected to the voltage controlled oscillator is. An address signal WA1 and a write enable signal WE1 signal related to writing data of the memory and an output signal to the first horizontal cycle memory, and at the same time an address signal related to writing data to the second horizontal cycle memory The memory controller 33 generating the WA2 and the write enable signal WE2, and the EB signal indicating a time point at which the voltage value is changed squarely every one horizontal period in proportion to the time axis error. A horizontal main period time axis error detector 38 for determining how long the time axis error is, and a time axis error corrector 36 and a first signal receiving the (DT) signal and the (A <B) signal output from the horizontal main period time axis error detector. And generating an address signal RA and a read enable signal RE1, RE2, and RE3 related to reading of the first and second horizontal period memory and the first horizontal period FIFO memory. A time base for outputting the digital image signal D2, which is completely corrected for one horizontal main period time axis error, to the one horizontal period memory 41 that stores one screen of image data while simultaneously outputting to the memory and the first horizontal period FIFO memory. (G) one horizontal period FIFO memory to temporarily store the error corrector 36, a third horizontal period memory 41 for storing screen data of the one horizontal period, and image data 71 during the time base correction; The one field memory controller is connected to the address signal WA write enable signal WE related to the write of the one field memory and the address signal RA and read enable signal RE related to the read. 1 field memory controller 40 which is generated and output to (1) 1 field memory control key, and address signal WA related to write of the third first horizontal period memory, and write enable signal WE and read related Uh The memory controller 42 which generates the dress signal RA and the read enable signal RE (K) and outputs it to the one horizontal period memory, and the output of the one field memory and the (K) one horizontal period memory are digital video signals. A / D converter 43 for converting the analog signal to a time axis error correction apparatus, characterized in that configured.
제1항에 있어서, 상기 수평주기간 시간축 오차 검출기(38)는 전압제어 발진기의 출력에 접속된 카운터(45)와, 상기 카운터 출력 데이터를 클럭에 따라 저장하는 제1래치(47)와, 상기 제1래치의 샘플링된 데이터수와 910과의 차리를 검출하는|A-B|검출기(49)와 입력되는 두 신호의 크기를 비교하는 비교기 (48)와, 상기 |A-B|검출기의 출력 데이터를 클럭에 따라저장하는 제2래치(50)와 상기 비교기의 출력 데이터를 클럭에 따라 저장하는 제3래치(51)와, 시간축 오차에 비례하여 전압치가 1수평주기마다 구형파적으로 변화하는 시점을 가르키는 (EB) 신호를 받아 각종 타이밍을 발생시키고, 동시에 상기카운터를 리셋시키는 (RESET) 신호를 상기 카운터에 출력하며, 상기 제1 내지 제3래치 신호(D1)(D2)를 발생시켜 주는 타이밍 제어기(46)를 포함하여 구성된 것을 특징으로 하는 시간축 오차 보정장치.2. The horizontal main period time axis error detector 38 further comprises: a counter 45 connected to the output of the voltage controlled oscillator, a first latch 47 for storing the counter output data according to a clock; The | AB | detector 49 for detecting the difference between the number of sampled data of the first latch and 910, and the comparator 48 for comparing the magnitudes of the two input signals, and the output data of the | AB | detector to the clock. The second latch 50 to be stored along with the third latch 51 to store the output data of the comparator according to a clock, and the point of time when the voltage value changes squarely every one horizontal period in proportion to the time axis error ( The timing controller 46 receives the EB signal to generate various timings, simultaneously outputs a RESET signal to the counter, and generates the first to third latch signals D1 and D2. Characterized in that comprises Is a time-base error correcting apparatus.
제1항에 있어서, 상기 시간축 오차 보정기(36)는 수평주기내 시간축 오차를 나타내는 (DT) 신호를 받는 제1 2 : 1 멀티플렉서(55)와 상기 제1 2 : 1 멀티플렉서의 출력을 받는 제1덧셈기(56)와 상기 제1덧셈기의 출력을 받아 시간축 오차 보정에 필요한 데이터가 저장되어 있는 데이터 저장 메모리(58)와 상기 데이터 저장 메모리의 2개 데이터를 저장하는 제1 및제2(59)(60)와, 상기 제1래치의 출력을 받아 2개의 입력중 어느 하나를 선택하는 상기 제1 2 : 1 멀티플렉서의 한쪽 입력단자에 연결되고, 상기 제2래치의 출력은 두 입력의 크기를 비교하는 비교기(62) 및 제2 비교기(63)의 한쪽 입력단자에각각 연결되며, 상기 제1 비교기의 클럭을 받아 각종 타이밍을 발생하는제1 및 제2타이밍 제어기(61)(69)와 상기 제2비교기의 출력은 상기 제1타이밍 제어기에 연결되는 한편 수평주기간 시간축 오차 검출기(38)에서의 출력인 (A＜B) 신호는 앤드게이트(57)의 한쪽 입력단에 연결되고, 상기 앤드게이트 다른 입력단에는 5V가 연결되며, 상기 앤드게이트의 출력은 상기 제1덧셈기 입력단의 한쪽 입력단에 연결되며, 2개의 입력을 더하는제2덧셈기(64)의 한쪽 입력단에는 ＂1＂이 결선되고, 상기 제2덧셈기의 출력은 제3래치 및 제2덧셈기의 한쪽 입럭단에 연결되고, 상기 제3래치는 출력은 제2덧셈기 및 제2 2: 1 멀티플렉서(68) 및 제1비교기(62)의 한쪽 입력단에 각각 연결되고, 제3덧셈기(66)의 한쪽 입력단은 ＂1＂이 연결되며, 상기 제3덧셈기의 출력은 제4래치에 입력되고, 제4래치의 출력은 두 개의 입력중 어느 하나를 선택하는 제2 2 : 1 멀티플렉서의 한쪽 입력단자에 연결되고 각종 제어신호를 발생하는 제2타이밍 제어기는 제2덧셈기를 리셋하는 신호를 발생시켜 제2덧셈기에 출력하며, 제3 및 제4래치의 래치 출력을 발생시켜 제3 및 제4래치의 (CLK) 단자에 출력하며, 제2 2 : 1멀티플렉서의 선택신호를 발생시켜 제2 2 : 1 멀티플렉서로 출력하는 한편, 제1 및 제1 1수평주기 메모리와 1수평주기FIFO 메모리의 읽기에 관계있는 관계되는 리드 인에이블 신호(RE1)(RE2)(RE3)를 발생시켜 출력하며, 인터플레이션 계수가저장되어 있는 계수 저장 메모리(70)의 쓰기, 읽기에 관련된 신호인 (WA)(WE)(RA)(RE)를 발생시켜 상기 계수 저장 메모리에 출력하며, 상기 계수 저장 메모리의 출력은 상기 인터플레이터에 연결되고, 입력되는 두 영상 데이터를 이용해 시간축오차가 보정된 새로운 데이터를 연산하는상기 언터플레이트는 영상신호인(BI)를 입력받고, 계수 및 데이터 래치 신호를상기 제2타이밍 제어기로부터 입력받아 연산한 후 1 : 2 멀티플렉서(72)로, 연결됨을 특징으로 하는 시간축 보정장치.The first and second multiplexers 55 of claim 1, wherein the time axis error corrector 36 receives an output of a first 2: 1 multiplexer 55 and a first 2: 1 multiplexer that receive a (DT) signal indicating a time axis error within a horizontal period. A data storage memory 58 storing data required for time-base error correction by the adder 56 and the output of the first adder, and first and second 59 and 60 storing two data of the data storage memory. And a comparator for receiving the output of the first latch and being connected to one input terminal of the first 2: 1 multiplexer for selecting one of two inputs, the output of the second latch comparing the magnitudes of the two inputs. First and second timing controllers 61 and 69 and the second comparator connected to one input terminal of the second comparator 63 and the second comparator 63, respectively, to generate various timings by receiving the clock of the first comparator. Is connected to the first timing controller The (A <B) signal, which is an output from the time axis error detector 38, is connected to one input terminal of the AND gate 57, and 5 V is connected to the other input terminal of the AND gate, and the output of the AND gate is One input terminal of the second adder 64, which is connected to one input terminal of the first adder input terminal and adds two inputs, is connected to one input terminal, and the output of the second adder is one input terminal of the third latch and the second adder. And the third latch is connected to one input terminal of the second adder and the second 2: 1 multiplexer 68 and the first comparator 62, respectively, and one input terminal of the third adder 66 is 1 ＂is connected, the output of the third adder is input to the fourth latch, the output of the fourth latch is connected to one input terminal of the second 2: 1 multiplexer which selects one of two inputs, and various controls The second timing controller for generating a signal may include a second adder. Generates a set signal and outputs it to the second adder, generates latch outputs of the third and fourth latches, and outputs them to the (CLK) terminals of the third and fourth latches, and outputs a selection signal of the second 2: 1 multiplexer. Generate and output to the second 2: 1 multiplexer, while generating the associated read enable signals RE1 (RE2) and RE3 related to the reading of the first and first horizontal cycle memories and the first horizontal cycle FIFO memories. And generate (WA) (WE) (RA) (RE), which are signals related to writing and reading of the coefficient storage memory 70 in which the inflation coefficient is stored, and outputting them to the coefficient storage memory. An output of a storage memory is connected to the interplate, and the underplate, which calculates new data whose time axis error is corrected using two input image data, receives an input of a video signal (BI), and receives a coefficient and a data latch signal. From the second timing controller The time base correction device, characterized in that connected to the 1: 2 multiplexer 72, after receiving the operation.
제3항에 있어서, 상기 인터플레이터(71)는 제1 및 제4래치(75)(78)에 연결되고 상기 인터플레이션 계수인 (Q) 신호는 제2및 제3래치(76)(77)에 각각 연결되며, 래치 클럭 신호인 (IN1)은 제1 및 제2래치의 (CLK) 단자에 연결되고, 래치 클럭 신호인 (IN2)은 제3 및 제4래치의 (CLK)단자에 연결되고, 제1 및 제2래치의 출력은 두 입력을 받아 곱하는 제1곱셈기 79에연결되고 제3 및 제4래치의 출력은 두입력을 받아 곱하는 제2곱셈기(80)에 연결되며 제1 및 제2곱셈기의 출력은 덧셈기(81)의 입력단에 각각 연결되고 상기 덧셈기의 출력은 계산기(82)의 한쪽 입력단에 연결되고, 나누는 값인 R은 계수 저장메모리(59)로부터 상기 제산기에 연결됨을 특징으로 하는 시간축 오차 보정장치.4. The interlacer (71) is connected to first and fourth latches (75) (78) and the (Q) signal, which is the inflation coefficient, is the second and third latches (76) (77). Are connected to the (CLK) terminals of the first and second latches, and the latch clock signal (IN2) is connected to the (CLK) terminals of the third and fourth latches. And the outputs of the first and second latches are connected to a first multiplier 79 that receives and multiplies two inputs, and the outputs of the third and fourth latches are connected to a second multiplier 80 that receives and multiplies two inputs. The output of the multiplier is respectively connected to the input of the adder 81, the output of the adder is connected to one input of the calculator 82, and the dividing value R is connected from the coefficient storage memory 59 to the divider. Time base error compensation device.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.