JPH04313860A - Time base corrector - Google Patents

Abstract

PURPOSE:To secure the stable writing action of a memory by selecting a clock closest to the fall of a tape from a polyphase clock and outputting this as a writing clock synchronized in a phase way to a reproducing video signal. CONSTITUTION:By either of gate signals G2-G5 generated based on one of pulses CKP2-CKPS by a gate preparing part 13, clocks CK2-CK5 are selected through an AND part 14 and further, outputted through an OR circuit 15 as a writing clock WCK. The clock switching signal is inputted to a writing resetting circuit 6 of a memory control part 3 together with a writing clock WCK. By a magnitude comparator 21, the phase data set by a phase setting circuit 20 in accordance with the phase of a writing clock WCK at this time, and the counting data of a counting part are compared with said phase data and when both are coincident, a writing resetting pulse WRES is outputted. Thus, the writing action of a memory 2 is stably and surely controlled.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、フィードフォワード型
の時間軸補正装置に係り、詳しくは、再生映像信号と位
相的に同期するクロックを選択して再生映像信号の標本
化データをメモリに書き込む際の書込みクロックとする
ようにした時間軸補正装置に関するものである。[Industrial Application Field] The present invention relates to a feedforward type time base correction device, and more specifically, it selects a clock that is phase-synchronized with a reproduced video signal and writes sampled data of the reproduced video signal into a memory. The present invention relates to a time axis correction device that uses an actual write clock.

【０００２】0002

【従来の技術】ＶＴＲ等に備えられるフィードフォワー
ド型の時間軸補正装置は、時間軸誤差を含んだ映像信号
を正確な基準クロックでディジタルに変換した振幅デー
タに所定の演算処理を施すことにより時間軸誤差を求め
、この時間軸誤差に基づいて時間軸の補正を行うように
なっている。以下に、時間軸誤差を検出する時間軸誤差
検出回路について説明する。[Prior Art] A feedforward type time base correction device installed in a VTR etc. performs predetermined arithmetic processing on amplitude data obtained by converting a video signal containing a time base error into digital data using an accurate reference clock. The axis error is determined and the time axis is corrected based on this time axis error. A time-base error detection circuit for detecting time-base errors will be described below.

【０００３】この種の時間軸誤差検出回路は、図７に示
すように、４相シリアル／パラレル変換回路（図中、４
相Ｓ／Ｐ）３１と、減算回路３２・３３と、平均化回路
３４・３５と、逆正接演算用ＲＯＭ３６とを備えている
。As shown in FIG. 7, this type of time axis error detection circuit is a four-phase serial/parallel conversion circuit (four-phase
A phase S/P) 31, subtraction circuits 32 and 33, averaging circuits 34 and 35, and an arctangent calculation ROM 36 are provided.

【０００４】上記時間軸誤差検出回路では、例えば、バ
ースト信号の４倍の周波数のクロックでディジタルに変
換された映像信号からバーストデータ（バースト信号の
ディジタルデータ）を抜き出し、このバーストデータを
４相シリアル／パラレル変換回路３１に通過させること
により、１周期単位で４つのバーストデータｘ４ｎ，ｘ
４ｎ＋１，ｘ４ｎ＋２，ｘ４ｎ＋３（ｎはバースト信号
の周期）を同時に得ている。これらバーストデータｘ４
ｎ，ｘ４ｎ＋１，ｘ４ｎ＋２，ｘ４ｎ＋３は、図８に示
すように、Ａをバースト信号の振幅とし、Ｂを直流レベ
ルとし、θを時間軸誤差とすると、次式で与えられる。[0004] In the above-mentioned time axis error detection circuit, for example, burst data (digital data of the burst signal) is extracted from a video signal converted into digital data using a clock having a frequency four times that of the burst signal, and this burst data is converted into a four-phase serial signal. / By passing it through the parallel conversion circuit 31, four burst data x4n, x
4n+1, x4n+2, x4n+3 (n is the period of the burst signal) are obtained simultaneously. These burst data x4
As shown in FIG. 8, n, x4n+1, x4n+2, x4n+3 are given by the following equations, where A is the amplitude of the burst signal, B is the DC level, and θ is the time axis error.

【０００５】 　　　　ｘ４ｎ＝Ｂ＋Ａ（ｓｉｎθ）ｎ　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　…
式１　　　　ｘ４ｎ＋１＝Ｂ＋Ａ（ｃｏｓθ）ｎ　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　…式２　　　　ｘ４ｎ＋２＝Ｂ−Ａ（ｓｉｎθ）ｎ　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　…式３　　　　ｘ４ｎ＋３＝Ｂ−Ａ（ｃｏｓθ）
ｎ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　…式４次に、上記バーストデータｘ４ｎ，ｘ
４ｎ＋１，ｘ４ｎ＋２，ｘ４ｎ＋３を用いて、減算回路
３２・３３でｘ４ｎとｘ４ｎ＋２との差分およびｘ４ｎ
＋１とｘ４ｎ＋３との差分を次式のようにして求める。[0005] x4n=B+A(sinθ)n
…
Formula 1 x4n+1=B+A(cosθ)n

...Formula 2 x4n+2=B-A(sinθ)n

...Equation 3 x4n+3=BA(cosθ)
n
...Equation 4 Next, the above burst data x4n,x
Using 4n+1, x4n+2, x4n+3, the subtraction circuits 32 and 33 calculate the difference between x4n and x4n+2 and x4n
The difference between +1 and x4n+3 is calculated using the following equation.

【０００６】 　　　　ｘ４ｎ−ｘ４ｎ＋２＝２Ａ（ｓｉｎθ）ｎ　　
　　　　　　　　　　　　　　　　　　　　　　　…式
５　　　　ｘ４ｎ＋１−ｘ４ｎ＋３＝２Ａ（ｃｏｓθ）
ｎ　　　　　　　　　　　　　　　　　　　　　　　…
式６このようにして求めた差分の正弦成分（式５）およ
び余弦成分（式６）を、ノイズ等の影響を軽減するため
に、平均化回路３４・３５により次式に基づいてそれぞ
れｎ周期分平均化することにより、図９に示すような正
弦データＩｓｉｎおよび余弦データＩｃｏｓを得る。[0006] x4n−x4n+2=2A(sinθ)n
...Equation 5 x4n+1-x4n+3=2A(cosθ)
n...
Equation 6 The sine component (Equation 5) and cosine component (Equation 6) of the difference obtained in this way are each divided into n periods by averaging circuits 34 and 35 based on the following equation in order to reduce the influence of noise etc. By averaging, sine data Isin and cosine data Icos as shown in FIG. 9 are obtained.

【０００７】[0007]

【数１】[Math 1]

【０００８】さらに、平均化回路３４・３５で得られた
正弦データＩｓｉｎおよび余弦データＩｃｏｓを逆正接
演算用ＲＯＭ３６に入力することにより、両データＩｓ
ｉｎ・Ｉｃｏｓを基に、次式で表される逆正接演算デー
タが時間軸誤差θとして出力される。Furthermore, by inputting the sine data Isin and cosine data Icos obtained by the averaging circuits 34 and 35 to the arctangent calculation ROM 36, both data Is
Based on in·Icos, arctangent calculation data expressed by the following equation is output as a time axis error θ.

【０００９】 　　　　θ＝ｔａｎ−１（Ｉｓｉｎ／Ｉｃｏｓ）　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　…式９そして、上記のように検出された時間軸誤差
θに基づいて、クロック選択回路３７により映像信号に
位相的に同期するクロックが選択される。このクロック
は、再生映像信号の標本化データを図示しないメモリに
書き込む際の書込みクロックとして用いられる。θ=tan-1(Isin/Icos)

Equation 9 Then, based on the time axis error θ detected as described above, the clock selection circuit 37 selects a clock that is phase-synchronized with the video signal. This clock is used as a write clock when sampling data of a reproduced video signal is written to a memory (not shown).

【００１０】0010

【発明が解決しようとする課題】ところで、上記従来の
時間軸誤差検出回路において、時間軸誤差θを正しく検
出するには、正弦データＩｓｉｎおよび余弦データＩｃ
ｏｓの位相を互いに一致させる必要があり、そのために
、正弦成分および余弦成分をノイズの影響を十分軽減で
きる程度に平均化回路３４・３５で平均化している。し
かしながら、この構成では、平均化の効果を得るために
多数のバーストデータが必要であるため、映像信号にバ
ースト信号が数周期分しか付加されていない場合、平均
化によってノイズの影響を十分軽減することができない
。By the way, in the conventional time axis error detection circuit described above, in order to correctly detect the time axis error θ, sine data Isin and cosine data Ic
It is necessary to match the phases of os, and for this purpose, the sine and cosine components are averaged by averaging circuits 34 and 35 to the extent that the influence of noise can be sufficiently reduced. However, this configuration requires a large number of burst data to obtain the effect of averaging, so if only a few cycles of burst signals are added to the video signal, averaging can sufficiently reduce the effect of noise. I can't.

【００１１】これによって、例えばノイズ等の影響によ
り、図９に示すように、点Ｐにおける正弦データに対応
する位相θＰ　と点Ｑにおける余弦データに対応する位
相θＱ　とが互いに一致しなくなる。このため、逆正接
演算用ＲＯＭ３６で時間軸誤差θを特定することができ
なくなって、実質的に時間軸誤差θの検出が不可能にな
るという問題が生じる。As a result, due to the influence of noise, for example, the phase θP corresponding to the sine data at the point P and the phase θQ corresponding to the cosine data at the point Q no longer match each other, as shown in FIG. Therefore, a problem arises in that the time axis error θ cannot be specified by the arctangent calculation ROM 36, and it becomes virtually impossible to detect the time axis error θ.

【００１２】また、時間軸誤差をθを求める処理は、上
記のように複雑な演算処理が必要となるため、それに伴
って時間軸誤差検出回路の規模も大きくならざるをえな
かった。Furthermore, since the process of determining the time axis error θ requires complicated arithmetic processing as described above, the scale of the time axis error detection circuit has to increase accordingly.

【００１３】本発明は、上記の事情に鑑みてなされたも
のであって、簡単な構成で安定した書込みクロックを得
ることを目的としている。The present invention has been made in view of the above circumstances, and an object thereof is to obtain a stable write clock with a simple configuration.

【００１４】[0014]

【課題を解決するための手段】本発明の時間軸補正装置
は、再生映像信号を標本化した標本化データを保持する
メモリと、再生映像信号に位相的に同期する書込みクロ
ックを発生する書込みクロック発生手段と、標本化デー
タを書込みクロックで順次書き込むとともに再生映像信
号に非同期で安定した読出しクロックで読出すように上
記メモリの動作を制御するメモリ制御手段とを基本構成
として備えたものであって、上記の課題を解決するため
に、上記基本構成において以下の手段を講じていること
を特徴としている。[Means for Solving the Problems] A time axis correction device of the present invention includes a memory that holds sampled data obtained by sampling a reproduced video signal, and a write clock that generates a write clock that is synchronized in phase with the reproduced video signal. The basic configuration includes a generating means, and a memory control means for controlling the operation of the memory so that the sampled data is sequentially written using a write clock and read out using a stable read clock asynchronously with the reproduced video signal. , In order to solve the above problems, the following measures are taken in the above basic configuration.

【００１５】すなわち、上記請求項１に係る時間軸補正
装置は、上記書込みクロック発生手段が、再生映像信号
から再生同期信号を検出する再生同期信号検出手段と、
基準クロックに基づいて相互に一定の位相差を有する複
数のクロックからなる多相クロックを発生する多相クロ
ック発生手段と、多相クロックから再生同期信号の変化
点に最も近いクロックを判別する最近クロック判別手段
と、この最近クロック判別手段により判別されたクロッ
クを書込みクロックとして選択するクロック選択手段と
を備えているものである。That is, in the time axis correction device according to the first aspect, the write clock generating means includes reproduction synchronization signal detection means for detecting a reproduction synchronization signal from a reproduction video signal;
A multiphase clock generating means for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on a reference clock; and a recent clock for determining from the multiphase clocks the clock closest to the change point of the reproduced synchronization signal. The clock determining means includes a determining means, and a clock selecting means for selecting the clock most recently determined by the clock determining means as a write clock.

【００１６】また、請求項２に係る時間軸補正装置は、
上記書込みクロック発生手段が、再生映像信号から再生
同期信号を検出する再生同期信号検出手段と、基準クロ
ックに基づいて相互に一定の位相差を有する複数のクロ
ックからなる多相クロックを発生する多相クロック発生
手段と、多相クロックの隣合うクロック同士の位相差の
時間幅を有するとともに再生映像信号の変化点と一定の
位相関係にある検出パルスを発生する検出パルス発生手
段と、多相クロックから検出パルスの発生期間に状態が
変化するクロックを判別する変化クロック判別手段と、
この変化クロック判別手段により判別されたクロックを
書込みクロックとして選択するクロック選択手段とを備
えているものである。[0016] Furthermore, the time axis correction device according to claim 2 includes:
The write clock generating means includes a reproduction synchronization signal detection means for detecting a reproduction synchronization signal from a reproduction video signal, and a polyphase clock for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on a reference clock. a clock generating means; a detection pulse generating means for generating a detection pulse having a time width equal to the phase difference between adjacent clocks of the multiphase clock and having a constant phase relationship with a changing point of a reproduced video signal; a changing clock determining means for determining a clock whose state changes during the period in which the detection pulse is generated;
The clock selection means selects the clock determined by the changed clock determination means as a write clock.

【００１７】さらに、請求項３に係る時間軸補正装置は
、上記請求項１または請求項２に係る時間軸補正装置で
あって、書込みクロックの位相を検出する位相検出手段
と、この位相検出手段の検出毎に書込みクロックの位相
に関するクロック位相データを発生するクロック位相デ
ータ発生手段と、上記メモリの書込み動作を記憶単位毎
にリセットする書込みリセットパルスの位相に関するリ
セット位相データを書込みクロックの位相に応じて設定
するリセット位相データ設定手段と、クロック位相デー
タとリセット位相データとを比較して両データが一致し
たときに書込みリセットパルスを発生する書込みリセッ
トパルス発生手段とを備えているものである。Furthermore, a time axis correction device according to claim 3 is the time axis correction device according to claim 1 or claim 2, which comprises phase detection means for detecting the phase of the write clock, and this phase detection means. clock phase data generation means for generating clock phase data regarding the phase of the write clock each time the clock is detected; and reset phase data regarding the phase of the write reset pulse for resetting the write operation of the memory for each storage unit according to the phase of the write clock. and a write reset pulse generating means that compares clock phase data and reset phase data and generates a write reset pulse when both data match.

【００１８】[0018]

【作用】上記請求項１に係る時間軸補正装置では、書込
みクロック発生手段において、例えば遅延線を用いた多
相クロック発生手段により、基準クロックが一定の位相
差をもって遅延して多相クロックが発生する。基準クロ
ックは、通常、水平同期周波数の整数倍といった高い周
波数であるため、多相クロックの隣合うクロック同士の
位相差は極めて小さく設定される。この多相クロックか
らは、最近クロック判別手段により再生同期信号の変化
点に最も近いクロックが判別される。[Operation] In the time axis correction device according to claim 1, in the write clock generation means, the reference clock is delayed by a certain phase difference, and a multiphase clock is generated by the multiphase clock generation means using, for example, a delay line. do. Since the reference clock usually has a high frequency such as an integral multiple of the horizontal synchronization frequency, the phase difference between adjacent clocks of the multiphase clock is set to be extremely small. From these multiphase clocks, the clock closest to the change point of the reproduction synchronization signal is determined by the latest clock determination means.

【００１９】例えば、再生同期信号が負極性のものであ
って立ち下がりを変化点とする場合、再生同期信号の変
化点が、多相クロックにおける隣合うクロックの立ち上
がりエッジ同士の間に存在することになるので、上記変
化点に最も近いクロックは、再生同期信号との位相関係
がほぼ一定であると考えられる。従って、このクロック
をクロック選択手段で書込みクロックとして選択するこ
とにより、再生同期信号と位相的に同期する書込みクロ
ックが安定かつ確実に得られる。For example, if the playback synchronization signal is of negative polarity and the falling edge is the changing point, the change point of the playback synchronization signal must exist between the rising edges of adjacent clocks in the multiphase clock. Therefore, it is considered that the clock closest to the above change point has a substantially constant phase relationship with the reproduction synchronization signal. Therefore, by selecting this clock as the write clock by the clock selection means, a write clock that is phase-synchronized with the reproduction synchronization signal can be stably and reliably obtained.

【００２０】このように、請求項１に係る時間軸補正装
置は、再生同期信号と多相クロックとの位相関係を検出
し、それに基づいて書込みクロックを選択するようにな
っているので、フリップフロップ等の周知の回路を用い
て簡単に構成することができ、従来の時間軸誤差を検出
する構成のように、複雑な構成を必要としない。As described above, the time axis correction device according to claim 1 detects the phase relationship between the reproduction synchronization signal and the multiphase clock, and selects the write clock based on it. It can be easily configured using well-known circuits such as , etc., and does not require a complicated configuration unlike conventional configurations for detecting time axis errors.

【００２１】また、請求項２に係る時間軸補正装置では
、検出パルス発生手段による検出パルスの発生期間に、
変化クロック判別手段によって多相クロックのいずれか
のクロックの状態が変化したことが判別される。上記検
出パルスは、多相クロックの隣合うクロック同士の位相
差の時間幅を有するとともに、再生映像信号の変化点と
一定の位相関係にあるので、検出パルスの発生期間には
、多相クロックのうちの或るクロックの変化点が必ず１
つ存在することになる。従って、そのクロックをクロッ
ク選択手段で書込みクロックとして選択することにより
、再生同期信号と位相的に同期する書込みクロックが安
定かつ確実に得られる。Further, in the time axis correction device according to the second aspect, during the period in which the detection pulse is generated by the detection pulse generating means,
The changed clock determining means determines that the state of any one of the multiphase clocks has changed. The detection pulse has a time width equal to the phase difference between adjacent clocks of the multiphase clock, and has a constant phase relationship with the change point of the reproduced video signal. The change point of a certain clock in my house is always 1.
There will be one. Therefore, by selecting this clock as the write clock by the clock selection means, a write clock that is phase-synchronized with the reproduction synchronization signal can be stably and reliably obtained.

【００２２】この時間軸補正装置も、やはり上記請求項
１に係る時間軸補正装置と同様、再生同期信号と多相ク
ロックとの位相関係に基づいて書込みクロックを選択す
るようになっているので、周知の回路を用いて簡単に構
成することができる。Similar to the time axis correction apparatus according to claim 1, this time axis correction apparatus also selects a write clock based on the phase relationship between the reproduction synchronization signal and the multiphase clock. It can be easily constructed using a well-known circuit.

【００２３】さらに、請求項３に係る時間軸補正装置で
は、上記請求項１または請求項２に係る時間軸補正装置
において、位相検出手段による書込みクロックの位相検
出毎に、クロック位相データ発生手段によりクロック位
相データが発生する。このクロック位相データは、書込
みクロックの位相に関するものであり、例えば、書込み
クロックをカウンタによりカウントしたカウントデータ
が用いられる。Furthermore, in the time axis correction apparatus according to claim 3, in the time axis correction apparatus according to claim 1 or claim 2, each time the phase detection means detects the phase of the write clock, the clock phase data generation means Clock phase data is generated. This clock phase data is related to the phase of the write clock, and for example, count data obtained by counting the write clock by a counter is used.

【００２４】リセットパルス発生手段では、上記クロッ
ク位相データとリセット位相データ設定手段で設定され
たリセット位相データとが比較され、両者が一致したと
きにリセットパルスが発生する。上記リセット位相デー
タは、書込みクロックの位相に応じて設定されるので、
上記のようにして発生したリセットパルスは、常に書込
みクロックの位相に同期したものとなる。それゆえ、再
生映像信号の位相が変動した場合でも、それに同期した
書込みリセットパルスを得ることができ、メモリの書込
み動作を正確に行うことができる。The reset pulse generating means compares the clock phase data with the reset phase data set by the reset phase data setting means, and when the two match, a reset pulse is generated. The above reset phase data is set according to the phase of the write clock, so
The reset pulse generated as described above is always synchronized with the phase of the write clock. Therefore, even if the phase of the reproduced video signal fluctuates, a write reset pulse synchronized therewith can be obtained, and the memory write operation can be performed accurately.

【００２５】[0025]

【実施例】本発明の一実施例について図１ないし図４に
基づいて説明すれば、以下の通りである。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. 1 to 4.

【００２６】本実施例に係る時間軸補正装置は、図３に
示すように、Ａ／Ｄ変換器（図中、Ａ／Ｄ）１と、メモ
リ２と、メモリコントロール部３と、Ｄ／Ａ変換器（図
中、Ｄ／Ａ）４と、書込みクロック発生部５とを備えて
いる。As shown in FIG. 3, the time axis correction device according to this embodiment includes an A/D converter (A/D in the figure) 1, a memory 2, a memory control unit 3, and a D/A It includes a converter (D/A in the figure) 4 and a write clock generator 5.

【００２７】Ａ／Ｄ変換器２は、書込みクロック発生部
５で発生する書込みクロックＷＣＫで再生映像信号を標
本化する回路である。メモリ２は、Ａ／Ｄ変換器１から
出力される標本化データの書込みおよび読出しをライン
単位で順次行う記憶装置である。The A/D converter 2 is a circuit that samples the reproduced video signal using the write clock WCK generated by the write clock generator 5. The memory 2 is a storage device in which sampled data output from the A/D converter 1 is sequentially written and read line by line.

【００２８】メモリ制御手段としてのメモリコントロー
ル部３は、メモリ２が、上記標本化データを上記書込み
クロックに基づくタイミングで書込むとともに、書込ん
だ標本化データを安定した基準クロックに基づくタイミ
ングで読出すように、メモリ２の動作を制御する制御部
である。このメモリコントロール部３は、ライトリセッ
ト回路（図中、ＷＲＥＳ回路）６を有しており、ライト
リセット回路６で発生したライトリセットパルスＷＲＥ
Ｓすなわち書込みリセットパルスでメモリ２の書込み動
作をリセットするようになっている。The memory control unit 3 as a memory control means causes the memory 2 to write the sampled data at a timing based on the write clock, and read the written sampled data at a timing based on a stable reference clock. This is a control unit that controls the operation of the memory 2 so as to output the data. This memory control unit 3 has a write reset circuit (WRES circuit in the figure) 6, and the write reset pulse WRE generated by the write reset circuit 6 is
The write operation of the memory 2 is reset by S, that is, a write reset pulse.

【００２９】Ｄ／Ａ変換器４は、メモリ２から読出され
た標本化データを上記基準クロックでアナログに変換す
る回路である。書込みクロック発生部５は、上記書込み
クロックを再生映像信号に同期する書込みクロックを発
生するブロックである。The D/A converter 4 is a circuit that converts the sampled data read from the memory 2 into analog data using the reference clock. The write clock generator 5 is a block that generates a write clock that synchronizes the write clock with the reproduced video signal.

【００３０】書込みクロック発生手段としての書込みク
ロック発生部５は、テープＨ検出回路７と、多相クロッ
ク生成回路８と、クロック選択回路９とからなっている
。The write clock generating section 5 as a write clock generating means is composed of a tape H detection circuit 7, a multiphase clock generation circuit 8, and a clock selection circuit 9.

【００３１】再生同期信号検出手段としてのテープＨ検
出回路７は、図示しないテープに記録されている再生映
像信号から負極性のテープＨすなわち再生同期信号を検
出する回路である。多相クロック発生手段としての多相
クロック生成回路８は、例えば遅延線を有する回路であ
り、上記基準クロックを一定の時間間隔をおいて遅延さ
せ、位相の異なるｎ個の多相クロック（ｎ相クロック）
を発生するようになっている。クロック選択回路９は、
後に詳述するように、ｎ相クロックから上記テープＨと
位相的に同期するクロックを１つ選択して、上記書込み
クロックとする回路である。The tape H detection circuit 7, which serves as reproduction synchronization signal detection means, is a circuit that detects a negative polarity tape H, that is, a reproduction synchronization signal, from a reproduction video signal recorded on a tape (not shown). The multiphase clock generation circuit 8 as a multiphase clock generation means is, for example, a circuit having a delay line, and delays the reference clock at fixed time intervals to generate n multiphase clocks (n phase clocks) having different phases. clock)
is starting to occur. The clock selection circuit 9 is
As will be described in detail later, this circuit selects one clock phase-synchronized with the tape H from the n-phase clocks and uses it as the write clock.

【００３２】上記のように構成される時間軸補正装置は
、再生映像信号の標本化データを再生映像信号に同期す
る書込みクロックでメモリ２に書込み、その標本化デー
タを基準クロックでメモリ２から読出してアナログの再
生映像信号に戻すことにより、再生映像信号の時間軸誤
差を除去するようになっている。The time axis correction device configured as described above writes the sampled data of the reproduced video signal to the memory 2 using a write clock synchronized with the reproduced video signal, and reads the sampled data from the memory 2 using the reference clock. By converting the reproduced video signal back to an analog reproduced video signal, time axis errors in the reproduced video signal are removed.

【００３３】ここで、上記クロック選択回路９について
さらに詳しく説明する。The clock selection circuit 9 will now be explained in more detail.

【００３４】図１に示すように、クロック選択回路９は
、フリップフロップ部１０・１１と、ＡＮＤ回路１２と
、ゲート作成部１３と、ＡＮＤ部１４と、ＯＲ回路１５
とからなっている。As shown in FIG. 1, the clock selection circuit 9 includes flip-flop sections 10 and 11, an AND circuit 12, a gate creation section 13, an AND section 14, and an OR circuit 15.
It consists of

【００３５】フリップフロップ部１０は、多相クロック
と同数のｎ個のＤフリップフロップＦＦ１１〜ＦＦ１ｎ
を備え、フリップフロップ部１１は、ｎ個のＤフリップ
フロップＦＦ２１〜ＦＦ２ｎを備えている。The flip-flop unit 10 includes n D flip-flops FF11 to FF1n, which are the same number as the multiphase clocks.
The flip-flop unit 11 includes n D flip-flops FF21 to FF2n.

【００３６】上記ＤフリップフロップＦＦ１１〜ＦＦ１
ｎ・ＦＦ２１〜ＦＦ２ｎは、各Ｄ入力端子に上記テープ
Ｈが入力され、それぞれのクロック入力端子に、対応す
る多相クロックの各クロックＣＫ１　〜ＣＫｎ　が入力
されるようになっている。また、ＤフリップフロップＦ
Ｆ１１〜ＦＦ１ｎの各Ｑ出力端子は、ＡＮＤ回路１２の
入力端子に接続され、ＤフリップフロップＦＦ２１〜Ｆ
Ｆ２ｎの各ＣＬＲ入力端子（ローアクティブ）は、ＡＮ
Ｄ回路１２の出力端子に接続されている。そして、Ｄフ
リップフロップＦＦ２１〜ＦＦ２ｎの各ｑ出力端子は、
ゲート作成部１３に接続されている。The above D flip-flops FF11 to FF1
The tape H is input to each D input terminal of the n.FF21 to FF2n, and each of the corresponding multiphase clocks CK1 to CKn is input to each clock input terminal. Also, the D flip-flop F
Each Q output terminal of F11 to FF1n is connected to the input terminal of the AND circuit 12, and the D flip-flops FF21 to F
Each CLR input terminal (low active) of F2n is
It is connected to the output terminal of the D circuit 12. Each q output terminal of the D flip-flops FF21 to FF2n is
It is connected to the gate creation section 13.

【００３７】ゲート作成部１３は、その詳細を図示しな
いが、上記ｑ出力端子の各出力を動作クロックとし、か
つＤ入力端子がハイレベルに固定されるｎ個のＤフリッ
プフロップを有しており、上記動作クロックに同期して
ハイレベルとなるゲート信号Ｇ１　〜Ｇｎ　を１つ出力
するようになっている。また、ゲート作成部１３は、ゲ
ート信号Ｇ１　〜Ｇｎ　の出力が切り換えられるときに
クロック切換信号を出力するようになっており、書込み
クロックの位相を検出する位相検出手段としての機能を
兼ね備えている。Although the details are not shown, the gate creation section 13 has n D flip-flops whose operation clocks are each output from the q output terminal and whose D input terminals are fixed at a high level. , one gate signal G1 to Gn which becomes high level is output in synchronization with the operation clock. Further, the gate generation section 13 is configured to output a clock switching signal when the output of the gate signals G1 to Gn is switched, and also has a function as a phase detection means for detecting the phase of the write clock.

【００３８】上記フリップフロップ部１０・１１、ＡＮ
Ｄ回路１２およびゲート作成部１３で構成される回路は
、テープＨの立ち下がりに最も近いクロックに応じてゲ
ート信号Ｇ１　〜Ｇｎ　を発生するようになっており、
最近クロック判別手段としての機能を有している。[0038] The above flip-flop units 10 and 11, AN
The circuit composed of the D circuit 12 and the gate generation section 13 is configured to generate gate signals G1 to Gn in accordance with the clock closest to the falling edge of the tape H.
Recently, it has a function as a clock discrimination means.

【００３９】ＡＮＤ部１４は、ｎ個のＡＮＤ回路＆１　
〜＆ｎ　を有している。これらＡＮＤ回路＆１　〜＆ｎ
　は、一方の入力端子に、それぞれクロックＣＫ１　〜
ＣＫｎ　が入力され、他方の入力端子に上記各ゲート信
号Ｇ１　〜Ｇｎ　が入力されるようになっており、各出
力端子がＯＲ回路１５の入力端子に接続されている。The AND section 14 includes n AND circuits &1
~&n. These AND circuits &1 ~&n
clocks CK1 to CK1 to one input terminal, respectively.
CKn is input, each of the gate signals G1 to Gn is input to the other input terminal, and each output terminal is connected to the input terminal of the OR circuit 15.

【００４０】上記ＡＮＤ部１４およびＯＲ回路１５で構
成される回路は、上記ゲート信号Ｇ１　〜Ｇｎ　により
クロックＣＫ１　〜ＣＫｎ　を選択し出力させるように
なっており、クロック選択手段としての機能を有してい
る。The circuit composed of the AND section 14 and the OR circuit 15 selects and outputs the clocks CK1 to CKn using the gate signals G1 to Gn, and has a function as clock selection means. There is.

【００４１】次に、メモリコントロール部３のライトリ
セット回路６についてさらに詳しく説明する。Next, the write reset circuit 6 of the memory control section 3 will be explained in more detail.

【００４２】図２に示すように、ライトリセット回路６
は、カウンタ部１６と、クリアパルス作成回路１７と、
分周回路１８と、ＡＮＤ回路１９と、位相設定回路２０
と、マグニチュードコンパレータ２１とからなっている
。As shown in FIG. 2, the write reset circuit 6
includes a counter section 16, a clear pulse generation circuit 17,
Frequency dividing circuit 18, AND circuit 19, and phase setting circuit 20
and a magnitude comparator 21.

【００４３】カウンタ部１６は、書込みクロックＷＣＫ
を動作クロックとしてカウント動作を行うウカンタを複
数有しており、書込みクロックＷＣＫのカウントデータ
を出力するようになっている。クリアパルス作成回路１
７は、上記クロック切換信号から負のクリアパルスＣＬ
Ｒ１　を作成する回路である。分周回路１８は、複数の
Ｄフリップフロップを有しており、カウンタ部１６の下
位ビットのカウントデータを分周して、クリアパルスＣ
ＬＲ２　を出力するようになっている。上記の構成では
、クリアパルスＣＬＲ１　とクリアパルスＣＬＲ２　と
が同周期かつ同位相となるように、カウンタ部１６のカ
ウントデータが設定されている。The counter unit 16 receives the write clock WCK.
It has a plurality of counters that perform a counting operation using WCK as an operation clock, and outputs count data of a write clock WCK. Clear pulse creation circuit 1
7 is a negative clear pulse CL from the clock switching signal.
This is a circuit for creating R1. The frequency dividing circuit 18 has a plurality of D flip-flops, and divides the count data of the lower bits of the counter section 16 to generate a clear pulse C.
It is designed to output LR2. In the above configuration, the count data of the counter section 16 is set so that the clear pulse CLR1 and the clear pulse CLR2 have the same period and the same phase.

【００４４】ＡＮＤ回路１９は、クリアパルス作成回路
１７からのクリアパルスＣＬＲ１　と、分周回路１８か
らのクリアパルスＣＬＲ２　とが入力されるようになっ
ている。The AND circuit 19 is configured to receive the clear pulse CLR1 from the clear pulse generating circuit 17 and the clear pulse CLR2 from the frequency dividing circuit 18.

【００４５】また、ＡＮＤ回路１９は、上記クリアパル
スＣＬＲ１　・ＣＬＲ２　の論理積をカウンタ部１６の
カウンタおよび分周回路１８のＤフリップフロップのＣ
ＬＲ入力端子に供給するようになっている。Further, the AND circuit 19 calculates the logical product of the clear pulses CLR1 and CLR2 by the counter of the counter section 16 and the C of the D flip-flop of the frequency dividing circuit 18.
It is designed to be supplied to the LR input terminal.

【００４６】上記カウンタ部１６、クリアパルス作成回
路１７、分周回路１８およびＡＮＤ回路１９で構成され
る回路は、上記クロック切換信号により位相が変わった
新たな書込みクロックＷＣＫをカウントすることにより
、そのカウントデータを書込みクロックの位相に関する
クロック位相データとして発生するようになっており、
クロック位相データ発生手段としての機能を有している
。The circuit composed of the counter section 16, clear pulse generating circuit 17, frequency dividing circuit 18, and AND circuit 19 counts the new write clock WCK whose phase has been changed by the clock switching signal. The count data is generated as clock phase data with respect to the phase of the write clock.
It has a function as a clock phase data generating means.

【００４７】位相設定回路２０は、多相クロックのクロ
ックＣＫ１　〜ＣＫｎ　の位相に応じて、再生映像信号
の標本化データをメモリ２に書込む際の０番地を指定す
るライトリセットパルスＷＲＥＳの位相を決定するため
のリセット位相データを設定する回路である。すなわち
、この位相設定回路２０は、多相クロックのクロックの
位相が切り換えられると、その位相に応じたリセット位
相データを出力するようになっており、リセット位相デ
ータ設定手段としての機能を有している。The phase setting circuit 20 sets the phase of the write reset pulse WRES that specifies address 0 when writing the sampled data of the reproduced video signal to the memory 2, depending on the phase of the multiphase clocks CK1 to CKn. This is a circuit that sets reset phase data for determination. That is, when the phase of the multiphase clock is switched, the phase setting circuit 20 outputs reset phase data corresponding to the phase, and has a function as a reset phase data setting means. There is.

【００４８】マグニチュードコンパレータ２１は、２組
の入力データの大小や一致を判定するディジタルコンパ
レータであり、Ｘ側の各入力端子にカウンタ部１６の各
ビットの出力端子が接続されるとともに、Ｙ側の各入力
端子に位相設定回路２，の各出力端子が接続されている
。このマグニチュードコンパレータ２１は、カウンタ部
１６のカウントデータと位相設定回路２０の位相データ
とを比較して、両者が一致したときに、ライトリセット
パルスＷＲＥＳを出力するようになっており、書込みリ
セットパルス発生手段としての機能を有している。The magnitude comparator 21 is a digital comparator that determines the magnitude and coincidence of two sets of input data, and the output terminal of each bit of the counter section 16 is connected to each input terminal on the X side, and the output terminal of each bit on the Y side is connected to each input terminal on the X side. Each output terminal of the phase setting circuit 2 is connected to each input terminal. This magnitude comparator 21 compares the count data of the counter section 16 and the phase data of the phase setting circuit 20, and when the two match, outputs a write reset pulse WRES, and generates a write reset pulse. It functions as a means.

【００４９】上記の構成における書込みクロックの発生
動作について説明する。The write clock generation operation in the above configuration will be explained.

【００５０】書込みクロック発生部５においては、多相
クロック再生回路９により、基準クロックに基づいて図
４の（ｂ）ないし（ｄ）に示すように、クロックＣＫ１
　〜ＣＫｎ　が生成されるとともに、テープＨ検出回路
７により、同図の（ａ）に示すように、再生映像信号か
らテープＨが検出される。このテープＨおよび上記クロ
ックＣＫ１　〜ＣＫｎ　は、ともにクロック選択回路９
に入力される。In the write clock generation section 5, the multiphase clock recovery circuit 9 generates the clock CK1 based on the reference clock as shown in FIGS. 4(b) to 4(d).
~CKn is generated, and the tape H detection circuit 7 detects the tape H from the reproduced video signal, as shown in (a) of the figure. This tape H and the clocks CK1 to CKn are both connected to the clock selection circuit 9.
is input.

【００５１】クロック選択回路９では、クロックＣＫ１
　〜ＣＫｎが、フリップフロップ部１０における各Ｄフ
リップフロップＦＦ１１〜ＦＦ１ｎのＤ入力端子に入力
されることにより、ＤフリップフロップＦＦ１１〜ＦＦ
１ｎからは、テープＨがクロックＣＫ１〜ＣＫｎ　の位
相に応じたタイミングで遅延した信号が出力される。こ
れらの信号がＡＮＤ回路１２に入力されると、ＡＮＤ回
路１２からは、同図の（ｅ）に示すようなクリアパルス
ＣＲＬＰが出力される。このクリアパルスＣＲＬＰは、
ＡＮＤ回路１２の動作のために正規の位相より素子遅延
量ｔ１　だけ遅延している。In the clock selection circuit 9, the clock CK1
~CKn is input to the D input terminal of each of the D flip-flops FF11 to FF1n in the flip-flop section 10, so that the D flip-flops FF11 to FF
1n outputs a signal in which the tape H is delayed at a timing corresponding to the phase of the clocks CK1 to CKn. When these signals are input to the AND circuit 12, the AND circuit 12 outputs a clear pulse CRLP as shown in (e) of the figure. This clear pulse CRLP is
Due to the operation of the AND circuit 12, the phase is delayed by an element delay amount t1 from the normal phase.

【００５２】一方、フリップフロップ部１１では、フリ
ップフロップ部１０と同様に、各ＤフリップフロップＦ
Ｆ２１〜ＦＦ２ｎがクロックＣＫ１　〜ＣＫｎ　および
テープＨにより動作するとともに、上記クリアパルスＣ
ＲＬＰによりリセットされる。このため、Ｄフリップフ
ロップＦＦ２１のｑ出力端子の出力が最も早く立ち上が
り、この出力がすぐにリセットされることにより、同図
の（ｆ）に示すようなパルスＣＫＰ１が発生する。On the other hand, in the flip-flop unit 11, similarly to the flip-flop unit 10, each D flip-flop F
F21 to FF2n are operated by clocks CK1 to CKn and tape H, and the above clear pulse C
Reset by RLP. Therefore, the output of the q output terminal of the D flip-flop FF21 rises earliest, and this output is immediately reset, thereby generating a pulse CKP1 as shown in (f) of the figure.

【００５３】その後、ゲート作成部１３で上記パルスＣ
ＫＰ１に基づいてハイレベルのゲート信号Ｇ１　が作成
され、このゲート信号Ｇ１がＡＮＤ部１４のＡＮＤ回路
＆１　に入力されると、クロックＣＫ１　がＡＮＤ回路
＆１　を通じて出力される。そして、このクロックＣＫ
１　は、ＯＲ回路１５を通過することにより、書込みク
ロックＷＣＫとして出力される。After that, the gate creating section 13 generates the above pulse C.
A high-level gate signal G1 is created based on KP1, and when this gate signal G1 is input to the AND circuit &1 of the AND section 14, the clock CK1 is outputted through the AND circuit &1. And this clock CK
1 passes through the OR circuit 15 and is output as the write clock WCK.

【００５４】このように、書込みクロック発生部５にお
いては、クロック選択回路９により、テープＨの立ち下
がりに最も近いクロックＣＫ１　が書込みクロックＷＣ
Ｋとして選択されるのである。In this way, in the write clock generating section 5, the clock selection circuit 9 selects the clock CK1 closest to the falling edge of the tape H as the write clock WC.
It is selected as K.

【００５５】ここで、再生映像信号の位相が変動すると
、それに伴ってテープＨの位相が変化するため、フリッ
プフロップ部１０・１１の出力の位相も変化し、フリッ
プフロップ部１１におけるＤフリップフロップＦＦ２１
以外のＤフリップフロップＦＦ２２〜ＦＦ２ｎからパル
スＣＫＰ２〜ＣＫＰｎのいずれかが出力される。すると
、ゲート作成部１３で上記パルスＣＫＰ２〜ＣＫＰｎの
１つに基づいて作成されたゲート信号Ｇ２　〜Ｇｎ　の
いずれかによって、クロックＣＫ２　〜ＣＫｎ　が、Ａ
ＮＤ部１４を通じて選択され、さらにＯＲ回路１５を通
じて書込みクロックＷＣＫとして出力される。Here, when the phase of the reproduced video signal changes, the phase of the tape H changes accordingly, so the phase of the outputs of the flip-flop sections 10 and 11 also changes, and the D flip-flop FF21 in the flip-flop section 11 changes.
Any one of the pulses CKP2 to CKPn is output from the other D flip-flops FF22 to FF2n. Then, the clocks CK2 to CKn are changed to A by one of the gate signals G2 to Gn generated by the gate generation unit 13 based on one of the pulses CKP2 to CKPn.
It is selected through the ND section 14 and further outputted as the write clock WCK through the OR circuit 15.

【００５６】一方、このとき、ゲート作成部１３からは
、クロックＣＫ１　〜ＣＫｎ　の出力が切り換えられた
ことを示すクロック切換信号が出力される。このクロッ
ク切換信号は、上記書込みクロックＷＣＫとともに、メ
モリコントロール部３のライトリセット回路６に入力さ
れる。On the other hand, at this time, the gate generator 13 outputs a clock switching signal indicating that the outputs of the clocks CK1 to CKn have been switched. This clock switching signal is input to the write reset circuit 6 of the memory control section 3 together with the write clock WCK.

【００５７】ライトリセット回路６では、クリアパルス
作成回路１７から上記クロック切換信号に基づいてクリ
アパルスＣＲＬ１　が出力される一方、カウンタ部１６
により書込みクロックＷＣＫがカウントされる。カウン
ト部１６の下位ビットの出力は、分周回路１８で分周さ
れクリアパルスＣＲＬ２　となって、上記クリアパルス
ＣＲＬ１　とともにＡＮＤ回路１９に入力される。する
と、ＡＮＤ回路１９の出力を新たなクリアパルスとして
、カンウタ部１６の各カウンタおよび分周回路１８の各
Ｄフリップフロップがリセットされ、カウンタ部１６は
、位相の変化した書込みクロックＷＣＫのカウントを始
める。In the write reset circuit 6, the clear pulse generating circuit 17 outputs a clear pulse CRL1 based on the clock switching signal, while the counter section 16
The write clock WCK is counted. The output of the lower bits of the count section 16 is frequency-divided by a frequency dividing circuit 18 to become a clear pulse CRL2, which is input to an AND circuit 19 together with the clear pulse CRL1. Then, each counter of the counter section 16 and each D flip-flop of the frequency dividing circuit 18 are reset using the output of the AND circuit 19 as a new clear pulse, and the counter section 16 starts counting the write clock WCK whose phase has changed. .

【００５８】そして、マグニチュードコンパレータ２１
では、このときの書込みクロックＷＣＫの位相に応じて
位相設定回路２０で設定された位相データと、カウント
部１６のカウントデータが比較され、両者が一致したと
きに、ライトリセットパルスＷＲＥＳが出力される。こ
のライトリセットパルスＷＲＥＳは、メモリ２に送出さ
れ、再生映像信号の標本化データの書込みリセットとし
て用いられる。[0058] Magnitude comparator 21
Then, the phase data set by the phase setting circuit 20 according to the phase of the write clock WCK at this time is compared with the count data of the counting section 16, and when the two match, a write reset pulse WRES is output. . This write reset pulse WRES is sent to the memory 2 and is used as a write reset for sampled data of the reproduced video signal.

【００５９】以上述べたように、本実施例では、書込み
クロック発生部５のクロック選択回路９により、多相ク
ロックからテープＨの立ち下がりに最も近いクロックを
選択して、これを再生映像信号に位相的に同期した書込
みクロックとして出力するようになっているので、安定
かつ確実にメモリ２の書込み動作を制御することができ
る。また、書込みクロック発生部５を上記のように構成
することにより、従来の時間軸誤差を求める構成に比べ
て大幅に回路が簡素化される。しかも、多相クロックの
選択が切り換えられるのに応じて、メモリ２の書込みリ
セットのタイミングが制御されるので、より安定したメ
モリ２の書込み動作が確保される。As described above, in this embodiment, the clock selection circuit 9 of the write clock generator 5 selects the clock closest to the falling edge of the tape H from among the multiphase clocks, and uses this as the reproduced video signal. Since the clock is outputted as a phase-synchronized write clock, the write operation of the memory 2 can be controlled stably and reliably. Furthermore, by configuring the write clock generating section 5 as described above, the circuit can be significantly simplified compared to a conventional configuration for determining a time axis error. Furthermore, since the write reset timing of the memory 2 is controlled in accordance with the switching of the multiphase clock selection, a more stable write operation of the memory 2 is ensured.

【００６０】続いて、本発明の他の実施例について図３
、図５および図６に基づいて説明すれば以下の通りであ
る。なお、前記実施例と同様の機能を同様の機能を有す
る回路等については、同一の符号を付記する。Next, FIG. 3 shows another embodiment of the present invention.
, and will be explained based on FIGS. 5 and 6 as follows. It should be noted that circuits having the same functions as those in the embodiment described above are denoted by the same reference numerals.

【００６１】図３に示すように、本実施例に係る時間軸
補正装置は、基本的には、前記の実施例に係る時間軸補
正装置と同様の構成を有しているが、書込みクロック発
生部５のクロック選択回路２２の構成がクロック選択回
路９と異なっている。As shown in FIG. 3, the time axis correction device according to this embodiment basically has the same configuration as the time axis correction device according to the previous embodiment, but the write clock generation The configuration of the clock selection circuit 22 of the section 5 is different from that of the clock selection circuit 9.

【００６２】クロック選択回路２２は、図５に示すよう
に、クリアパルス発生回路２３と、データパルス発生回
路２４と、フリップフロップ部２５と、ＡＮＤ部２６と
、ＯＲ回路２７とからなっている。As shown in FIG. 5, the clock selection circuit 22 includes a clear pulse generation circuit 23, a data pulse generation circuit 24, a flip-flop section 25, an AND section 26, and an OR circuit 27.

【００６３】クリアパルス発生回路２３は、テープＨの
立ち下がりに同期して一定期間ローレベルに反転するク
リアパルスＣＲＬＰを発生する回路である。データパル
ス発生回路２４は、テープＨに基づいて、上記クリアパ
ルスＣＲＬＰより若干遅れた位相で、多相クロックの各
クロック間の位相差に応じた相間遅延量ｔ２　の幅を有
する検出パルスすなわちデータパルスＤａｔａＰを発生
する回路であり、検出パルス発生手段としての機能を有
している。The clear pulse generating circuit 23 is a circuit that generates a clear pulse CRLP that is inverted to a low level for a certain period of time in synchronization with the falling edge of the tape H. Based on the tape H, the data pulse generation circuit 24 generates a detection pulse, that is, a data pulse, which has a phase slightly delayed from the clear pulse CRLP and has a width of an inter-phase delay amount t2 corresponding to the phase difference between each clock of the multiphase clock. This is a circuit that generates DataP, and has a function as a detection pulse generating means.

【００６４】フリップフロップ部２５は、多相クロック
と同数のｎ個のＪＫフリップフロップＦＦ３１〜ＦＦ３
ｎを備えている。ＪＫフリップフロップＦＦ３１〜ＦＦ
３ｎは、各ｊ入力端子に上記データパルスＤａｔａＰが
入力され、各Ｋ入力端子がハイレベルに固定されるとと
もに、各クロック入力端子に上記クリアパルスＣＲＬＰ
が入力されるようになっている。これらＪＫフリップフ
ロップＦＦ３１〜ＦＦ３ｎは、上記データパルスＤａｔ
ａＰが発生している間に立ち上がる多相クロックに対応
してハイレベルになるゲート信号Ｇ１　〜Ｇｎ　を出力
するようになっている。The flip-flop section 25 includes n JK flip-flops FF31 to FF3, which are the same number as the multiphase clocks.
It is equipped with n. JK flip-flop FF31~FF
3n, the above data pulse DataP is input to each J input terminal, each K input terminal is fixed at a high level, and the above clear pulse CRLP is input to each clock input terminal.
is now entered. These JK flip-flops FF31 to FF3n are connected to the data pulse Dat.
Gate signals G1 to Gn that go high level are output in response to a multiphase clock that rises while aP is occurring.

【００６５】上記フリップフロップ部２５は、データパ
ルスＤａｔａＰの発生期間中に状態が変化する多相クロ
ックを判別するようになっており、変化クロック判別手
段としての機能を有している。なお、このフリップフロ
ップ部２５は、図示しないが、前記実施例におけるゲー
ト作成部１３と同様、クロックＣＫ１〜ＣＫｎ　の出力
が切り換えられたときにクロック切換信号を出力するよ
うに構成されている。The flip-flop section 25 is adapted to discriminate a multiphase clock whose state changes during the generation period of the data pulse DataP, and has a function as a changing clock discrimination means. Although not shown, the flip-flop section 25 is configured to output a clock switching signal when the outputs of the clocks CK1 to CKn are switched, similar to the gate creation section 13 in the embodiment described above.

【００６６】ＡＮＤ部２６は、は、ｎ個のＡＮＤ回路＆
２１〜＆２ｎを有している。これらＡＮＤ回路＆２１〜
＆２ｎは、一方の入力端子に、それぞれクロックＣＫ１
　〜ＣＫｎ　が入力され、他方の入力端子に上記各ゲー
ト信号Ｇ１　〜Ｇｎ　が入力されるようになっており、
出力端子がＯＲ回路２７の各入力端子に接続されている
。The AND section 26 includes n AND circuits &
21 to &2n. These AND circuits &21~
&2n each have a clock CK1 on one input terminal.
~CKn is input, and each of the above gate signals G1 ~Gn is input to the other input terminal,
An output terminal is connected to each input terminal of the OR circuit 27.

【００６７】上記ＡＮＤ部２６およびＯＲ回路２７で構
成される回路は、上記ゲート信号Ｇ１　〜Ｇｎ　により
クロックＣＫ１　〜ＣＫｎ　を選択し出力させるように
なっており、クロック選択手段としての機能を有してい
る。The circuit composed of the AND section 26 and the OR circuit 27 selects and outputs the clocks CK1 to CKn using the gate signals G1 to Gn, and has a function as clock selection means. There is.

【００６８】上記のように構成されるクロック選択手段
２２では、データパルス発生回路２４により、テープＨ
検出回路７で検出されたテープＨ（図６の（ａ））に基
づいて同図の（ｃ）に示すようなデータパルスＤａｔａ
Ｐが出力される。また、クリアパルス発生回路２５によ
り、上記テープＨに基づいて、同図の（ｂ）に示すよう
なクリアパルスＣＲＬＰが出力される。In the clock selection means 22 configured as described above, the data pulse generation circuit 24 causes the tape H
Based on the tape H ((a) in FIG. 6) detected by the detection circuit 7, the data pulse Data as shown in (c) in the same figure is generated.
P is output. In addition, the clear pulse generation circuit 25 outputs a clear pulse CRLP as shown in FIG. 3(b) based on the tape H.

【００６９】フリップフロップ部２５では、各ＪＫフリ
ップフロップＦＦ３１〜ＦＦ３ｎに、同図の（ｄ）ない
し（ｇ）に示すようなクロックＣＫ１　〜ＣＫｎ　と上
記データパルスＤａｔａＰとが入力される。すると、デ
ータパルスＤａｔａＰの発生期間に立ち上がるクロック
ＣＫ２　に同期して、ＪＫフリップフロップＦＦ３３か
ら同図の（ｉ）に示すようにハイレベルに反転したゲー
ト信号Ｇ２　が出力される。In the flip-flop section 25, clocks CK1 to CKn as shown in (d) to (g) of the figure and the data pulse DataP are input to each of the JK flip-flops FF31 to FF3n. Then, in synchronization with the clock CK2 that rises during the generation period of the data pulse DataP, the gate signal G2 inverted to a high level is output from the JK flip-flop FF33 as shown in (i) of the figure.

【００７０】また、各ＪＫフリップフロップＦＦ３１〜
ＦＦ３ｎが上記クリアパルスＣＲＬＰによってリセット
されることにより、ＪＫフリップフロップＦＦ３ｎから
出力されていたハイレベルのゲート信号Ｇｎ　が、同図
の（ｋ）に示すようにローレベルに反転する。なお、こ
のとき、テープＨが欠落等によって検出されないと、ク
リアパルスＣＲＬＰが発生しないのでゲート信号Ｇｎ　
はそのままハイレベルを維持することになる。[0070] Also, each JK flip-flop FF31~
By resetting FF3n by the clear pulse CRLP, the high level gate signal Gn outputted from the JK flip-flop FF3n is inverted to low level as shown in (k) of the figure. At this time, if the tape H is not detected due to missing etc., the clear pulse CRLP will not be generated and the gate signal Gn will not be generated.
will remain at a high level.

【００７１】そして、ハイレベルのゲート信号Ｇ２　が
出力されている間は、他のＪＫフリップフロップＦＦ３
１・ＦＦ３３〜ＦＦ３ｎから出力されるゲート信号Ｇ１
　・Ｇ３　〜Ｇｎ　は、同図の（ｈ）・（ｊ）・（ｋ）
に示すように、ローレベルとなる。While the high level gate signal G2 is being output, the other JK flip-flop FF3
1. Gate signal G1 output from FF33 to FF3n
・G3 ~ Gn are (h), (j), (k) in the same figure.
As shown, it becomes low level.

【００７２】クロックＣＫ２　は、ＡＮＤ部２６にて上
記ゲート信号Ｇ２　によりＡＮＤ回路＆２　を通じて出
力され、さらに、ＯＲ回路２７を通じて書込みクロック
ＷＣＫとして出力される。The clock CK2 is outputted from the AND section 26 through the AND circuit &2 in response to the gate signal G2, and further outputted through the OR circuit 27 as the write clock WCK.

【００７３】このように、本実施例では、データパルス
発生回路２４で発生したデータパルスＤａｔａＰに基づ
いてテープＨと一定の位相関係にあるクロックＣＫ１　
〜ＣＫｎ　が選択されるようになっているので、再生映
像信号と位相的に同期した書込みクロックＷＣＫを安定
かつ確実に得ることができる。しかも、クロック選択回
路２２は、フリップフロップ部２５でクロックＣＫ１　
〜ＣＫｎ　を選択するためゲート信号Ｇ１　〜Ｇｎ　を
発生するようになっているので、前記実施例に係るクロ
ック選択回路９より構成が簡単になる。As described above, in this embodiment, the clock CK1 having a constant phase relationship with the tape H is generated based on the data pulse DataP generated by the data pulse generating circuit 24.
.about.CKn is selected, it is possible to stably and reliably obtain the write clock WCK that is phase synchronized with the reproduced video signal. Moreover, the clock selection circuit 22 selects the clock CK1 in the flip-flop section 25.
Since the gate signals G1 to Gn are generated to select the clock signals G1 to Gn, the configuration is simpler than that of the clock selection circuit 9 according to the embodiment described above.

【００７４】[0074]

【発明の効果】以上のように、本発明の請求項１に係る
時間軸補正装置は、書込みクロック発生手段が、再生映
像信号から再生同期信号を検出する再生同期信号検出手
段と、基準クロックに基づいて相互に一定の位相差を有
する複数のクロックからなる多相クロックを発生する多
相クロック発生手段と、多相クロックから再生同期信号
の変化点に最も近いクロックを判別する最近クロック判
別手段と、この最近クロック判別手段により判別された
クロックを書込みクロックとして選択するクロック選択
手段とを備えている構成である。As described above, in the time axis correction device according to claim 1 of the present invention, the write clock generating means includes the reproduction synchronization signal detection means for detecting the reproduction synchronization signal from the reproduction video signal, and the reproduction synchronization signal detection means for detecting the reproduction synchronization signal from the reproduction video signal, a multiphase clock generating means for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on the multiphase clock; and a recent clock discriminating means for discriminating the clock closest to the change point of the reproduced synchronization signal from the multiphase clocks. , and clock selection means for selecting the clock most recently determined by the clock determination means as the write clock.

【００７５】これによれば、再生同期信号と多相クロッ
クとの位相関係を検出し、それに基づいて書込みクロッ
クを選択するようになっているので、安定かつ確実に再
生映像信号と位相的に同期する書込みクロックを選択す
ることができる。しかも、フリップフロップ等の周知の
回路を用いて小さい規模で構成することができるため、
従来の時間軸誤差を検出する構成のように複雑な構成を
必要とせず、信頼性の向上も見込める。According to this, the phase relationship between the reproduced synchronization signal and the multiphase clock is detected, and the write clock is selected based on the detected phase relationship, so that the phase relationship can be stably and reliably synchronized with the reproduced video signal. You can select the write clock to use. Moreover, it can be constructed on a small scale using well-known circuits such as flip-flops.
Unlike conventional configurations for detecting time axis errors, this method does not require a complicated configuration and can also be expected to improve reliability.

【００７６】従って、上記請求項１に係る時間軸補正装
置を採用することにより、簡単な構成で高精度に再生映
像信号の時間軸補正を行うことができるという効果を奏
する。Therefore, by employing the time axis correction device according to the first aspect, it is possible to perform the time axis correction of the reproduced video signal with high accuracy with a simple configuration.

【００７７】また、請求項２に係る時間軸補正装置は、
上記書込みクロック発生手段が、再生映像信号から再生
同期信号を検出する再生同期信号検出手段と、基準クロ
ックに基づいて相互に一定の位相差を有する複数のクロ
ックからなる多相クロックを発生する多相クロック発生
手段と、多相クロックの隣合うクロック同士の位相差の
時間幅を有するとともに再生映像信号の変化点と一定の
位相関係にある検出パルスを発生する検出パルス発生手
段と、多相クロックから検出パルスの発生期間に状態が
変化するクロックを判別する変化クロック判別手段と、
この変化クロック判別手段により判別されたクロックを
書込みクロックとして選択するクロック選択手段とを備
えている構成である。[0077] Furthermore, the time axis correction device according to claim 2 includes:
The write clock generating means includes a reproduction synchronization signal detection means for detecting a reproduction synchronization signal from a reproduction video signal, and a polyphase clock for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on a reference clock. a clock generating means; a detection pulse generating means for generating a detection pulse having a time width equal to the phase difference between adjacent clocks of the multiphase clock and having a constant phase relationship with a changing point of a reproduced video signal; a changing clock determining means for determining a clock whose state changes during the period in which the detection pulse is generated;
The structure includes clock selection means for selecting the clock determined by the changed clock determination means as a write clock.

【００７８】これによれば、上記請求項１に係る時間軸
補正装置と同様に、再生同期信号と多相クロックとの位
相関係に基づいて書込みクロックを選択するようになっ
ているので、やはり、簡単な構成で高精度に再生映像信
号の時間軸補正を行うことができるという効果を奏する
。According to this, the write clock is selected based on the phase relationship between the reproduction synchronization signal and the multiphase clock, similarly to the time base correction device according to claim 1, so that This has the effect that time axis correction of a reproduced video signal can be performed with high precision with a simple configuration.

【００７９】さらに、請求項３に係る時間軸補正装置は
、上記請求項１または請求項２に係る時間軸補正装置で
あって、書込みクロックの位相を検出する位相検出手段
と、この位相検出手段の検出毎に書込みクロックの位相
に関するクロック位相データを発生するクロック位相デ
ータ発生手段と、上記メモリの書込み動作を記憶単位毎
にリセットする書込みリセットパルスの位相に関するリ
セット位相データを書込みクロックの位相に応じて設定
するリセット位相データ設定手段と、クロック位相デー
タとリセット位相データとを比較して両データが一致し
たときに書込みリセットパルスを発生する書込みリセッ
トパルス発生手段とを備えている構成である。Furthermore, the time axis correction device according to claim 3 is the time axis correction device according to claim 1 or claim 2, which comprises phase detection means for detecting the phase of the write clock, and this phase detection means. clock phase data generation means for generating clock phase data regarding the phase of the write clock each time the clock is detected; and reset phase data regarding the phase of the write reset pulse for resetting the write operation of the memory for each storage unit according to the phase of the write clock. This configuration includes reset phase data setting means for setting clock phase data and reset phase data, and write reset pulse generation means for comparing clock phase data and reset phase data and generating a write reset pulse when both data match.

【００８０】これによれば、上記の構成で発生したリセ
ットパルスが、常に書込みクロックの位相に同期したも
のとなるので、再生映像信号の位相が変動した場合でも
、それに同期したリセットパルスを得ることができる。According to this, the reset pulse generated in the above configuration is always synchronized with the phase of the write clock, so even if the phase of the reproduced video signal fluctuates, it is possible to obtain a reset pulse synchronized with it. Can be done.

【００８１】従って、上記請求項３に係る時間軸補正装
置を採用することにより、上記請求項１または請求項２
に係る時間軸補正装置において、メモリの書込み動作を
正確に行うことができるという効果を奏する。[0081] Therefore, by employing the time axis correction device according to claim 3, claim 1 or claim 2 can be achieved.
In the time axis correction device according to the present invention, it is possible to accurately perform a memory write operation.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明の一実施例に係る時間軸補正装置におけ
るクロック選択回路の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of a clock selection circuit in a time base correction device according to an embodiment of the present invention.

【図２】上記時間軸補正装置におけるライトリセット回
路の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of a write reset circuit in the time base correction device.

【図３】本発明の一実施例および他の実施例に係る時間
軸補正装置の構成を示すブロック図である。FIG. 3 is a block diagram showing the configuration of a time axis correction device according to one embodiment and other embodiments of the present invention.

【図４】図１のクロック選択回路の動作を示すタイムチ
ャート図である。FIG. 4 is a time chart diagram showing the operation of the clock selection circuit of FIG. 1;

【図５】本発明の他の実施例に係る時間軸補正装置にお
けるクロック選択回路の構成を示すブロック図である。FIG. 5 is a block diagram showing the configuration of a clock selection circuit in a time base correction device according to another embodiment of the present invention.

【図６】図５のクロック選択回路の動作を示すタイムチ
ャート図である。FIG. 6 is a time chart diagram showing the operation of the clock selection circuit of FIG. 5;

【図７】従来の時間軸補正装置における時間軸誤差検出
回路の構成を示すブロック図である。FIG. 7 is a block diagram showing the configuration of a time base error detection circuit in a conventional time base correction device.

【図８】図７の時間軸誤差検出回路により標本化される
バースト信号を示す波形図である。8 is a waveform diagram showing a burst signal sampled by the time axis error detection circuit of FIG. 7; FIG.

【図９】図７の時間軸誤差検出回路の動作を説明する正
弦データおよび余弦データをナアログ的に表した波形図
である。9 is a waveform diagram representing sine data and cosine data in a analogue manner to explain the operation of the time axis error detection circuit of FIG. 7; FIG.

【符号の説明】[Explanation of symbols]

１　　　　　　　　　　Ａ／Ｄ変換器 ２　　　　　　　　　　メモリ ３　　　　　　　　　　メモリコントロール部（メモリ
制御手段）４　　　　　　　　　　Ｄ／Ａ変換器 ５　　　　　　　　　　書込みクロック発生部（書込み
クロック発生手段） ６　　　　　　　　　　ライトリセット回路７　　　　
　　　　　　テープＨ検出回路（再生同期信号検出手段
） ８　　　　　　　　　　多相クロック発生回路（多相ク
ロック発生手段） １０・１１　　フリップフロップ部 １２　　　　　　　　ＡＮＤ回路 １３　　　　　　　　ゲート作成部（位相検出手段）１
４　　　　　　　　ＡＮＤ部 １５　　　　　　　　ＯＲ回路 １６　　　　　　　　カウンタ部１６ １７　　　　　　　　クリアパルス作成回路１８　　　
　　　　　分周回路 １９　　　　　　　　ＡＮＤ回路 ２０　　　　　　　　位相設定回路（リセット位相デー
タ設定手段） ２１　　　　　　　　マグニチュードコンパレータ（書
込みリセットパルス発生手段） ２４　　　　　　　　データパルス発生回路（検出パル
ス発生手段） ２５　　　　　　　　フリップフロップ部（変化クロッ
ク判別手段） ２６　　　　　　　　ＡＮＤ部 ２７　　　　　　　　ＯＲ回路1 A/D converter 2 Memory 3 Memory control section (memory control means) 4 D/A converter 5 Write clock generation section (write clock generation means) 6 Write reset circuit 7
Tape H detection circuit (playback synchronization signal detection means) 8 Multiphase clock generation circuit (multiphase clock generation means) 10/11 Flip-flop section 12 AND circuit 13 Gate creation section (phase detection means) 1
4 AND section 15 OR circuit 16 Counter section 16 17 Clear pulse creation circuit 18
Frequency divider circuit 19 AND circuit 20 Phase setting circuit (reset phase data setting means) 21 Magnitude comparator (write reset pulse generation means) 24 Data pulse generation circuit (detection pulse generation means) 25 Flip-flop section (change clock discrimination means) 26 AND Section 27 OR circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】再生映像信号を標本化した標本化データを
保持するメモリと、再生映像信号に位相的に同期する書
込みクロックを発生する書込みクロック発生手段と、標
本化データを書込みクロックで順次書き込むとともに再
生映像信号に非同期で安定した読出しクロックで読出す
ように上記メモリの動作を制御するメモリ制御手段とを
備えた時間軸補正装置において、上記書込みクロック発
生手段が、再生映像信号から再生同期信号を検出する再
生同期信号検出手段と、基準クロックに基づいて相互に
一定の位相差を有する複数のクロックからなる多相クロ
ックを発生する多相クロック発生手段と、多相クロック
から再生同期信号の変化点に最も近いクロックを判別す
る最近クロック判別手段と、この最近クロック判別手段
により判別されたクロックを書込みクロックとして選択
するクロック選択手段とを備えていることを特徴とする
時間軸補正装置。1. A memory that holds sampled data obtained by sampling a reproduced video signal; a write clock generating means that generates a write clock phase-synchronized with the reproduced video signal; and a memory that sequentially writes the sampled data using the write clock. and memory control means for controlling the operation of the memory so as to read with a stable read clock asynchronous to the reproduced video signal, wherein the write clock generating means generates a reproduction synchronization signal from the reproduced video signal. a reproduction synchronization signal detection means for detecting a reproduction synchronization signal, a multiphase clock generation means for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on a reference clock, and a change in reproduction synchronization signal from the polyphase clock. What is claimed is: 1. A time axis correction device comprising: a latest clock determining means for determining a clock closest to a point; and a clock selecting means for selecting a clock determined by the latest clock determining means as a write clock. 【請求項２】再生映像信号を標本化した標本化データを
保持するメモリと、再生映像信号に位相的に同期する書
込みクロックを発生する書込みクロック発生手段と、標
本化データを書込みクロックで順次書き込むとともに再
生映像信号に非同期で安定した読出しクロックで読出す
ように上記メモリの動作を制御するメモリ制御手段とを
備えた時間軸補正装置において、上記書込みクロック発
生手段が、再生映像信号から再生同期信号を検出する再
生同期信号検出手段と、基準クロックに基づいて相互に
一定の位相差を有する複数のクロックからなる多相クロ
ックを発生する多相クロック発生手段と、多相クロック
の隣合うクロック同士の位相差の時間幅を有するととも
に再生映像信号の変化点と一定の位相関係にある検出パ
ルスを発生する検出パルス発生手段と、多相クロックか
ら検出パルスの発生期間に状態が変化するクロックを判
別する変化クロック判別手段と、この変化クロック判別
手段により判別されたクロックを書込みクロックとして
選択するクロック選択手段とを備えていることを特徴と
する時間軸補正装置。2. A memory that holds sampled data obtained by sampling a reproduced video signal, a write clock generating means that generates a write clock phase-synchronized with the reproduced video signal, and a memory that sequentially writes the sampled data using the write clock. and memory control means for controlling the operation of the memory so as to read with a stable read clock asynchronous to the reproduced video signal, wherein the write clock generating means generates a reproduction synchronization signal from the reproduced video signal. a reproduction synchronization signal detection means for detecting a reproduction synchronization signal; a multiphase clock generation means for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on a reference clock; A detection pulse generating means for generating a detection pulse having a time width of a phase difference and having a constant phase relationship with a change point of a reproduced video signal, and a clock whose state changes during the generation period of the detection pulse is determined from a multiphase clock. 1. A time axis correction device comprising a changed clock determining means and a clock selecting means for selecting the clock determined by the changed clock determining means as a write clock. 【請求項３】書込みクロックの位相を検出する位相検出
手段と、この位相検出手段の検出毎に書込みクロックの
位相に関するクロック位相データを発生するクロック位
相データ発生手段と、上記メモリの書込み動作を記憶単
位毎にリセットする書込みリセットパルスの位相に関す
るリセット位相データを書込みクロックの位相に応じて
設定するリセット位相データ設定手段と、クロック位相
データとリセット位相データとを比較して両データが一
致したときに書込みリセットパルスを発生する書込みリ
セットパルス発生手段とを備えていることを特徴とする
請求項１または請求項２記載の時間軸補正装置。3. Phase detection means for detecting the phase of the write clock; clock phase data generation means for generating clock phase data regarding the phase of the write clock every time the phase detection means detects the phase; and a clock phase data generation means for storing the write operation of the memory. Reset phase data setting means for setting reset phase data regarding the phase of the write reset pulse that is reset for each unit according to the phase of the write clock; 3. The time axis correction device according to claim 1, further comprising write reset pulse generating means for generating a write reset pulse.