JPH04313860A - Time base corrector - Google Patents
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- JPH04313860A JPH04313860A JP3080106A JP8010691A JPH04313860A JP H04313860 A JPH04313860 A JP H04313860A JP 3080106 A JP3080106 A JP 3080106A JP 8010691 A JP8010691 A JP 8010691A JP H04313860 A JPH04313860 A JP H04313860A
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Landscapes
- Television Signal Processing For Recording (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、フィードフォワード型
の時間軸補正装置に係り、詳しくは、再生映像信号と位
相的に同期するクロックを選択して再生映像信号の標本
化データをメモリに書き込む際の書込みクロックとする
ようにした時間軸補正装置に関するものである。[Industrial Application Field] The present invention relates to a feedforward type time base correction device, and more specifically, it selects a clock that is phase-synchronized with a reproduced video signal and writes sampled data of the reproduced video signal into a memory. The present invention relates to a time axis correction device that uses an actual write clock.
【0002】0002
【従来の技術】VTR等に備えられるフィードフォワー
ド型の時間軸補正装置は、時間軸誤差を含んだ映像信号
を正確な基準クロックでディジタルに変換した振幅デー
タに所定の演算処理を施すことにより時間軸誤差を求め
、この時間軸誤差に基づいて時間軸の補正を行うように
なっている。以下に、時間軸誤差を検出する時間軸誤差
検出回路について説明する。[Prior Art] A feedforward type time base correction device installed in a VTR etc. performs predetermined arithmetic processing on amplitude data obtained by converting a video signal containing a time base error into digital data using an accurate reference clock. The axis error is determined and the time axis is corrected based on this time axis error. A time-base error detection circuit for detecting time-base errors will be described below.
【0003】この種の時間軸誤差検出回路は、図7に示
すように、4相シリアル/パラレル変換回路(図中、4
相S/P)31と、減算回路32・33と、平均化回路
34・35と、逆正接演算用ROM36とを備えている
。As shown in FIG. 7, this type of time axis error detection circuit is a four-phase serial/parallel conversion circuit (four-phase
A phase S/P) 31, subtraction circuits 32 and 33, averaging circuits 34 and 35, and an arctangent calculation ROM 36 are provided.
【0004】上記時間軸誤差検出回路では、例えば、バ
ースト信号の4倍の周波数のクロックでディジタルに変
換された映像信号からバーストデータ(バースト信号の
ディジタルデータ)を抜き出し、このバーストデータを
4相シリアル/パラレル変換回路31に通過させること
により、1周期単位で4つのバーストデータx4n,x
4n+1,x4n+2,x4n+3(nはバースト信号
の周期)を同時に得ている。これらバーストデータx4
n,x4n+1,x4n+2,x4n+3は、図8に示
すように、Aをバースト信号の振幅とし、Bを直流レベ
ルとし、θを時間軸誤差とすると、次式で与えられる。[0004] In the above-mentioned time axis error detection circuit, for example, burst data (digital data of the burst signal) is extracted from a video signal converted into digital data using a clock having a frequency four times that of the burst signal, and this burst data is converted into a four-phase serial signal. / By passing it through the parallel conversion circuit 31, four burst data x4n, x
4n+1, x4n+2, x4n+3 (n is the period of the burst signal) are obtained simultaneously. These burst data x4
As shown in FIG. 8, n, x4n+1, x4n+2, x4n+3 are given by the following equations, where A is the amplitude of the burst signal, B is the DC level, and θ is the time axis error.
【0005】
x4n=B+A(sinθ)n
…
式1 x4n+1=B+A(cosθ)n
…式2 x4n+2=B−A(sinθ)n
…式3 x4n+3=B−A(cosθ)
n
…式4次に、上記バーストデータx4n,x
4n+1,x4n+2,x4n+3を用いて、減算回路
32・33でx4nとx4n+2との差分およびx4n
+1とx4n+3との差分を次式のようにして求める。[0005] x4n=B+A(sinθ)n
…
Formula 1 x4n+1=B+A(cosθ)n
...Formula 2 x4n+2=B-A(sinθ)n
...Equation 3 x4n+3=BA(cosθ)
n
...Equation 4 Next, the above burst data x4n,x
Using 4n+1, x4n+2, x4n+3, the subtraction circuits 32 and 33 calculate the difference between x4n and x4n+2 and x4n
The difference between +1 and x4n+3 is calculated using the following equation.
【0006】
x4n−x4n+2=2A(sinθ)n
…式
5 x4n+1−x4n+3=2A(cosθ)
n …
式6このようにして求めた差分の正弦成分(式5)およ
び余弦成分(式6)を、ノイズ等の影響を軽減するため
に、平均化回路34・35により次式に基づいてそれぞ
れn周期分平均化することにより、図9に示すような正
弦データIsinおよび余弦データIcosを得る。[0006] x4n−x4n+2=2A(sinθ)n
...Equation 5 x4n+1-x4n+3=2A(cosθ)
n...
Equation 6 The sine component (Equation 5) and cosine component (Equation 6) of the difference obtained in this way are each divided into n periods by averaging circuits 34 and 35 based on the following equation in order to reduce the influence of noise etc. By averaging, sine data Isin and cosine data Icos as shown in FIG. 9 are obtained.
【0007】[0007]
【数1】[Math 1]
【0008】さらに、平均化回路34・35で得られた
正弦データIsinおよび余弦データIcosを逆正接
演算用ROM36に入力することにより、両データIs
in・Icosを基に、次式で表される逆正接演算デー
タが時間軸誤差θとして出力される。Furthermore, by inputting the sine data Isin and cosine data Icos obtained by the averaging circuits 34 and 35 to the arctangent calculation ROM 36, both data Is
Based on in·Icos, arctangent calculation data expressed by the following equation is output as a time axis error θ.
【0009】
θ=tan−1(Isin/Icos)
…式9そして、上記のように検出された時間軸誤差
θに基づいて、クロック選択回路37により映像信号に
位相的に同期するクロックが選択される。このクロック
は、再生映像信号の標本化データを図示しないメモリに
書き込む際の書込みクロックとして用いられる。θ=tan-1(Isin/Icos)
Equation 9 Then, based on the time axis error θ detected as described above, the clock selection circuit 37 selects a clock that is phase-synchronized with the video signal. This clock is used as a write clock when sampling data of a reproduced video signal is written to a memory (not shown).
【0010】0010
【発明が解決しようとする課題】ところで、上記従来の
時間軸誤差検出回路において、時間軸誤差θを正しく検
出するには、正弦データIsinおよび余弦データIc
osの位相を互いに一致させる必要があり、そのために
、正弦成分および余弦成分をノイズの影響を十分軽減で
きる程度に平均化回路34・35で平均化している。し
かしながら、この構成では、平均化の効果を得るために
多数のバーストデータが必要であるため、映像信号にバ
ースト信号が数周期分しか付加されていない場合、平均
化によってノイズの影響を十分軽減することができない
。By the way, in the conventional time axis error detection circuit described above, in order to correctly detect the time axis error θ, sine data Isin and cosine data Ic
It is necessary to match the phases of os, and for this purpose, the sine and cosine components are averaged by averaging circuits 34 and 35 to the extent that the influence of noise can be sufficiently reduced. However, this configuration requires a large number of burst data to obtain the effect of averaging, so if only a few cycles of burst signals are added to the video signal, averaging can sufficiently reduce the effect of noise. I can't.
【0011】これによって、例えばノイズ等の影響によ
り、図9に示すように、点Pにおける正弦データに対応
する位相θP と点Qにおける余弦データに対応する位
相θQ とが互いに一致しなくなる。このため、逆正接
演算用ROM36で時間軸誤差θを特定することができ
なくなって、実質的に時間軸誤差θの検出が不可能にな
るという問題が生じる。As a result, due to the influence of noise, for example, the phase θP corresponding to the sine data at the point P and the phase θQ corresponding to the cosine data at the point Q no longer match each other, as shown in FIG. Therefore, a problem arises in that the time axis error θ cannot be specified by the arctangent calculation ROM 36, and it becomes virtually impossible to detect the time axis error θ.
【0012】また、時間軸誤差をθを求める処理は、上
記のように複雑な演算処理が必要となるため、それに伴
って時間軸誤差検出回路の規模も大きくならざるをえな
かった。Furthermore, since the process of determining the time axis error θ requires complicated arithmetic processing as described above, the scale of the time axis error detection circuit has to increase accordingly.
【0013】本発明は、上記の事情に鑑みてなされたも
のであって、簡単な構成で安定した書込みクロックを得
ることを目的としている。The present invention has been made in view of the above circumstances, and an object thereof is to obtain a stable write clock with a simple configuration.
【0014】[0014]
【課題を解決するための手段】本発明の時間軸補正装置
は、再生映像信号を標本化した標本化データを保持する
メモリと、再生映像信号に位相的に同期する書込みクロ
ックを発生する書込みクロック発生手段と、標本化デー
タを書込みクロックで順次書き込むとともに再生映像信
号に非同期で安定した読出しクロックで読出すように上
記メモリの動作を制御するメモリ制御手段とを基本構成
として備えたものであって、上記の課題を解決するため
に、上記基本構成において以下の手段を講じていること
を特徴としている。[Means for Solving the Problems] A time axis correction device of the present invention includes a memory that holds sampled data obtained by sampling a reproduced video signal, and a write clock that generates a write clock that is synchronized in phase with the reproduced video signal. The basic configuration includes a generating means, and a memory control means for controlling the operation of the memory so that the sampled data is sequentially written using a write clock and read out using a stable read clock asynchronously with the reproduced video signal. , In order to solve the above problems, the following measures are taken in the above basic configuration.
【0015】すなわち、上記請求項1に係る時間軸補正
装置は、上記書込みクロック発生手段が、再生映像信号
から再生同期信号を検出する再生同期信号検出手段と、
基準クロックに基づいて相互に一定の位相差を有する複
数のクロックからなる多相クロックを発生する多相クロ
ック発生手段と、多相クロックから再生同期信号の変化
点に最も近いクロックを判別する最近クロック判別手段
と、この最近クロック判別手段により判別されたクロッ
クを書込みクロックとして選択するクロック選択手段と
を備えているものである。That is, in the time axis correction device according to the first aspect, the write clock generating means includes reproduction synchronization signal detection means for detecting a reproduction synchronization signal from a reproduction video signal;
A multiphase clock generating means for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on a reference clock; and a recent clock for determining from the multiphase clocks the clock closest to the change point of the reproduced synchronization signal. The clock determining means includes a determining means, and a clock selecting means for selecting the clock most recently determined by the clock determining means as a write clock.
【0016】また、請求項2に係る時間軸補正装置は、
上記書込みクロック発生手段が、再生映像信号から再生
同期信号を検出する再生同期信号検出手段と、基準クロ
ックに基づいて相互に一定の位相差を有する複数のクロ
ックからなる多相クロックを発生する多相クロック発生
手段と、多相クロックの隣合うクロック同士の位相差の
時間幅を有するとともに再生映像信号の変化点と一定の
位相関係にある検出パルスを発生する検出パルス発生手
段と、多相クロックから検出パルスの発生期間に状態が
変化するクロックを判別する変化クロック判別手段と、
この変化クロック判別手段により判別されたクロックを
書込みクロックとして選択するクロック選択手段とを備
えているものである。[0016] Furthermore, the time axis correction device according to claim 2 includes:
The write clock generating means includes a reproduction synchronization signal detection means for detecting a reproduction synchronization signal from a reproduction video signal, and a polyphase clock for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on a reference clock. a clock generating means; a detection pulse generating means for generating a detection pulse having a time width equal to the phase difference between adjacent clocks of the multiphase clock and having a constant phase relationship with a changing point of a reproduced video signal; a changing clock determining means for determining a clock whose state changes during the period in which the detection pulse is generated;
The clock selection means selects the clock determined by the changed clock determination means as a write clock.
【0017】さらに、請求項3に係る時間軸補正装置は
、上記請求項1または請求項2に係る時間軸補正装置で
あって、書込みクロックの位相を検出する位相検出手段
と、この位相検出手段の検出毎に書込みクロックの位相
に関するクロック位相データを発生するクロック位相デ
ータ発生手段と、上記メモリの書込み動作を記憶単位毎
にリセットする書込みリセットパルスの位相に関するリ
セット位相データを書込みクロックの位相に応じて設定
するリセット位相データ設定手段と、クロック位相デー
タとリセット位相データとを比較して両データが一致し
たときに書込みリセットパルスを発生する書込みリセッ
トパルス発生手段とを備えているものである。Furthermore, a time axis correction device according to claim 3 is the time axis correction device according to claim 1 or claim 2, which comprises phase detection means for detecting the phase of the write clock, and this phase detection means. clock phase data generation means for generating clock phase data regarding the phase of the write clock each time the clock is detected; and reset phase data regarding the phase of the write reset pulse for resetting the write operation of the memory for each storage unit according to the phase of the write clock. and a write reset pulse generating means that compares clock phase data and reset phase data and generates a write reset pulse when both data match.
【0018】[0018]
【作用】上記請求項1に係る時間軸補正装置では、書込
みクロック発生手段において、例えば遅延線を用いた多
相クロック発生手段により、基準クロックが一定の位相
差をもって遅延して多相クロックが発生する。基準クロ
ックは、通常、水平同期周波数の整数倍といった高い周
波数であるため、多相クロックの隣合うクロック同士の
位相差は極めて小さく設定される。この多相クロックか
らは、最近クロック判別手段により再生同期信号の変化
点に最も近いクロックが判別される。[Operation] In the time axis correction device according to claim 1, in the write clock generation means, the reference clock is delayed by a certain phase difference, and a multiphase clock is generated by the multiphase clock generation means using, for example, a delay line. do. Since the reference clock usually has a high frequency such as an integral multiple of the horizontal synchronization frequency, the phase difference between adjacent clocks of the multiphase clock is set to be extremely small. From these multiphase clocks, the clock closest to the change point of the reproduction synchronization signal is determined by the latest clock determination means.
【0019】例えば、再生同期信号が負極性のものであ
って立ち下がりを変化点とする場合、再生同期信号の変
化点が、多相クロックにおける隣合うクロックの立ち上
がりエッジ同士の間に存在することになるので、上記変
化点に最も近いクロックは、再生同期信号との位相関係
がほぼ一定であると考えられる。従って、このクロック
をクロック選択手段で書込みクロックとして選択するこ
とにより、再生同期信号と位相的に同期する書込みクロ
ックが安定かつ確実に得られる。For example, if the playback synchronization signal is of negative polarity and the falling edge is the changing point, the change point of the playback synchronization signal must exist between the rising edges of adjacent clocks in the multiphase clock. Therefore, it is considered that the clock closest to the above change point has a substantially constant phase relationship with the reproduction synchronization signal. Therefore, by selecting this clock as the write clock by the clock selection means, a write clock that is phase-synchronized with the reproduction synchronization signal can be stably and reliably obtained.
【0020】このように、請求項1に係る時間軸補正装
置は、再生同期信号と多相クロックとの位相関係を検出
し、それに基づいて書込みクロックを選択するようにな
っているので、フリップフロップ等の周知の回路を用い
て簡単に構成することができ、従来の時間軸誤差を検出
する構成のように、複雑な構成を必要としない。As described above, the time axis correction device according to claim 1 detects the phase relationship between the reproduction synchronization signal and the multiphase clock, and selects the write clock based on it. It can be easily configured using well-known circuits such as , etc., and does not require a complicated configuration unlike conventional configurations for detecting time axis errors.
【0021】また、請求項2に係る時間軸補正装置では
、検出パルス発生手段による検出パルスの発生期間に、
変化クロック判別手段によって多相クロックのいずれか
のクロックの状態が変化したことが判別される。上記検
出パルスは、多相クロックの隣合うクロック同士の位相
差の時間幅を有するとともに、再生映像信号の変化点と
一定の位相関係にあるので、検出パルスの発生期間には
、多相クロックのうちの或るクロックの変化点が必ず1
つ存在することになる。従って、そのクロックをクロッ
ク選択手段で書込みクロックとして選択することにより
、再生同期信号と位相的に同期する書込みクロックが安
定かつ確実に得られる。Further, in the time axis correction device according to the second aspect, during the period in which the detection pulse is generated by the detection pulse generating means,
The changed clock determining means determines that the state of any one of the multiphase clocks has changed. The detection pulse has a time width equal to the phase difference between adjacent clocks of the multiphase clock, and has a constant phase relationship with the change point of the reproduced video signal. The change point of a certain clock in my house is always 1.
There will be one. Therefore, by selecting this clock as the write clock by the clock selection means, a write clock that is phase-synchronized with the reproduction synchronization signal can be stably and reliably obtained.
【0022】この時間軸補正装置も、やはり上記請求項
1に係る時間軸補正装置と同様、再生同期信号と多相ク
ロックとの位相関係に基づいて書込みクロックを選択す
るようになっているので、周知の回路を用いて簡単に構
成することができる。Similar to the time axis correction apparatus according to claim 1, this time axis correction apparatus also selects a write clock based on the phase relationship between the reproduction synchronization signal and the multiphase clock. It can be easily constructed using a well-known circuit.
【0023】さらに、請求項3に係る時間軸補正装置で
は、上記請求項1または請求項2に係る時間軸補正装置
において、位相検出手段による書込みクロックの位相検
出毎に、クロック位相データ発生手段によりクロック位
相データが発生する。このクロック位相データは、書込
みクロックの位相に関するものであり、例えば、書込み
クロックをカウンタによりカウントしたカウントデータ
が用いられる。Furthermore, in the time axis correction apparatus according to claim 3, in the time axis correction apparatus according to claim 1 or claim 2, each time the phase detection means detects the phase of the write clock, the clock phase data generation means Clock phase data is generated. This clock phase data is related to the phase of the write clock, and for example, count data obtained by counting the write clock by a counter is used.
【0024】リセットパルス発生手段では、上記クロッ
ク位相データとリセット位相データ設定手段で設定され
たリセット位相データとが比較され、両者が一致したと
きにリセットパルスが発生する。上記リセット位相デー
タは、書込みクロックの位相に応じて設定されるので、
上記のようにして発生したリセットパルスは、常に書込
みクロックの位相に同期したものとなる。それゆえ、再
生映像信号の位相が変動した場合でも、それに同期した
書込みリセットパルスを得ることができ、メモリの書込
み動作を正確に行うことができる。The reset pulse generating means compares the clock phase data with the reset phase data set by the reset phase data setting means, and when the two match, a reset pulse is generated. The above reset phase data is set according to the phase of the write clock, so
The reset pulse generated as described above is always synchronized with the phase of the write clock. Therefore, even if the phase of the reproduced video signal fluctuates, a write reset pulse synchronized therewith can be obtained, and the memory write operation can be performed accurately.
【0025】[0025]
【実施例】本発明の一実施例について図1ないし図4に
基づいて説明すれば、以下の通りである。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. 1 to 4.
【0026】本実施例に係る時間軸補正装置は、図3に
示すように、A/D変換器(図中、A/D)1と、メモ
リ2と、メモリコントロール部3と、D/A変換器(図
中、D/A)4と、書込みクロック発生部5とを備えて
いる。As shown in FIG. 3, the time axis correction device according to this embodiment includes an A/D converter (A/D in the figure) 1, a memory 2, a memory control unit 3, and a D/A It includes a converter (D/A in the figure) 4 and a write clock generator 5.
【0027】A/D変換器2は、書込みクロック発生部
5で発生する書込みクロックWCKで再生映像信号を標
本化する回路である。メモリ2は、A/D変換器1から
出力される標本化データの書込みおよび読出しをライン
単位で順次行う記憶装置である。The A/D converter 2 is a circuit that samples the reproduced video signal using the write clock WCK generated by the write clock generator 5. The memory 2 is a storage device in which sampled data output from the A/D converter 1 is sequentially written and read line by line.
【0028】メモリ制御手段としてのメモリコントロー
ル部3は、メモリ2が、上記標本化データを上記書込み
クロックに基づくタイミングで書込むとともに、書込ん
だ標本化データを安定した基準クロックに基づくタイミ
ングで読出すように、メモリ2の動作を制御する制御部
である。このメモリコントロール部3は、ライトリセッ
ト回路(図中、WRES回路)6を有しており、ライト
リセット回路6で発生したライトリセットパルスWRE
Sすなわち書込みリセットパルスでメモリ2の書込み動
作をリセットするようになっている。The memory control unit 3 as a memory control means causes the memory 2 to write the sampled data at a timing based on the write clock, and read the written sampled data at a timing based on a stable reference clock. This is a control unit that controls the operation of the memory 2 so as to output the data. This memory control unit 3 has a write reset circuit (WRES circuit in the figure) 6, and the write reset pulse WRE generated by the write reset circuit 6 is
The write operation of the memory 2 is reset by S, that is, a write reset pulse.
【0029】D/A変換器4は、メモリ2から読出され
た標本化データを上記基準クロックでアナログに変換す
る回路である。書込みクロック発生部5は、上記書込み
クロックを再生映像信号に同期する書込みクロックを発
生するブロックである。The D/A converter 4 is a circuit that converts the sampled data read from the memory 2 into analog data using the reference clock. The write clock generator 5 is a block that generates a write clock that synchronizes the write clock with the reproduced video signal.
【0030】書込みクロック発生手段としての書込みク
ロック発生部5は、テープH検出回路7と、多相クロッ
ク生成回路8と、クロック選択回路9とからなっている
。The write clock generating section 5 as a write clock generating means is composed of a tape H detection circuit 7, a multiphase clock generation circuit 8, and a clock selection circuit 9.
【0031】再生同期信号検出手段としてのテープH検
出回路7は、図示しないテープに記録されている再生映
像信号から負極性のテープHすなわち再生同期信号を検
出する回路である。多相クロック発生手段としての多相
クロック生成回路8は、例えば遅延線を有する回路であ
り、上記基準クロックを一定の時間間隔をおいて遅延さ
せ、位相の異なるn個の多相クロック(n相クロック)
を発生するようになっている。クロック選択回路9は、
後に詳述するように、n相クロックから上記テープHと
位相的に同期するクロックを1つ選択して、上記書込み
クロックとする回路である。The tape H detection circuit 7, which serves as reproduction synchronization signal detection means, is a circuit that detects a negative polarity tape H, that is, a reproduction synchronization signal, from a reproduction video signal recorded on a tape (not shown). The multiphase clock generation circuit 8 as a multiphase clock generation means is, for example, a circuit having a delay line, and delays the reference clock at fixed time intervals to generate n multiphase clocks (n phase clocks) having different phases. clock)
is starting to occur. The clock selection circuit 9 is
As will be described in detail later, this circuit selects one clock phase-synchronized with the tape H from the n-phase clocks and uses it as the write clock.
【0032】上記のように構成される時間軸補正装置は
、再生映像信号の標本化データを再生映像信号に同期す
る書込みクロックでメモリ2に書込み、その標本化デー
タを基準クロックでメモリ2から読出してアナログの再
生映像信号に戻すことにより、再生映像信号の時間軸誤
差を除去するようになっている。The time axis correction device configured as described above writes the sampled data of the reproduced video signal to the memory 2 using a write clock synchronized with the reproduced video signal, and reads the sampled data from the memory 2 using the reference clock. By converting the reproduced video signal back to an analog reproduced video signal, time axis errors in the reproduced video signal are removed.
【0033】ここで、上記クロック選択回路9について
さらに詳しく説明する。The clock selection circuit 9 will now be explained in more detail.
【0034】図1に示すように、クロック選択回路9は
、フリップフロップ部10・11と、AND回路12と
、ゲート作成部13と、AND部14と、OR回路15
とからなっている。As shown in FIG. 1, the clock selection circuit 9 includes flip-flop sections 10 and 11, an AND circuit 12, a gate creation section 13, an AND section 14, and an OR circuit 15.
It consists of
【0035】フリップフロップ部10は、多相クロック
と同数のn個のDフリップフロップFF11〜FF1n
を備え、フリップフロップ部11は、n個のDフリップ
フロップFF21〜FF2nを備えている。The flip-flop unit 10 includes n D flip-flops FF11 to FF1n, which are the same number as the multiphase clocks.
The flip-flop unit 11 includes n D flip-flops FF21 to FF2n.
【0036】上記DフリップフロップFF11〜FF1
n・FF21〜FF2nは、各D入力端子に上記テープ
Hが入力され、それぞれのクロック入力端子に、対応す
る多相クロックの各クロックCK1 〜CKn が入力
されるようになっている。また、DフリップフロップF
F11〜FF1nの各Q出力端子は、AND回路12の
入力端子に接続され、DフリップフロップFF21〜F
F2nの各CLR入力端子(ローアクティブ)は、AN
D回路12の出力端子に接続されている。そして、Dフ
リップフロップFF21〜FF2nの各q出力端子は、
ゲート作成部13に接続されている。The above D flip-flops FF11 to FF1
The tape H is input to each D input terminal of the n.FF21 to FF2n, and each of the corresponding multiphase clocks CK1 to CKn is input to each clock input terminal. Also, the D flip-flop F
Each Q output terminal of F11 to FF1n is connected to the input terminal of the AND circuit 12, and the D flip-flops FF21 to F
Each CLR input terminal (low active) of F2n is
It is connected to the output terminal of the D circuit 12. Each q output terminal of the D flip-flops FF21 to FF2n is
It is connected to the gate creation section 13.
【0037】ゲート作成部13は、その詳細を図示しな
いが、上記q出力端子の各出力を動作クロックとし、か
つD入力端子がハイレベルに固定されるn個のDフリッ
プフロップを有しており、上記動作クロックに同期して
ハイレベルとなるゲート信号G1 〜Gn を1つ出力
するようになっている。また、ゲート作成部13は、ゲ
ート信号G1 〜Gn の出力が切り換えられるときに
クロック切換信号を出力するようになっており、書込み
クロックの位相を検出する位相検出手段としての機能を
兼ね備えている。Although the details are not shown, the gate creation section 13 has n D flip-flops whose operation clocks are each output from the q output terminal and whose D input terminals are fixed at a high level. , one gate signal G1 to Gn which becomes high level is output in synchronization with the operation clock. Further, the gate generation section 13 is configured to output a clock switching signal when the output of the gate signals G1 to Gn is switched, and also has a function as a phase detection means for detecting the phase of the write clock.
【0038】上記フリップフロップ部10・11、AN
D回路12およびゲート作成部13で構成される回路は
、テープHの立ち下がりに最も近いクロックに応じてゲ
ート信号G1 〜Gn を発生するようになっており、
最近クロック判別手段としての機能を有している。[0038] The above flip-flop units 10 and 11, AN
The circuit composed of the D circuit 12 and the gate generation section 13 is configured to generate gate signals G1 to Gn in accordance with the clock closest to the falling edge of the tape H.
Recently, it has a function as a clock discrimination means.
【0039】AND部14は、n個のAND回路&1
〜&n を有している。これらAND回路&1 〜&n
は、一方の入力端子に、それぞれクロックCK1 〜
CKn が入力され、他方の入力端子に上記各ゲート信
号G1 〜Gn が入力されるようになっており、各出
力端子がOR回路15の入力端子に接続されている。The AND section 14 includes n AND circuits &1
~&n. These AND circuits &1 ~&n
clocks CK1 to CK1 to one input terminal, respectively.
CKn is input, each of the gate signals G1 to Gn is input to the other input terminal, and each output terminal is connected to the input terminal of the OR circuit 15.
【0040】上記AND部14およびOR回路15で構
成される回路は、上記ゲート信号G1 〜Gn により
クロックCK1 〜CKn を選択し出力させるように
なっており、クロック選択手段としての機能を有してい
る。The circuit composed of the AND section 14 and the OR circuit 15 selects and outputs the clocks CK1 to CKn using the gate signals G1 to Gn, and has a function as clock selection means. There is.
【0041】次に、メモリコントロール部3のライトリ
セット回路6についてさらに詳しく説明する。Next, the write reset circuit 6 of the memory control section 3 will be explained in more detail.
【0042】図2に示すように、ライトリセット回路6
は、カウンタ部16と、クリアパルス作成回路17と、
分周回路18と、AND回路19と、位相設定回路20
と、マグニチュードコンパレータ21とからなっている
。As shown in FIG. 2, the write reset circuit 6
includes a counter section 16, a clear pulse generation circuit 17,
Frequency dividing circuit 18, AND circuit 19, and phase setting circuit 20
and a magnitude comparator 21.
【0043】カウンタ部16は、書込みクロックWCK
を動作クロックとしてカウント動作を行うウカンタを複
数有しており、書込みクロックWCKのカウントデータ
を出力するようになっている。クリアパルス作成回路1
7は、上記クロック切換信号から負のクリアパルスCL
R1 を作成する回路である。分周回路18は、複数の
Dフリップフロップを有しており、カウンタ部16の下
位ビットのカウントデータを分周して、クリアパルスC
LR2 を出力するようになっている。上記の構成では
、クリアパルスCLR1 とクリアパルスCLR2 と
が同周期かつ同位相となるように、カウンタ部16のカ
ウントデータが設定されている。The counter unit 16 receives the write clock WCK.
It has a plurality of counters that perform a counting operation using WCK as an operation clock, and outputs count data of a write clock WCK. Clear pulse creation circuit 1
7 is a negative clear pulse CL from the clock switching signal.
This is a circuit for creating R1. The frequency dividing circuit 18 has a plurality of D flip-flops, and divides the count data of the lower bits of the counter section 16 to generate a clear pulse C.
It is designed to output LR2. In the above configuration, the count data of the counter section 16 is set so that the clear pulse CLR1 and the clear pulse CLR2 have the same period and the same phase.
【0044】AND回路19は、クリアパルス作成回路
17からのクリアパルスCLR1 と、分周回路18か
らのクリアパルスCLR2 とが入力されるようになっ
ている。The AND circuit 19 is configured to receive the clear pulse CLR1 from the clear pulse generating circuit 17 and the clear pulse CLR2 from the frequency dividing circuit 18.
【0045】また、AND回路19は、上記クリアパル
スCLR1 ・CLR2 の論理積をカウンタ部16の
カウンタおよび分周回路18のDフリップフロップのC
LR入力端子に供給するようになっている。Further, the AND circuit 19 calculates the logical product of the clear pulses CLR1 and CLR2 by the counter of the counter section 16 and the C of the D flip-flop of the frequency dividing circuit 18.
It is designed to be supplied to the LR input terminal.
【0046】上記カウンタ部16、クリアパルス作成回
路17、分周回路18およびAND回路19で構成され
る回路は、上記クロック切換信号により位相が変わった
新たな書込みクロックWCKをカウントすることにより
、そのカウントデータを書込みクロックの位相に関する
クロック位相データとして発生するようになっており、
クロック位相データ発生手段としての機能を有している
。The circuit composed of the counter section 16, clear pulse generating circuit 17, frequency dividing circuit 18, and AND circuit 19 counts the new write clock WCK whose phase has been changed by the clock switching signal. The count data is generated as clock phase data with respect to the phase of the write clock.
It has a function as a clock phase data generating means.
【0047】位相設定回路20は、多相クロックのクロ
ックCK1 〜CKn の位相に応じて、再生映像信号
の標本化データをメモリ2に書込む際の0番地を指定す
るライトリセットパルスWRESの位相を決定するため
のリセット位相データを設定する回路である。すなわち
、この位相設定回路20は、多相クロックのクロックの
位相が切り換えられると、その位相に応じたリセット位
相データを出力するようになっており、リセット位相デ
ータ設定手段としての機能を有している。The phase setting circuit 20 sets the phase of the write reset pulse WRES that specifies address 0 when writing the sampled data of the reproduced video signal to the memory 2, depending on the phase of the multiphase clocks CK1 to CKn. This is a circuit that sets reset phase data for determination. That is, when the phase of the multiphase clock is switched, the phase setting circuit 20 outputs reset phase data corresponding to the phase, and has a function as a reset phase data setting means. There is.
【0048】マグニチュードコンパレータ21は、2組
の入力データの大小や一致を判定するディジタルコンパ
レータであり、X側の各入力端子にカウンタ部16の各
ビットの出力端子が接続されるとともに、Y側の各入力
端子に位相設定回路2,の各出力端子が接続されている
。このマグニチュードコンパレータ21は、カウンタ部
16のカウントデータと位相設定回路20の位相データ
とを比較して、両者が一致したときに、ライトリセット
パルスWRESを出力するようになっており、書込みリ
セットパルス発生手段としての機能を有している。The magnitude comparator 21 is a digital comparator that determines the magnitude and coincidence of two sets of input data, and the output terminal of each bit of the counter section 16 is connected to each input terminal on the X side, and the output terminal of each bit on the Y side is connected to each input terminal on the X side. Each output terminal of the phase setting circuit 2 is connected to each input terminal. This magnitude comparator 21 compares the count data of the counter section 16 and the phase data of the phase setting circuit 20, and when the two match, outputs a write reset pulse WRES, and generates a write reset pulse. It functions as a means.
【0049】上記の構成における書込みクロックの発生
動作について説明する。The write clock generation operation in the above configuration will be explained.
【0050】書込みクロック発生部5においては、多相
クロック再生回路9により、基準クロックに基づいて図
4の(b)ないし(d)に示すように、クロックCK1
〜CKn が生成されるとともに、テープH検出回路
7により、同図の(a)に示すように、再生映像信号か
らテープHが検出される。このテープHおよび上記クロ
ックCK1 〜CKn は、ともにクロック選択回路9
に入力される。In the write clock generation section 5, the multiphase clock recovery circuit 9 generates the clock CK1 based on the reference clock as shown in FIGS. 4(b) to 4(d).
~CKn is generated, and the tape H detection circuit 7 detects the tape H from the reproduced video signal, as shown in (a) of the figure. This tape H and the clocks CK1 to CKn are both connected to the clock selection circuit 9.
is input.
【0051】クロック選択回路9では、クロックCK1
〜CKnが、フリップフロップ部10における各Dフ
リップフロップFF11〜FF1nのD入力端子に入力
されることにより、DフリップフロップFF11〜FF
1nからは、テープHがクロックCK1〜CKn の位
相に応じたタイミングで遅延した信号が出力される。こ
れらの信号がAND回路12に入力されると、AND回
路12からは、同図の(e)に示すようなクリアパルス
CRLPが出力される。このクリアパルスCRLPは、
AND回路12の動作のために正規の位相より素子遅延
量t1 だけ遅延している。In the clock selection circuit 9, the clock CK1
~CKn is input to the D input terminal of each of the D flip-flops FF11 to FF1n in the flip-flop section 10, so that the D flip-flops FF11 to FF
1n outputs a signal in which the tape H is delayed at a timing corresponding to the phase of the clocks CK1 to CKn. When these signals are input to the AND circuit 12, the AND circuit 12 outputs a clear pulse CRLP as shown in (e) of the figure. This clear pulse CRLP is
Due to the operation of the AND circuit 12, the phase is delayed by an element delay amount t1 from the normal phase.
【0052】一方、フリップフロップ部11では、フリ
ップフロップ部10と同様に、各DフリップフロップF
F21〜FF2nがクロックCK1 〜CKn および
テープHにより動作するとともに、上記クリアパルスC
RLPによりリセットされる。このため、Dフリップフ
ロップFF21のq出力端子の出力が最も早く立ち上が
り、この出力がすぐにリセットされることにより、同図
の(f)に示すようなパルスCKP1が発生する。On the other hand, in the flip-flop unit 11, similarly to the flip-flop unit 10, each D flip-flop F
F21 to FF2n are operated by clocks CK1 to CKn and tape H, and the above clear pulse C
Reset by RLP. Therefore, the output of the q output terminal of the D flip-flop FF21 rises earliest, and this output is immediately reset, thereby generating a pulse CKP1 as shown in (f) of the figure.
【0053】その後、ゲート作成部13で上記パルスC
KP1に基づいてハイレベルのゲート信号G1 が作成
され、このゲート信号G1がAND部14のAND回路
&1 に入力されると、クロックCK1 がAND回路
&1 を通じて出力される。そして、このクロックCK
1 は、OR回路15を通過することにより、書込みク
ロックWCKとして出力される。After that, the gate creating section 13 generates the above pulse C.
A high-level gate signal G1 is created based on KP1, and when this gate signal G1 is input to the AND circuit &1 of the AND section 14, the clock CK1 is outputted through the AND circuit &1. And this clock CK
1 passes through the OR circuit 15 and is output as the write clock WCK.
【0054】このように、書込みクロック発生部5にお
いては、クロック選択回路9により、テープHの立ち下
がりに最も近いクロックCK1 が書込みクロックWC
Kとして選択されるのである。In this way, in the write clock generating section 5, the clock selection circuit 9 selects the clock CK1 closest to the falling edge of the tape H as the write clock WC.
It is selected as K.
【0055】ここで、再生映像信号の位相が変動すると
、それに伴ってテープHの位相が変化するため、フリッ
プフロップ部10・11の出力の位相も変化し、フリッ
プフロップ部11におけるDフリップフロップFF21
以外のDフリップフロップFF22〜FF2nからパル
スCKP2〜CKPnのいずれかが出力される。すると
、ゲート作成部13で上記パルスCKP2〜CKPnの
1つに基づいて作成されたゲート信号G2 〜Gn の
いずれかによって、クロックCK2 〜CKn が、A
ND部14を通じて選択され、さらにOR回路15を通
じて書込みクロックWCKとして出力される。Here, when the phase of the reproduced video signal changes, the phase of the tape H changes accordingly, so the phase of the outputs of the flip-flop sections 10 and 11 also changes, and the D flip-flop FF21 in the flip-flop section 11 changes.
Any one of the pulses CKP2 to CKPn is output from the other D flip-flops FF22 to FF2n. Then, the clocks CK2 to CKn are changed to A by one of the gate signals G2 to Gn generated by the gate generation unit 13 based on one of the pulses CKP2 to CKPn.
It is selected through the ND section 14 and further outputted as the write clock WCK through the OR circuit 15.
【0056】一方、このとき、ゲート作成部13からは
、クロックCK1 〜CKn の出力が切り換えられた
ことを示すクロック切換信号が出力される。このクロッ
ク切換信号は、上記書込みクロックWCKとともに、メ
モリコントロール部3のライトリセット回路6に入力さ
れる。On the other hand, at this time, the gate generator 13 outputs a clock switching signal indicating that the outputs of the clocks CK1 to CKn have been switched. This clock switching signal is input to the write reset circuit 6 of the memory control section 3 together with the write clock WCK.
【0057】ライトリセット回路6では、クリアパルス
作成回路17から上記クロック切換信号に基づいてクリ
アパルスCRL1 が出力される一方、カウンタ部16
により書込みクロックWCKがカウントされる。カウン
ト部16の下位ビットの出力は、分周回路18で分周さ
れクリアパルスCRL2 となって、上記クリアパルス
CRL1 とともにAND回路19に入力される。する
と、AND回路19の出力を新たなクリアパルスとして
、カンウタ部16の各カウンタおよび分周回路18の各
Dフリップフロップがリセットされ、カウンタ部16は
、位相の変化した書込みクロックWCKのカウントを始
める。In the write reset circuit 6, the clear pulse generating circuit 17 outputs a clear pulse CRL1 based on the clock switching signal, while the counter section 16
The write clock WCK is counted. The output of the lower bits of the count section 16 is frequency-divided by a frequency dividing circuit 18 to become a clear pulse CRL2, which is input to an AND circuit 19 together with the clear pulse CRL1. Then, each counter of the counter section 16 and each D flip-flop of the frequency dividing circuit 18 are reset using the output of the AND circuit 19 as a new clear pulse, and the counter section 16 starts counting the write clock WCK whose phase has changed. .
【0058】そして、マグニチュードコンパレータ21
では、このときの書込みクロックWCKの位相に応じて
位相設定回路20で設定された位相データと、カウント
部16のカウントデータが比較され、両者が一致したと
きに、ライトリセットパルスWRESが出力される。こ
のライトリセットパルスWRESは、メモリ2に送出さ
れ、再生映像信号の標本化データの書込みリセットとし
て用いられる。[0058] Magnitude comparator 21
Then, the phase data set by the phase setting circuit 20 according to the phase of the write clock WCK at this time is compared with the count data of the counting section 16, and when the two match, a write reset pulse WRES is output. . This write reset pulse WRES is sent to the memory 2 and is used as a write reset for sampled data of the reproduced video signal.
【0059】以上述べたように、本実施例では、書込み
クロック発生部5のクロック選択回路9により、多相ク
ロックからテープHの立ち下がりに最も近いクロックを
選択して、これを再生映像信号に位相的に同期した書込
みクロックとして出力するようになっているので、安定
かつ確実にメモリ2の書込み動作を制御することができ
る。また、書込みクロック発生部5を上記のように構成
することにより、従来の時間軸誤差を求める構成に比べ
て大幅に回路が簡素化される。しかも、多相クロックの
選択が切り換えられるのに応じて、メモリ2の書込みリ
セットのタイミングが制御されるので、より安定したメ
モリ2の書込み動作が確保される。As described above, in this embodiment, the clock selection circuit 9 of the write clock generator 5 selects the clock closest to the falling edge of the tape H from among the multiphase clocks, and uses this as the reproduced video signal. Since the clock is outputted as a phase-synchronized write clock, the write operation of the memory 2 can be controlled stably and reliably. Furthermore, by configuring the write clock generating section 5 as described above, the circuit can be significantly simplified compared to a conventional configuration for determining a time axis error. Furthermore, since the write reset timing of the memory 2 is controlled in accordance with the switching of the multiphase clock selection, a more stable write operation of the memory 2 is ensured.
【0060】続いて、本発明の他の実施例について図3
、図5および図6に基づいて説明すれば以下の通りであ
る。なお、前記実施例と同様の機能を同様の機能を有す
る回路等については、同一の符号を付記する。Next, FIG. 3 shows another embodiment of the present invention.
, and will be explained based on FIGS. 5 and 6 as follows. It should be noted that circuits having the same functions as those in the embodiment described above are denoted by the same reference numerals.
【0061】図3に示すように、本実施例に係る時間軸
補正装置は、基本的には、前記の実施例に係る時間軸補
正装置と同様の構成を有しているが、書込みクロック発
生部5のクロック選択回路22の構成がクロック選択回
路9と異なっている。As shown in FIG. 3, the time axis correction device according to this embodiment basically has the same configuration as the time axis correction device according to the previous embodiment, but the write clock generation The configuration of the clock selection circuit 22 of the section 5 is different from that of the clock selection circuit 9.
【0062】クロック選択回路22は、図5に示すよう
に、クリアパルス発生回路23と、データパルス発生回
路24と、フリップフロップ部25と、AND部26と
、OR回路27とからなっている。As shown in FIG. 5, the clock selection circuit 22 includes a clear pulse generation circuit 23, a data pulse generation circuit 24, a flip-flop section 25, an AND section 26, and an OR circuit 27.
【0063】クリアパルス発生回路23は、テープHの
立ち下がりに同期して一定期間ローレベルに反転するク
リアパルスCRLPを発生する回路である。データパル
ス発生回路24は、テープHに基づいて、上記クリアパ
ルスCRLPより若干遅れた位相で、多相クロックの各
クロック間の位相差に応じた相間遅延量t2 の幅を有
する検出パルスすなわちデータパルスDataPを発生
する回路であり、検出パルス発生手段としての機能を有
している。The clear pulse generating circuit 23 is a circuit that generates a clear pulse CRLP that is inverted to a low level for a certain period of time in synchronization with the falling edge of the tape H. Based on the tape H, the data pulse generation circuit 24 generates a detection pulse, that is, a data pulse, which has a phase slightly delayed from the clear pulse CRLP and has a width of an inter-phase delay amount t2 corresponding to the phase difference between each clock of the multiphase clock. This is a circuit that generates DataP, and has a function as a detection pulse generating means.
【0064】フリップフロップ部25は、多相クロック
と同数のn個のJKフリップフロップFF31〜FF3
nを備えている。JKフリップフロップFF31〜FF
3nは、各j入力端子に上記データパルスDataPが
入力され、各K入力端子がハイレベルに固定されるとと
もに、各クロック入力端子に上記クリアパルスCRLP
が入力されるようになっている。これらJKフリップフ
ロップFF31〜FF3nは、上記データパルスDat
aPが発生している間に立ち上がる多相クロックに対応
してハイレベルになるゲート信号G1 〜Gn を出力
するようになっている。The flip-flop section 25 includes n JK flip-flops FF31 to FF3, which are the same number as the multiphase clocks.
It is equipped with n. JK flip-flop FF31~FF
3n, the above data pulse DataP is input to each J input terminal, each K input terminal is fixed at a high level, and the above clear pulse CRLP is input to each clock input terminal.
is now entered. These JK flip-flops FF31 to FF3n are connected to the data pulse Dat.
Gate signals G1 to Gn that go high level are output in response to a multiphase clock that rises while aP is occurring.
【0065】上記フリップフロップ部25は、データパ
ルスDataPの発生期間中に状態が変化する多相クロ
ックを判別するようになっており、変化クロック判別手
段としての機能を有している。なお、このフリップフロ
ップ部25は、図示しないが、前記実施例におけるゲー
ト作成部13と同様、クロックCK1〜CKn の出力
が切り換えられたときにクロック切換信号を出力するよ
うに構成されている。The flip-flop section 25 is adapted to discriminate a multiphase clock whose state changes during the generation period of the data pulse DataP, and has a function as a changing clock discrimination means. Although not shown, the flip-flop section 25 is configured to output a clock switching signal when the outputs of the clocks CK1 to CKn are switched, similar to the gate creation section 13 in the embodiment described above.
【0066】AND部26は、は、n個のAND回路&
21〜&2nを有している。これらAND回路&21〜
&2nは、一方の入力端子に、それぞれクロックCK1
〜CKn が入力され、他方の入力端子に上記各ゲー
ト信号G1 〜Gn が入力されるようになっており、
出力端子がOR回路27の各入力端子に接続されている
。The AND section 26 includes n AND circuits &
21 to &2n. These AND circuits &21~
&2n each have a clock CK1 on one input terminal.
~CKn is input, and each of the above gate signals G1 ~Gn is input to the other input terminal,
An output terminal is connected to each input terminal of the OR circuit 27.
【0067】上記AND部26およびOR回路27で構
成される回路は、上記ゲート信号G1 〜Gn により
クロックCK1 〜CKn を選択し出力させるように
なっており、クロック選択手段としての機能を有してい
る。The circuit composed of the AND section 26 and the OR circuit 27 selects and outputs the clocks CK1 to CKn using the gate signals G1 to Gn, and has a function as clock selection means. There is.
【0068】上記のように構成されるクロック選択手段
22では、データパルス発生回路24により、テープH
検出回路7で検出されたテープH(図6の(a))に基
づいて同図の(c)に示すようなデータパルスData
Pが出力される。また、クリアパルス発生回路25によ
り、上記テープHに基づいて、同図の(b)に示すよう
なクリアパルスCRLPが出力される。In the clock selection means 22 configured as described above, the data pulse generation circuit 24 causes the tape H
Based on the tape H ((a) in FIG. 6) detected by the detection circuit 7, the data pulse Data as shown in (c) in the same figure is generated.
P is output. In addition, the clear pulse generation circuit 25 outputs a clear pulse CRLP as shown in FIG. 3(b) based on the tape H.
【0069】フリップフロップ部25では、各JKフリ
ップフロップFF31〜FF3nに、同図の(d)ない
し(g)に示すようなクロックCK1 〜CKn と上
記データパルスDataPとが入力される。すると、デ
ータパルスDataPの発生期間に立ち上がるクロック
CK2 に同期して、JKフリップフロップFF33か
ら同図の(i)に示すようにハイレベルに反転したゲー
ト信号G2 が出力される。In the flip-flop section 25, clocks CK1 to CKn as shown in (d) to (g) of the figure and the data pulse DataP are input to each of the JK flip-flops FF31 to FF3n. Then, in synchronization with the clock CK2 that rises during the generation period of the data pulse DataP, the gate signal G2 inverted to a high level is output from the JK flip-flop FF33 as shown in (i) of the figure.
【0070】また、各JKフリップフロップFF31〜
FF3nが上記クリアパルスCRLPによってリセット
されることにより、JKフリップフロップFF3nから
出力されていたハイレベルのゲート信号Gn が、同図
の(k)に示すようにローレベルに反転する。なお、こ
のとき、テープHが欠落等によって検出されないと、ク
リアパルスCRLPが発生しないのでゲート信号Gn
はそのままハイレベルを維持することになる。[0070] Also, each JK flip-flop FF31~
By resetting FF3n by the clear pulse CRLP, the high level gate signal Gn outputted from the JK flip-flop FF3n is inverted to low level as shown in (k) of the figure. At this time, if the tape H is not detected due to missing etc., the clear pulse CRLP will not be generated and the gate signal Gn will not be generated.
will remain at a high level.
【0071】そして、ハイレベルのゲート信号G2 が
出力されている間は、他のJKフリップフロップFF3
1・FF33〜FF3nから出力されるゲート信号G1
・G3 〜Gn は、同図の(h)・(j)・(k)
に示すように、ローレベルとなる。While the high level gate signal G2 is being output, the other JK flip-flop FF3
1. Gate signal G1 output from FF33 to FF3n
・G3 ~ Gn are (h), (j), (k) in the same figure.
As shown, it becomes low level.
【0072】クロックCK2 は、AND部26にて上
記ゲート信号G2 によりAND回路&2 を通じて出
力され、さらに、OR回路27を通じて書込みクロック
WCKとして出力される。The clock CK2 is outputted from the AND section 26 through the AND circuit &2 in response to the gate signal G2, and further outputted through the OR circuit 27 as the write clock WCK.
【0073】このように、本実施例では、データパルス
発生回路24で発生したデータパルスDataPに基づ
いてテープHと一定の位相関係にあるクロックCK1
〜CKn が選択されるようになっているので、再生映
像信号と位相的に同期した書込みクロックWCKを安定
かつ確実に得ることができる。しかも、クロック選択回
路22は、フリップフロップ部25でクロックCK1
〜CKn を選択するためゲート信号G1 〜Gn を
発生するようになっているので、前記実施例に係るクロ
ック選択回路9より構成が簡単になる。As described above, in this embodiment, the clock CK1 having a constant phase relationship with the tape H is generated based on the data pulse DataP generated by the data pulse generating circuit 24.
.about.CKn is selected, it is possible to stably and reliably obtain the write clock WCK that is phase synchronized with the reproduced video signal. Moreover, the clock selection circuit 22 selects the clock CK1 in the flip-flop section 25.
Since the gate signals G1 to Gn are generated to select the clock signals G1 to Gn, the configuration is simpler than that of the clock selection circuit 9 according to the embodiment described above.
【0074】[0074]
【発明の効果】以上のように、本発明の請求項1に係る
時間軸補正装置は、書込みクロック発生手段が、再生映
像信号から再生同期信号を検出する再生同期信号検出手
段と、基準クロックに基づいて相互に一定の位相差を有
する複数のクロックからなる多相クロックを発生する多
相クロック発生手段と、多相クロックから再生同期信号
の変化点に最も近いクロックを判別する最近クロック判
別手段と、この最近クロック判別手段により判別された
クロックを書込みクロックとして選択するクロック選択
手段とを備えている構成である。As described above, in the time axis correction device according to claim 1 of the present invention, the write clock generating means includes the reproduction synchronization signal detection means for detecting the reproduction synchronization signal from the reproduction video signal, and the reproduction synchronization signal detection means for detecting the reproduction synchronization signal from the reproduction video signal, a multiphase clock generating means for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on the multiphase clock; and a recent clock discriminating means for discriminating the clock closest to the change point of the reproduced synchronization signal from the multiphase clocks. , and clock selection means for selecting the clock most recently determined by the clock determination means as the write clock.
【0075】これによれば、再生同期信号と多相クロッ
クとの位相関係を検出し、それに基づいて書込みクロッ
クを選択するようになっているので、安定かつ確実に再
生映像信号と位相的に同期する書込みクロックを選択す
ることができる。しかも、フリップフロップ等の周知の
回路を用いて小さい規模で構成することができるため、
従来の時間軸誤差を検出する構成のように複雑な構成を
必要とせず、信頼性の向上も見込める。According to this, the phase relationship between the reproduced synchronization signal and the multiphase clock is detected, and the write clock is selected based on the detected phase relationship, so that the phase relationship can be stably and reliably synchronized with the reproduced video signal. You can select the write clock to use. Moreover, it can be constructed on a small scale using well-known circuits such as flip-flops.
Unlike conventional configurations for detecting time axis errors, this method does not require a complicated configuration and can also be expected to improve reliability.
【0076】従って、上記請求項1に係る時間軸補正装
置を採用することにより、簡単な構成で高精度に再生映
像信号の時間軸補正を行うことができるという効果を奏
する。Therefore, by employing the time axis correction device according to the first aspect, it is possible to perform the time axis correction of the reproduced video signal with high accuracy with a simple configuration.
【0077】また、請求項2に係る時間軸補正装置は、
上記書込みクロック発生手段が、再生映像信号から再生
同期信号を検出する再生同期信号検出手段と、基準クロ
ックに基づいて相互に一定の位相差を有する複数のクロ
ックからなる多相クロックを発生する多相クロック発生
手段と、多相クロックの隣合うクロック同士の位相差の
時間幅を有するとともに再生映像信号の変化点と一定の
位相関係にある検出パルスを発生する検出パルス発生手
段と、多相クロックから検出パルスの発生期間に状態が
変化するクロックを判別する変化クロック判別手段と、
この変化クロック判別手段により判別されたクロックを
書込みクロックとして選択するクロック選択手段とを備
えている構成である。[0077] Furthermore, the time axis correction device according to claim 2 includes:
The write clock generating means includes a reproduction synchronization signal detection means for detecting a reproduction synchronization signal from a reproduction video signal, and a polyphase clock for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on a reference clock. a clock generating means; a detection pulse generating means for generating a detection pulse having a time width equal to the phase difference between adjacent clocks of the multiphase clock and having a constant phase relationship with a changing point of a reproduced video signal; a changing clock determining means for determining a clock whose state changes during the period in which the detection pulse is generated;
The structure includes clock selection means for selecting the clock determined by the changed clock determination means as a write clock.
【0078】これによれば、上記請求項1に係る時間軸
補正装置と同様に、再生同期信号と多相クロックとの位
相関係に基づいて書込みクロックを選択するようになっ
ているので、やはり、簡単な構成で高精度に再生映像信
号の時間軸補正を行うことができるという効果を奏する
。According to this, the write clock is selected based on the phase relationship between the reproduction synchronization signal and the multiphase clock, similarly to the time base correction device according to claim 1, so that This has the effect that time axis correction of a reproduced video signal can be performed with high precision with a simple configuration.
【0079】さらに、請求項3に係る時間軸補正装置は
、上記請求項1または請求項2に係る時間軸補正装置で
あって、書込みクロックの位相を検出する位相検出手段
と、この位相検出手段の検出毎に書込みクロックの位相
に関するクロック位相データを発生するクロック位相デ
ータ発生手段と、上記メモリの書込み動作を記憶単位毎
にリセットする書込みリセットパルスの位相に関するリ
セット位相データを書込みクロックの位相に応じて設定
するリセット位相データ設定手段と、クロック位相デー
タとリセット位相データとを比較して両データが一致し
たときに書込みリセットパルスを発生する書込みリセッ
トパルス発生手段とを備えている構成である。Furthermore, the time axis correction device according to claim 3 is the time axis correction device according to claim 1 or claim 2, which comprises phase detection means for detecting the phase of the write clock, and this phase detection means. clock phase data generation means for generating clock phase data regarding the phase of the write clock each time the clock is detected; and reset phase data regarding the phase of the write reset pulse for resetting the write operation of the memory for each storage unit according to the phase of the write clock. This configuration includes reset phase data setting means for setting clock phase data and reset phase data, and write reset pulse generation means for comparing clock phase data and reset phase data and generating a write reset pulse when both data match.
【0080】これによれば、上記の構成で発生したリセ
ットパルスが、常に書込みクロックの位相に同期したも
のとなるので、再生映像信号の位相が変動した場合でも
、それに同期したリセットパルスを得ることができる。According to this, the reset pulse generated in the above configuration is always synchronized with the phase of the write clock, so even if the phase of the reproduced video signal fluctuates, it is possible to obtain a reset pulse synchronized with it. Can be done.
【0081】従って、上記請求項3に係る時間軸補正装
置を採用することにより、上記請求項1または請求項2
に係る時間軸補正装置において、メモリの書込み動作を
正確に行うことができるという効果を奏する。[0081] Therefore, by employing the time axis correction device according to claim 3, claim 1 or claim 2 can be achieved.
In the time axis correction device according to the present invention, it is possible to accurately perform a memory write operation.
【図1】本発明の一実施例に係る時間軸補正装置におけ
るクロック選択回路の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of a clock selection circuit in a time base correction device according to an embodiment of the present invention.
【図2】上記時間軸補正装置におけるライトリセット回
路の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of a write reset circuit in the time base correction device.
【図3】本発明の一実施例および他の実施例に係る時間
軸補正装置の構成を示すブロック図である。FIG. 3 is a block diagram showing the configuration of a time axis correction device according to one embodiment and other embodiments of the present invention.
【図4】図1のクロック選択回路の動作を示すタイムチ
ャート図である。FIG. 4 is a time chart diagram showing the operation of the clock selection circuit of FIG. 1;
【図5】本発明の他の実施例に係る時間軸補正装置にお
けるクロック選択回路の構成を示すブロック図である。FIG. 5 is a block diagram showing the configuration of a clock selection circuit in a time base correction device according to another embodiment of the present invention.
【図6】図5のクロック選択回路の動作を示すタイムチ
ャート図である。FIG. 6 is a time chart diagram showing the operation of the clock selection circuit of FIG. 5;
【図7】従来の時間軸補正装置における時間軸誤差検出
回路の構成を示すブロック図である。FIG. 7 is a block diagram showing the configuration of a time base error detection circuit in a conventional time base correction device.
【図8】図7の時間軸誤差検出回路により標本化される
バースト信号を示す波形図である。8 is a waveform diagram showing a burst signal sampled by the time axis error detection circuit of FIG. 7; FIG.
【図9】図7の時間軸誤差検出回路の動作を説明する正
弦データおよび余弦データをナアログ的に表した波形図
である。9 is a waveform diagram representing sine data and cosine data in a analogue manner to explain the operation of the time axis error detection circuit of FIG. 7; FIG.
1 A/D変換器
2 メモリ
3 メモリコントロール部(メモリ
制御手段)4 D/A変換器
5 書込みクロック発生部(書込み
クロック発生手段)
6 ライトリセット回路7
テープH検出回路(再生同期信号検出手段
)
8 多相クロック発生回路(多相ク
ロック発生手段)
10・11 フリップフロップ部
12 AND回路
13 ゲート作成部(位相検出手段)1
4 AND部
15 OR回路
16 カウンタ部16
17 クリアパルス作成回路18
分周回路
19 AND回路
20 位相設定回路(リセット位相デー
タ設定手段)
21 マグニチュードコンパレータ(書
込みリセットパルス発生手段)
24 データパルス発生回路(検出パル
ス発生手段)
25 フリップフロップ部(変化クロッ
ク判別手段)
26 AND部
27 OR回路1 A/D converter 2 Memory 3 Memory control section (memory control means) 4 D/A converter 5 Write clock generation section (write clock generation means) 6 Write reset circuit 7
Tape H detection circuit (playback synchronization signal detection means) 8 Multiphase clock generation circuit (multiphase clock generation means) 10/11 Flip-flop section 12 AND circuit 13 Gate creation section (phase detection means) 1
4 AND section 15 OR circuit 16 Counter section 16 17 Clear pulse creation circuit 18
Frequency divider circuit 19 AND circuit 20 Phase setting circuit (reset phase data setting means) 21 Magnitude comparator (write reset pulse generation means) 24 Data pulse generation circuit (detection pulse generation means) 25 Flip-flop section (change clock discrimination means) 26 AND Section 27 OR circuit
Claims (3)
保持するメモリと、再生映像信号に位相的に同期する書
込みクロックを発生する書込みクロック発生手段と、標
本化データを書込みクロックで順次書き込むとともに再
生映像信号に非同期で安定した読出しクロックで読出す
ように上記メモリの動作を制御するメモリ制御手段とを
備えた時間軸補正装置において、上記書込みクロック発
生手段が、再生映像信号から再生同期信号を検出する再
生同期信号検出手段と、基準クロックに基づいて相互に
一定の位相差を有する複数のクロックからなる多相クロ
ックを発生する多相クロック発生手段と、多相クロック
から再生同期信号の変化点に最も近いクロックを判別す
る最近クロック判別手段と、この最近クロック判別手段
により判別されたクロックを書込みクロックとして選択
するクロック選択手段とを備えていることを特徴とする
時間軸補正装置。1. A memory that holds sampled data obtained by sampling a reproduced video signal; a write clock generating means that generates a write clock phase-synchronized with the reproduced video signal; and a memory that sequentially writes the sampled data using the write clock. and memory control means for controlling the operation of the memory so as to read with a stable read clock asynchronous to the reproduced video signal, wherein the write clock generating means generates a reproduction synchronization signal from the reproduced video signal. a reproduction synchronization signal detection means for detecting a reproduction synchronization signal, a multiphase clock generation means for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on a reference clock, and a change in reproduction synchronization signal from the polyphase clock. What is claimed is: 1. A time axis correction device comprising: a latest clock determining means for determining a clock closest to a point; and a clock selecting means for selecting a clock determined by the latest clock determining means as a write clock.
保持するメモリと、再生映像信号に位相的に同期する書
込みクロックを発生する書込みクロック発生手段と、標
本化データを書込みクロックで順次書き込むとともに再
生映像信号に非同期で安定した読出しクロックで読出す
ように上記メモリの動作を制御するメモリ制御手段とを
備えた時間軸補正装置において、上記書込みクロック発
生手段が、再生映像信号から再生同期信号を検出する再
生同期信号検出手段と、基準クロックに基づいて相互に
一定の位相差を有する複数のクロックからなる多相クロ
ックを発生する多相クロック発生手段と、多相クロック
の隣合うクロック同士の位相差の時間幅を有するととも
に再生映像信号の変化点と一定の位相関係にある検出パ
ルスを発生する検出パルス発生手段と、多相クロックか
ら検出パルスの発生期間に状態が変化するクロックを判
別する変化クロック判別手段と、この変化クロック判別
手段により判別されたクロックを書込みクロックとして
選択するクロック選択手段とを備えていることを特徴と
する時間軸補正装置。2. A memory that holds sampled data obtained by sampling a reproduced video signal, a write clock generating means that generates a write clock phase-synchronized with the reproduced video signal, and a memory that sequentially writes the sampled data using the write clock. and memory control means for controlling the operation of the memory so as to read with a stable read clock asynchronous to the reproduced video signal, wherein the write clock generating means generates a reproduction synchronization signal from the reproduced video signal. a reproduction synchronization signal detection means for detecting a reproduction synchronization signal; a multiphase clock generation means for generating a multiphase clock consisting of a plurality of clocks having a certain phase difference from each other based on a reference clock; A detection pulse generating means for generating a detection pulse having a time width of a phase difference and having a constant phase relationship with a change point of a reproduced video signal, and a clock whose state changes during the generation period of the detection pulse is determined from a multiphase clock. 1. A time axis correction device comprising a changed clock determining means and a clock selecting means for selecting the clock determined by the changed clock determining means as a write clock.
手段と、この位相検出手段の検出毎に書込みクロックの
位相に関するクロック位相データを発生するクロック位
相データ発生手段と、上記メモリの書込み動作を記憶単
位毎にリセットする書込みリセットパルスの位相に関す
るリセット位相データを書込みクロックの位相に応じて
設定するリセット位相データ設定手段と、クロック位相
データとリセット位相データとを比較して両データが一
致したときに書込みリセットパルスを発生する書込みリ
セットパルス発生手段とを備えていることを特徴とする
請求項1または請求項2記載の時間軸補正装置。3. Phase detection means for detecting the phase of the write clock; clock phase data generation means for generating clock phase data regarding the phase of the write clock every time the phase detection means detects the phase; and a clock phase data generation means for storing the write operation of the memory. Reset phase data setting means for setting reset phase data regarding the phase of the write reset pulse that is reset for each unit according to the phase of the write clock; 3. The time axis correction device according to claim 1, further comprising write reset pulse generating means for generating a write reset pulse.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3080106A JPH04313860A (en) | 1991-04-12 | 1991-04-12 | Time base corrector |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3080106A JPH04313860A (en) | 1991-04-12 | 1991-04-12 | Time base corrector |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04313860A true JPH04313860A (en) | 1992-11-05 |
Family
ID=13708934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3080106A Pending JPH04313860A (en) | 1991-04-12 | 1991-04-12 | Time base corrector |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04313860A (en) |
-
1991
- 1991-04-12 JP JP3080106A patent/JPH04313860A/en active Pending
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