JPH0817476B2 - Time axis correction device - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、磁気記録再生で生じる時間軸変動を補正す
る時間軸補正装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time axis correction device that corrects time axis fluctuations that occur during magnetic recording and reproduction.

従来の技術 近年、映像機器において映像信号の帯域を広げた高品
位TV,高品位VTR等の開発がすすんでいる。高品位VTRで
は映像信号の帯域が広がっているので、テープ・ヘッド
系において発生する時間軸変動について、より高精度に
時間軸補正することが必要である。2. Description of the Related Art In recent years, the development of high-definition TVs, high-definition VTRs, etc., in which the band of video signals has been widened in video equipment is advancing. Since the band of the video signal is widened in the high-definition VTR, it is necessary to correct the time axis fluctuations occurring in the tape head system with higher accuracy.

第５図に従来の時間軸補正装置のブロック図を示す。
第５図において、41は再生映像信号に同期した第１のク
ロック入力端子であり、入力クロックをCLK1と表す。42
は水平同期信号入力端子、43は基準入力信号に同期した
第３のクロック入力端子であり、入力クロックをCLK3と
表す。44は再生映像信号入力端子、45はＮ個の遅延素子
（Ｎは自然数）、46は第１の位相判別回路、47はクロッ
ク選択回路、48は水平同期信号予測回路、49はＭ個の遅
延素子（Ｍは自然数）、50は第２の位相判別回路、51は
Ｈ長さ演算回路、52は位相変調回路、53はアナログ−デ
ジタル変換器（以下、A/D変換器と略す。）、54はメモ
リ、55はデジタル−アナログ変換器（以下、D/A変換器
と略す。）、56は映像信号出力端子である。第１のクロ
ック入力端子41に入力されたクロックCLK1はＮ個の遅延
素子45で（Ｎ＋１）相のクロックに変換され、第１の位
相判別回路46において水平同期信号との位相を判別され
る。（Ｎ＋１）相のクロックは第１の位相判別回路出力
をもとにクロック選択回路47で水平同期信号に位相同期
した第２のクロックCLK2を選択して出力する。水平同期
信号予測回路48では第２のクロックCLK2と水平同期信号
とから次に予測される水平同期信号より一定時間短いパ
ルスを作成し、それをＭ個の遅延素子49に入力すること
により（Ｍ＋１）相のパルスとなる。（Ｍ＋１）相のパ
ルスは第２の位相判別回路50で水平同期信号との位相を
判別され、その結果を基にＨ長さ演算回路51で水平同期
信号間長さ（Ｈ長さ）を演算し出力する。さらに、Ｈ長
さ演算回路51出力を基に、第３のクロック入力端子43に
入力されたクロックCLK3は位相変調回路52により水平同
期信号間内で順次位相変調され第４のクロックCLK4とな
る。クロック選択回路47出力の第２のクロックCLK2をA/
D変換器53のタイミングクロック、メモリ54の書込クロ
ックとして映像信号の始まりの位相を、位相変調回路52
出力の第４のクロックCLK4をD/A変換器55のタイミング
クロック、メモリ54の読出クロックとして用いて、各同
期信号間長さに応じて映像信号の終わりの位相を制御す
ることにより時間軸変動を補正する。FIG. 5 shows a block diagram of a conventional time axis correction device.
In FIG. 5, reference numeral 41 is a first clock input terminal synchronized with the reproduced video signal, and the input clock is represented by CLK1. 42
Is a horizontal synchronization signal input terminal, 43 is a third clock input terminal synchronized with the reference input signal, and the input clock is represented by CLK3. 44 is a reproduction video signal input terminal, 45 is N delay elements (N is a natural number), 46 is a first phase determination circuit, 47 is a clock selection circuit, 48 is a horizontal synchronization signal prediction circuit, and 49 is M delays. Element (M is a natural number), 50 is a second phase determination circuit, 51 is an H length calculation circuit, 52 is a phase modulation circuit, 53 is an analog-digital converter (hereinafter abbreviated as A / D converter), 54 is a memory, 55 is a digital-analog converter (hereinafter abbreviated as D / A converter), and 56 is a video signal output terminal. The clock CLK1 input to the first clock input terminal 41 is converted into a (N + 1) -phase clock by the N delay elements 45, and the first phase determination circuit 46 determines the phase with the horizontal synchronization signal. For the (N + 1) -phase clock, the clock selection circuit 47 selects and outputs the second clock CLK2 phase-synchronized with the horizontal synchronization signal based on the output of the first phase determination circuit. The horizontal sync signal prediction circuit 48 creates a pulse shorter than the horizontal sync signal predicted next time from the second clock CLK2 and the horizontal sync signal by a predetermined time, and inputs the pulse into M delay elements 49 (M + 1). ) Phase pulse. The phase of the (M + 1) phase pulse is discriminated by the second phase discriminating circuit 50 with respect to the horizontal synchronizing signal, and the H length computing circuit 51 computes the length between the horizontal synchronizing signals (H length) based on the result. And output. Further, based on the output of the H length calculation circuit 51, the clock CLK3 input to the third clock input terminal 43 is sequentially phase-modulated within the horizontal synchronizing signal by the phase modulation circuit 52 to become the fourth clock CLK4. The second clock CLK2 of the clock selection circuit 47 output is A /
As the timing clock of the D converter 53 and the write clock of the memory 54, the phase of the beginning of the video signal
The fourth clock CLK4 of the output is used as the timing clock of the D / A converter 55 and the read clock of the memory 54 to control the end phase of the video signal in accordance with the length between the synchronizing signals, thereby changing the time axis. To correct.

発明が解決しようとする課題 しかしながら上記従来の構成では、Ｍ個の直列に接続
された遅延素子の数が大きくなり、回路規模が大きくな
る。また、遅延素子数が大きいため遅延素子の遅延時間
ばらつき、遅延時間の温度変化の影響を受けやすくLSI
化が困難であるという問題点があった。However, in the above-described conventional configuration, the number of M delay elements connected in series increases, and the circuit scale increases. In addition, since the number of delay elements is large, the LSI is easily affected by delay time variation of delay elements and temperature change of delay time.
There was a problem that it was difficult to convert.

本発明はこのような問題点を解消し、容易に高精度に
時間軸変動を補正する時間軸補正装置を提供することを
目的とするものである。SUMMARY OF THE INVENTION It is an object of the present invention to solve such a problem and to provide a time axis correction device that easily and accurately corrects a time axis fluctuation.

課題を解決するための手段 本発明は上記目的を達成するために、第１のクロック
を入力とし、（Ｎ＋１）相のクロックを作成するＮ個の
遅延素子と、映像信号の水平同期信号と（Ｎ＋１）相の
クロックとの位相を判別する第１の位相判別回路と、位
相判別回路出力を基に水平同期信号に最も位相同期した
クロックを生成する遅延素子数を計測する遅延素子数計
数回路と、一つ前の水平同期信号による遅延素子数と現
在の遅延素子数とで演算する演算回路と、（Ｎ＋１）相
のクロックから水平同期信号に位相同期した第２のクロ
ックを選択するクロック選択回路と、第２のクロックと
水平同期信号とから次の水平同期信号を予測し、その前
後にパルスを発生させる水平同期信号予測回路と、水平
同期信号予測回路出力のパルスと実際の水平同期信号と
から実際の水平同期信号の位相を判別する第２の位相判
別回路と、演算回路出力と第２の位相判別回路出力とか
ら水平同期信号間の長さを計測するＨ長さ演算回路と、
基準入力信号に同期した第３のクロックを１水平同期信
号間内でＨ長さ演算回路の出力に基づいて順次変調し、
第４のクロックを作成する位相変調回路とを具備し、映
像信号をA/D変換器，メモリ,D/A変換器を介して出力す
ると共に、第２のクロックをA/D変換器のタイミングク
ロックおよびメモリの書込クロックとし、第４のクロッ
クをメモリの読出クロックおよびD/A変換器のタイミン
グクロックとした時間軸補正装置である。Means for Solving the Problems In order to achieve the above object, the present invention uses N first delay elements for inputting a first clock and creating a clock of (N + 1) phase, and a horizontal synchronizing signal of a video signal ( A first phase discriminating circuit for discriminating the phase of the (N + 1) -phase clock; and a delay element number counting circuit for measuring the number of delay elements for generating a clock most phase-synchronized with the horizontal synchronizing signal based on the output of the phase discriminating circuit. An arithmetic circuit for calculating the number of delay elements by the previous horizontal synchronizing signal and the current number of delay elements, and a clock selecting circuit for selecting a second clock phase-synchronized with the horizontal synchronizing signal from the (N + 1) -phase clock And a horizontal synchronization signal prediction circuit that predicts the next horizontal synchronization signal from the second clock and the horizontal synchronization signal and generates a pulse before and after that, and a pulse output from the horizontal synchronization signal prediction circuit and the actual horizontal synchronization. A second phase discriminating circuit for discriminating the actual phase of the horizontal synchronizing signal from the signal, and an H length arithmetic circuit for measuring the length between the horizontal synchronizing signals from the arithmetic circuit output and the second phase discriminating circuit output. ,
The third clock synchronized with the reference input signal is sequentially modulated within one horizontal synchronization signal based on the output of the H length arithmetic circuit,
A phase modulation circuit for generating a fourth clock is provided, and a video signal is output via an A / D converter, a memory and a D / A converter, and a second clock is output to the timing of the A / D converter. The time axis correction device uses a clock and a write clock of the memory, and uses a fourth clock as a read clock of the memory and a timing clock of the D / A converter.

作用 本発明は上記した構成により、一つ前の水平同期信号
と第１のクロックの位相と、また、現在の水平同期信号
と第１のクロックの位相とを遅延素子を用いて高精度に
計測し比較演算する手段と、一つ前の水平同期信号から
予測される水平同期信号と実際の水平同期信号との位相
を判別する手段とにより水平同期信号の位相差を計測し
ている。With the above-described configuration, the present invention measures the phase of the previous horizontal synchronizing signal and the first clock, and the current horizontal synchronizing signal and the phase of the first clock with high accuracy using a delay element. Then, the phase difference between the horizontal synchronizing signals is measured by the means for comparing and calculating and the means for determining the phase between the horizontal synchronizing signal predicted from the previous horizontal synchronizing signal and the actual horizontal synchronizing signal.

実施例 第１図は本発明の第１の実施例を示す時間軸補正装置
のブロック図である。第１図において、１は再生映像信
号に同期した第１のクロック入力端子であり、入力クロ
ックをCLK1と表す。２は水平同期信号入力端子であり、
Ｋ番目の水平同期信号をＢ（Ｋ）と表す（Ｋは自然
数）。３は基準入力信号に同期した第３のクロック入力
端子であり、入力クロックをCLK3と表す。４は再生映像
信号入力端子、５はＮ個の遅延素子、６は第１の位相判
別回路、７は遅延素子数計数回路、８は演算回路、９は
クロック選択回路、10は水平同期信号予測回路、11は第
２の位相判別回路、12はＨ長さ演算回路、13は位相変調
回路、14はA/D変換器、15はD/A変換器、16はメモリ、17
は映像信号出力端子である。First Embodiment FIG. 1 is a block diagram of a time axis correction device showing a first embodiment of the present invention. In FIG. 1, reference numeral 1 is a first clock input terminal synchronized with the reproduced video signal, and the input clock is represented by CLK1. 2 is a horizontal synchronizing signal input terminal,
The Kth horizontal synchronizing signal is represented as B (K) (K is a natural number). Reference numeral 3 is a third clock input terminal synchronized with the reference input signal, and the input clock is represented by CLK3. Reference numeral 4 is a reproduced video signal input terminal, 5 is N delay elements, 6 is a first phase discrimination circuit, 7 is a delay element number counting circuit, 8 is an arithmetic circuit, 9 is a clock selection circuit, and 10 is a horizontal synchronization signal prediction. Circuit, 11 second phase discriminating circuit, 12 H length arithmetic circuit, 13 phase modulating circuit, 14 A / D converter, 15 D / A converter, 16 memory, 17
Is a video signal output terminal.

以上のように構成された時間軸補正装置において、以
下その動作について説明する。第１のクロック入力端子
１に入力されたクロックCLK1は、直列につながれたＮ個
の遅延素子５により遅延され、（Ｎ＋１）相のクロック
になる。ここで、Ｎの値は（Ｎ＋１）相のクロックがク
ロックCLK1の１周期に相当する遅延時間を満足する値と
する。水平同期信号入力端子２に入力されたＫ番目の水
平同期信号Ｂ（Ｋ）と（Ｎ＋１）相のクロックは第１の
位相判別回路６で位相判別される。第１の位相判別回路
は（Ｎ＋１）個のＤフリップーフロップ（以下、DFFと
略す。）で構成され、（Ｎ＋１）相のクロックをＤ入
力、Ｂ（Ｋ）をクロック入力とする。第１の位相判別回
路６の（Ｎ＋１）個の出力は遅延素子数計数回路７に入
力され、水平同期信号Ｂ（Ｋ）の立ち上がりと（Ｎ＋
１）相のクロックのうちどの位相のクロックが最も合っ
ているかを判断し、クロックCLK1が水平同期信号Ｂ
（Ｋ）と位相が最も合うのに必要とする遅延素子数を求
める。クロックCLK1が水平同期信号Ｂ（Ｋ）と位相が最
も合うのに必要な遅延素子数をＮ（Ｋ）と表す。また、
遅延素子数計数回路７では一つ前の水平同期信号Ｂ（Ｋ
−１）とクロックCLK1の位相が最も合うのに必要とする
遅延素子数Ｎ（Ｋ−１）を記憶している。遅延素子数計
数回路７出力の遅延素子数Ｎ（Ｋ）,N（Ｋ−１）は演算
回路８で、Ｎ（Ｋ）−Ｎ（Ｋ−１）の演算をされる。ま
た、遅延素子数計数回路７出力のＮ（Ｋ）により（Ｎ＋
１）相のクロックはクロック選択回路９で水平同期信号
Ｂ（Ｋ）に位相の最も合った第２のクロック（CLK2と表
す。）を作成する。また、クロック選択回路９では遅延
素子数Ｎ（Ｋ−１）とＮ（Ｋ）の切り替えを一定時間遅
らせた水平同期信号予測クロックをも作成する。水平同
期信号予測回路10では水平同期信号予測クロックと一つ
前の水平同期信号Ｂ（Ｋ−１）から予測されるＢ（Ｋ）
と同時に立ち上がるパルス、予測されるＢ（Ｋ）の１ク
ロック前に立ち上がるパルス、予測されるＢ（Ｋ）の１
クロック後に立ち上がるパルスの合計３相のパルスを作
成する。水平同期信号予測回路10出力の３相のパルスと
実際の水平同期信号Ｂ（Ｋ）は第２の位相判別回路11で
位相判別され、Ｂ（Ｋ−１）とＢ（Ｋ）の位相差が予測
される位相差より長いか短いかを判定し、その判定結果
を出力している。Ｈ長さ演算回路12では演算回路８出力
と第２の位相判別回路11出力とから水平同期信号の位相
差を予測値に対して遅延素子何個分長いか短いかを演算
し出力している。なお、水平同期信号予測回路10で作成
されるパルスは３相である必要はない。The operation of the time axis correction device configured as described above will be described below. The clock CLK1 input to the first clock input terminal 1 is delayed by the N delay elements 5 connected in series and becomes a (N + 1) -phase clock. Here, the value of N is set such that the clock of the (N + 1) phase satisfies the delay time corresponding to one cycle of the clock CLK1. The Kth horizontal synchronizing signal B (K) and the (N + 1) -phase clock input to the horizontal synchronizing signal input terminal 2 are phase-discriminated by the first phase discrimination circuit 6. The first phase discriminating circuit is composed of (N + 1) D flip-flops (hereinafter, abbreviated as DFF), and uses (N + 1) -phase clock as D input and B (K) as clock input. The (N + 1) outputs of the first phase discriminating circuit 6 are input to the delay element number counting circuit 7, and the rising edge of the horizontal synchronizing signal B (K) and (N +).
1) Judgment which phase clock is most suitable among the phase clocks, and the clock CLK1 is the horizontal synchronization signal B
The number of delay elements required to best match the phase with (K) is determined. The number of delay elements required for the clock CLK1 to be in phase with the horizontal synchronizing signal B (K) is represented by N (K). Also,
In the delay element number counting circuit 7, the previous horizontal synchronizing signal B (K
-1) and the number of delay elements N (K-1) necessary for the phase of the clock CLK1 to best match are stored. The number of delay elements N (K), N (K-1) output from the delay element number counting circuit 7 is calculated by the operation circuit 8 as N (K) -N (K-1). In addition, the delay element number counting circuit 7 outputs N (K) to obtain (N +
For the 1) phase clock, the clock selection circuit 9 creates a second clock (denoted as CLK2) having the best phase with the horizontal synchronizing signal B (K). The clock selection circuit 9 also creates a horizontal sync signal prediction clock in which the switching between the number of delay elements N (K-1) and N (K) is delayed for a fixed time. The horizontal sync signal prediction circuit 10 predicts B (K) from the horizontal sync signal prediction clock and the previous horizontal sync signal B (K-1).
Pulse rising at the same time, pulse rising 1 clock before predicted B (K), predicted pulse B (K) 1
A total of three phases of pulses that rise after the clock are created. The phase of the three-phase pulse output from the horizontal synchronizing signal predicting circuit 10 and the actual horizontal synchronizing signal B (K) are discriminated by the second phase discriminating circuit 11, and the phase difference between B (K-1) and B (K) is determined. It is determined whether the phase difference is longer or shorter than the predicted phase difference, and the determination result is output. The H length calculation circuit 12 calculates and outputs the phase difference of the horizontal synchronizing signal from the output of the calculation circuit 8 and the output of the second phase determination circuit 11 by how many delay elements are longer or shorter than the predicted value. . The pulses generated by the horizontal sync signal prediction circuit 10 do not have to be of three phases.

以下、第２図および第３図を参照しながら詳しく説明
する。第２図は第２の位相判別回路11における水平同期
信号予測回路10出力の３相のパルスと第２の位相判別回
路の位相判別結果を示すタイミング図である。第２図に
おいて、P1は予測される水平同期信号の１クロック前で
立ち上がるパルス、P2は予測される水平同期信号と同時
に立ち上がるパルス、P3は予測される水平同期信号の１
クロック後で立ち上がるパルスである。これら３相のパ
ルスP1,P2,P3と実際の水平同期信号Ｂ（Ｋ）との位相差
によりＢ（Ｋ）とＢ（Ｋ−１）の位相差、すなわち水平
同期信号間長さ（以下、Ｈ長さと表す。）は第２図に示
すA,B,C,Dの４領域に判別される。Hereinafter, a detailed description will be given with reference to FIGS. 2 and 3. FIG. 2 is a timing chart showing the three-phase pulse output from the horizontal sync signal predicting circuit 10 in the second phase discriminating circuit 11 and the phase discriminating result of the second phase discriminating circuit. In FIG. 2, P1 is a pulse that rises one clock before the predicted horizontal sync signal, P2 is a pulse that rises at the same time as the predicted horizontal sync signal, and P3 is 1 of the predicted horizontal sync signal.
It is a pulse that rises after the clock. Due to the phase difference between these three-phase pulses P1, P2, P3 and the actual horizontal synchronizing signal B (K), the phase difference between B (K) and B (K-1), that is, the length between horizontal synchronizing signals (hereinafter, H length) is discriminated in four areas A, B, C and D shown in FIG.

A:H長さが１クロック以上短い。A: H length is shorter than 1 clock.

B:H長さが短いが１クロック以下である。B: H Length is short, but less than 1 clock.

C:H長さが長いが１クロック以下である。C: H Length is long but less than 1 clock.

D:H長さが１クロック以上長い。D: H length is longer than 1 clock.

第３図は第１のクロックCLK1と水平同期信号Ｂ（Ｋ−
１）,B（Ｋ）,B（Ｋ＋１）,B（Ｋ＋２）のある位相関係
を示す図である。それぞれの水平同期信号に対する遅延
素子数計数回路７出力をＮ（Ｋ−１）,N（Ｋ）,N（Ｋ＋
１）,N（Ｋ＋２）、演算回路８出力をＳ（Ｋ）,S（Ｋ＋
１）,S（Ｋ＋２）とすると、 Ｓ（Ｋ）＝Ｎ（Ｋ）−Ｎ（Ｋ−１） Ｓ（Ｋ＋１）＝Ｎ（Ｋ＋１）−Ｎ（Ｋ） Ｓ（Ｋ＋２）＝Ｎ（Ｋ＋２）−Ｎ（Ｋ＋１） となり、第３図に示す位相関係においてはＢ（Ｋ）は第
２図で示すＢ領域、Ｂ（Ｋ＋１）はＤ領域、Ｂ（Ｋ＋
２）はＢ領域である。FIG. 3 shows the first clock CLK1 and the horizontal synchronizing signal B (K-
It is a figure which shows a certain phase relationship of 1), B (K), B (K + 1), B (K + 2). The output of the delay element number counting circuit 7 for each horizontal synchronizing signal is N (K-1), N (K), N (K +
1), N (K + 2), the output of the arithmetic circuit 8 is S (K), S (K +
1) and S (K + 2), S (K) = N (K) -N (K-1) S (K + 1) = N (K + 1) -N (K) S (K + 2) = N (K + 2)- In the phase relationship shown in FIG. 3, B (K) is B area shown in FIG. 2, B (K + 1) is D area, and B (K +).
2) is the B area.

これらの領域判別結果と演算回路８出力のＳ（Ｋ）,S
（Ｋ＋１）,S（Ｋ＋２）が順次Ｈ長さ演算回路12に入力
され、下式に示すように演算される。These area discrimination results and S (K), S of the output of the arithmetic circuit 8
(K + 1) and S (K + 2) are sequentially input to the H length calculation circuit 12 and calculated as shown in the following equation.

Ｓ（Ｋ）,S（Ｋ＋１）,S（Ｋ＋２）に対応する各Ｈ長
さ演算回路８出力をＬ（Ｋ）,L（Ｋ＋１）,L（Ｋ＋２）
とすると、 Ｌ（Ｋ）＝Ｓ（Ｋ）−Ｎ Ｌ（Ｋ＋１）＝Ｓ（Ｋ）＋Ｎ Ｌ（Ｋ＋２）＝Ｓ（Ｋ＋２） 一般に、演算回路８出力Ｓ（Ｉ）（Ｉは自然数）と第
２の位相判別回路11出力の領域とＨ長さ演算回路12出力
のＬ（Ｉ）の関係は次のようになる（Ｉは自然数）。The output of each H length calculation circuit 8 corresponding to S (K), S (K + 1), S (K + 2) is L (K), L (K + 1), L (K + 2).
Then, L (K) = S (K) −N L (K + 1) = S (K) + N L (K + 2) = S (K + 2) In general, the arithmetic circuit 8 output S (I) (I is a natural number) and The relationship between the output area of the phase discrimination circuit 11 of 2 and L (I) of the output of the H length calculation circuit 12 is as follows (I is a natural number).

領域Ａの場合、 Ｓ（Ｉ）＞０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）−２＊Ｎ Ｓ（Ｉ）＜０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）−Ｎ 領域Ｂの場合、 Ｓ（Ｉ）＞０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）−Ｎ Ｓ（Ｉ）＜０のとき Ｌ（Ｉ）＝Ｓ（Ｉ） 領域Ｃの場合、 Ｓ（Ｉ）＞０のとき Ｌ（Ｉ）＝Ｓ（Ｉ） Ｓ（Ｉ）＜０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）＋Ｎ 領域Ｄの場合、 Ｓ（Ｉ）＞０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）＋Ｎ Ｓ（Ｉ）＜０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）＋２＊Ｎ 上記の演算をされたＨ長さ演算回路12出力Ｌ（Ｉ）に
したがい第３のクロック入力端子３に入力されたクロッ
クCLK3は位相変調回路13で水平同期信号間で順次位相変
調され、第４のクロックとなる。位相変調回路13はＭ個
（Ｍは自然数）の直列接続された遅延素子により構成さ
れ、Ｌ（Ｉ）にしたがってクロックCLK3を順次位相シフ
トし、第４のクロックを作成している。ここで、位相シ
フトのタイミング制御によりＨ長さ補正曲線を１次曲
線,2次曲線のように自由に設定できる。In the case of area A: When S (I)> 0 L (I) = S (I) -2 * N When S (I) <0 L (I) = S (I) -N In the case of area B, When S (I)> 0 L (I) = S (I) −N When S (I) <0 L (I) = S (I) In the case of region C When S (I)> 0 L (I) = S (I) S (I) <0 L (I) = S (I) + N Region D: S (I)> 0 L (I) = S (I) + N S When (I) <0 L (I) = S (I) + 2 * N The clock input to the third clock input terminal 3 in accordance with the output L (I) of the H length calculation circuit 12 that has been calculated as described above. CLK3 is sequentially phase-modulated between the horizontal synchronizing signals by the phase modulation circuit 13 and becomes the fourth clock. The phase modulation circuit 13 is configured by M (M is a natural number) delay elements connected in series, and sequentially phase-shifts the clock CLK3 according to L (I) to create a fourth clock. Here, the H length correction curve can be freely set like a linear curve or a quadratic curve by controlling the timing of the phase shift.

以上のように第１の実施例によれば遅延素子数計数回
路7,クロック選択回路９で水平同期信号に位相同期した
第２のクロックを生成すると同時に、演算回路８により
水平同期信号の位相差を遅延素子１個分の高精度で、ま
た、第２の位相判別回路11で１クロック単位で計測し、
その両者をＨ長さ演算回路12で演算するのでＨ長さを正
確に計測できる。また、クロック選択回路９出力の第２
のクロックをA/D変換器14のタイミングクロック，メモ
リ16の書込クロックとして用いることにより映像信号の
始まりの位相を、第４のクロックをD/A変換器15のタイ
ミングクロック、メモリ16の読出クロックとして用いる
ことにより映像信号の終わりの位相をジッタに追従させ
ることが可能である。As described above, according to the first embodiment, the delay element number counting circuit 7 and the clock selecting circuit 9 generate the second clock phase-synchronized with the horizontal synchronizing signal, and at the same time, the arithmetic circuit 8 causes the phase difference between the horizontal synchronizing signals. Is measured with high accuracy for one delay element, and in the second phase determination circuit 11 in units of one clock,
Since both of them are calculated by the H length calculation circuit 12, the H length can be accurately measured. In addition, the second output of the clock selection circuit 9
Is used as the timing clock of the A / D converter 14 and the writing clock of the memory 16, the start phase of the video signal is used, and the fourth clock is the timing clock of the D / A converter 15, and the reading of the memory 16 is performed. By using it as a clock, the phase at the end of the video signal can be made to follow the jitter.

なお、メモリ16にCCD等のアナログ素子を用いた場合
はA/D変換器14、D/A変換器15は不要で、メモリ16のクロ
ック制御のみで時間軸補正が可能であることは言うまで
もない。Needless to say, when an analog element such as a CCD is used for the memory 16, the A / D converter 14 and the D / A converter 15 are unnecessary, and the time axis correction can be performed only by the clock control of the memory 16. .

次に、本発明の第２の実施例を第４図に示し説明す
る。第４図において、21は再生映像信号に同期した第１
のクロック入力端子であり、入力クロックをCLK1と表
す。22は水平同期信号入力端子であり、Ｋ番目の水平同
期信号をＢ（Ｋ）と表す（Ｋは自然数）。23は基準入力
信号に同期したクロック入力端子であり、CLK3と表す。
24は再生映像信号入力端子、25は直列接続されたＮ個の
遅延素子、26はＨ長さ計測回路であり、第１図の第１の
位相判別回路6,遅延素子数計数回路7,演算回路8,クロッ
ク選択回路9,水平同期信号予測回路10,第２の位相判別
回路11,H長さ演算回路12より構成されている。27はクロ
ック選択−シフト回路、28はA/D変換器、29はメモリ、3
0はD/A変換器である。以上のように構成された時間軸補
正装置について、以下その動作について説明する。第１
のクロック入力端子21に入力されたクロックCLK1は直列
に接続されたＮ個の遅延素子により（Ｎ＋１）相のクロ
ックに変換される。（Ｎ＋１）相のクロックと水平同期
信号入力端子22に入力されたＫ番目の水平同期信号Ｂ
（Ｋ）はＨ長さ計測回路26に入力され、Ｈ長さ計測回路
26で水平同期信号Ｂ（Ｋ）に最も位相の合ったクロック
を生成するのにクロックCLK1が必要とする遅延素子数を
Ｎ（Ｋ）として、Ｋ番目の水平同期信号Ｂ（Ｋ）と（Ｋ
−１）番目の水平同期信号Ｂ（Ｋ−１）の位相差をＨ長
さＬ（Ｋ）として計測し出力する。クロック選択−シフ
ト回路27では遅延素子数Ｎ（Ｋ）にしたがい、まず、水
平同期信号Ｂ（Ｋ）に最も位相の合ったクロックを（Ｎ
＋１）相のクロックから選択し、それを基準にＨ長さＬ
（Ｋ）により水平同期信号Ｂ（Ｋ）と次の水平同期信号
Ｂ（Ｋ＋１）の間で順次位相をシフトしたクロックを
（Ｎ＋１）相のクロックから選択し出力している。クロ
ック選択−シフト回路27出力の第５のクロックをA/D変
換器28のタイミングクロック、メモリ29の書込クロック
として、基準信号に同期したクロックCLK3をメモリ29の
読出クロック、D/A変換器30のタイミングクロックとし
て用い、映像信号の始まりの位相，終わりの位相をジッ
タに追従させている。なお、本実施例では１ライン前の
Ｈ長さを用いて第５のクロックを作成しているが、数ラ
イン前のデータ、または１フレーム前のデータ等から現
ラインのＨ長さを予測してクロックの位相を変調して第
５のクロックを作成してもよい。Next, a second embodiment of the present invention will be described with reference to FIG. In FIG. 4, reference numeral 21 denotes the first synchronized with the reproduced video signal.
This is a clock input terminal of and the input clock is represented as CLK1. Reference numeral 22 denotes a horizontal synchronizing signal input terminal, which represents the Kth horizontal synchronizing signal as B (K) (K is a natural number). Reference numeral 23 denotes a clock input terminal synchronized with the reference input signal, which is represented by CLK3.
24 is a reproduced video signal input terminal, 25 is N delay elements connected in series, and 26 is an H length measuring circuit. The first phase discriminating circuit 6, the delay element number counting circuit 7, and the operation of FIG. It is composed of a circuit 8, a clock selection circuit 9, a horizontal synchronization signal prediction circuit 10, a second phase determination circuit 11, and an H length calculation circuit 12. 27 is a clock selection-shift circuit, 28 is an A / D converter, 29 is a memory, 3
0 is a D / A converter. The operation of the time axis correction device configured as described above will be described below. First
The clock CLK1 input to the clock input terminal 21 is converted into an (N + 1) -phase clock by N delay elements connected in series. (N + 1) -phase clock and Kth horizontal sync signal B input to the horizontal sync signal input terminal 22
(K) is input to the H length measuring circuit 26, and the H length measuring circuit
At N, the number of delay elements required by the clock CLK1 to generate a clock in phase with the horizontal synchronizing signal B (K) at 26 is N (K), and the K-th horizontal synchronizing signal B (K) and (K
The phase difference of the -1) th horizontal synchronizing signal B (K-1) is measured and output as the H length L (K). In the clock selection-shift circuit 27, according to the number of delay elements N (K), first, the clock whose phase is most in phase with the horizontal synchronizing signal B (K) is (N
Select from +1) phase clocks, H length L
A clock whose phase is sequentially shifted between the horizontal synchronizing signal B (K) and the next horizontal synchronizing signal B (K + 1) by (K) is selected from the (N + 1) -phase clocks and output. Clock selection-Shift circuit 27 outputs the fifth clock as the timing clock of A / D converter 28 and the write clock of memory 29, and uses clock CLK3 synchronized with the reference signal as the read clock of memory 29 and the D / A converter. It is used as a timing clock for 30, and the start phase and end phase of the video signal are made to follow the jitter. Although the fifth clock is created by using the H length of one line before in this embodiment, the H length of the current line is predicted from the data of several lines before or the data of one frame before. The phase of the clock may be modulated to generate the fifth clock.

発明の効果 以上詳述したように本発明によれば、第１のクロック
と水平同期信号の位相差を遅延素子を用いて測定し、一
つ前の水平同期信号と第１のクロックとの位相差の測定
結果との差を取ることにより水平同期信号の位相差を遅
延素子精度で計測する手段と、１クロック単位で水平同
期信号の位相差を計測する手段とを組み合わせることに
より、直列接続する遅延素子数を小さくし、第２のクロ
ックを作成するとともに水平同期信号の位相差を計測し
ているので、遅延素子の遅延時間のばらつき，温度変化
が小さく、より安定に水平同期信号の位相差を計測する
ことができ、回路規模も小さくなる。したがって、この
水平同期信号位相差を基に位相変調回路でクロック周期
を変調し第４のクロックを作成するため、第４のクロッ
クの精度が改善され、VTR等の再生の際生ずるヘッド叩
き等による時間軸変動の補正をより安定に行うことが可
能であり、LSI化も可能である。As described above in detail, according to the present invention, the phase difference between the first clock and the horizontal synchronizing signal is measured using the delay element, and the position of the immediately preceding horizontal synchronizing signal and the first clock is compared. The means for measuring the phase difference of the horizontal synchronizing signal with the delay element accuracy by taking the difference from the measurement result of the phase difference and the means for measuring the phase difference of the horizontal synchronizing signal in units of one clock are connected in series. Since the number of delay elements is reduced and the second clock is created and the phase difference of the horizontal synchronizing signal is measured, the delay time variation of the delay element and the temperature change are small, and the phase difference of the horizontal synchronizing signal is more stable. Can be measured, and the circuit scale can be reduced. Therefore, since the clock period is modulated by the phase modulation circuit based on the phase difference of the horizontal synchronizing signal to create the fourth clock, the accuracy of the fourth clock is improved, and the head striking or the like that occurs during reproduction of the VTR or the like causes The time-axis fluctuation can be corrected more stably, and it can be integrated into an LSI.

また、直列に接続されたＮ個の遅延素子により作成さ
れる（Ｎ＋１）相のクロックを水平同期信号間内で順次
切り換え、それをA/D変換器のタイミングロクックとし
ているため、D/A変換器のタイミングクロックは固定ク
ロックでよく、回路規模をさらに小さくすることがで
き、デジタルインターフェイスも可能である。Further, since the (N + 1) -phase clock generated by the N delay elements connected in series is sequentially switched between the horizontal synchronizing signals and is used as the timing lock of the A / D converter, the D / A The timing clock of the converter may be a fixed clock, the circuit scale can be further reduced, and a digital interface is possible.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の第１の実施例における時間軸補正装
置のブロック図、第２図は第１図における第２の位相判
別回路のパルスのタイミング図、第３図は第１図におけ
るＨ長さ演算回路のパルスのタイミング図、第４図は本
発明の第２の実施例における時間軸補正装置のブロック
図、第５図は従来の時間軸補正装置のブロック図であ
る。 5,25……Ｎ個の遅延素子、６……第１の位相判別回路、
７……遅延素子数計数回路、８……演算回路、９……ク
ロック選択回路、10……水平同期信号予測回路、11……
第２の位相判別回路、12……Ｈ長さ演算回路、13……位
相変調回路、14,28……A/D変換器、15,30……D/A変換
器、16,29……メモリ、26……Ｈ長さ計測回路、27……
クロック選択−シフト回路。FIG. 1 is a block diagram of a time axis correction device in the first embodiment of the present invention, FIG. 2 is a pulse timing diagram of the second phase discriminating circuit in FIG. 1, and FIG. 3 is H in FIG. FIG. 4 is a timing diagram of pulses of the length calculating circuit, FIG. 4 is a block diagram of a time axis correction device in the second embodiment of the present invention, and FIG. 5 is a block diagram of a conventional time axis correction device. 5,25 ... N delay elements, 6 ... first phase determination circuit,
7 ... Delay element number counting circuit, 8 ... Arithmetic circuit, 9 ... Clock selection circuit, 10 ... Horizontal synchronization signal prediction circuit, 11 ...
Second phase discrimination circuit, 12 ... H length calculation circuit, 13 ... Phase modulation circuit, 14,28 ... A / D converter, 15,30 ... D / A converter, 16,29 ... Memory, 26 …… H length measuring circuit, 27 ……
Clock select-shift circuit.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】再生映像信号に同期した第１のクロックを
入力とし、（Ｎ＋１）相のクロック（Ｎは自然数）を作
成するＮ個の遅延素子と、 映像信号の水平同期信号と前記（Ｎ＋１）相のクロック
との位相差を比較判別する第１の位相判別回路と、 前記第１の位相判別回路出力から前記水平同期信号に最
も位相の合うクロックを生成する遅延素子数を計測する
遅延素子数計測回路と、 前記遅延素子数計測回路出力を入力とし、一つ前の水平
同期信号による遅延素子数と、現在の遅延素子数とで演
算する演算回路と、 前記遅延素子数計測回路出力と前記（Ｎ＋１）相のクロ
ックを入力とし、（Ｎ＋１）相のクロックから前記水平
同期信号に最も位相の合った第２のクロックを選択する
クロック選択回路と、 前記第２のクロックと前記水平同期信号とから次の水平
同期信号を予測し、その前後にパルスを発生させる水平
同期信号予測回路と、 前記水平同期信号予測回路出力のパルスと実際の水平同
期信号とから、実際の水平同期信号の位相を判別する第
２の位相判別回路と、 前記演算回路出力と前記第２の位相判別回路出力とから
水平同期信号間の長さを演算するＨ長さ演算回路と、 基準入力信号に同期した第３のクロックと前記Ｈ長さ演
算回路出力とを入力とし、前記第３のクロックを１水平
同期信号間内で前記Ｈ長さ演算回路の出力に基づいて順
次変調し、第４のクロックを作成する位相変調回路とを
具備し、 映像信号をアナログ−デジタル変換器，メモリ，デジタ
ル−アナログ変換器を介して出力するとともに、 前記第２のクロックを前記アナログ−デジタル変換器の
タイミングクロックおよび前記メモリの書込クロックと
し、前記第４のクロックを前記デジタル−アナログ変換
器のタイミングクロックおよび前記メモリの読出クロッ
クとした時間軸補正装置。1. N delay elements for inputting a first clock synchronized with a reproduced video signal to generate a clock of (N + 1) phase (N is a natural number), a horizontal synchronizing signal of the video signal and the (N + 1) ) A first phase discriminating circuit for comparing and discriminating a phase difference with a phase clock, and a delay element for measuring the number of delay elements for generating a clock in phase with the horizontal synchronizing signal from the output of the first phase discriminating circuit. A number measuring circuit, an arithmetic circuit which receives the delay element number measuring circuit output as an input, and calculates the delay element number by the previous horizontal synchronizing signal, and the current delay element number; and the delay element number measuring circuit output, A clock selection circuit that receives the (N + 1) -phase clock as an input and selects a second clock that is most in phase with the horizontal synchronization signal from the (N + 1) -phase clock; and the second clock and the horizontal synchronization The horizontal sync signal predicting circuit for predicting the next horizontal sync signal from the signal and generating pulses before and after it, and from the pulse of the horizontal sync signal predicting circuit output and the actual horizontal sync signal, the actual horizontal sync signal A second phase discriminating circuit for discriminating a phase; an H length arithmetic circuit for computing a length between horizontal synchronizing signals from the arithmetic circuit output and the second phase discriminating circuit output; The third clock and the output of the H length calculation circuit are input, the third clock is sequentially modulated within one horizontal synchronizing signal based on the output of the H length calculation circuit, and the fourth clock is generated. And a phase modulation circuit to be created, which outputs a video signal through an analog-digital converter, a memory, and a digital-analog converter, and outputs the second clock by the timing of the analog-digital converter. And Gukurokku and write clock of the memory, the said fourth clock digital - the timing clock and the read clock of the memory-analog converter with the time base corrector. 【請求項２】アナログ−デジタル変換器およびメモリに
用いた第２のクロックに代えて、遅延素子数計数回路の
出力に基づいて、（Ｎ＋１）相のクロックから選択した
水平同期信号に最も位相の合った第２のクロックを基準
に、Ｈ長さ演算回路の出力にしたがい前記（Ｎ＋１）相
のクロックを水平同期信号間内で順次切り換えて作成し
た第５のクロックを用い、メモリおよびデジタル−アナ
ログ変換器に用いた第４のクロックに代えて第３のクロ
ックを用いた請求項１記載の時間軸補正装置。2. A horizontal synchronization signal selected from (N + 1) -phase clocks having the highest phase in accordance with the output of the delay element number counting circuit, instead of the second clock used in the analog-digital converter and the memory. A memory and a digital-analog are used by using a fifth clock created by sequentially switching the (N + 1) -phase clocks according to the output of the H-length arithmetic circuit based on the matched second clock between horizontal synchronization signals. The time axis correction device according to claim 1, wherein a third clock is used instead of the fourth clock used in the converter.