JP2643908B2 - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
- Publication number
- JP2643908B2 JP2643908B2 JP7121136A JP12113695A JP2643908B2 JP 2643908 B2 JP2643908 B2 JP 2643908B2 JP 7121136 A JP7121136 A JP 7121136A JP 12113695 A JP12113695 A JP 12113695A JP 2643908 B2 JP2643908 B2 JP 2643908B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- element isolation
- word line
- bit line
- depth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、強誘電体材料を利用
した不揮発性メモリに関する。
した不揮発性メモリに関する。
【０００２】
【従来の技術】ゲート絶縁膜を強誘電体材料とする金属
（Ｍｅｔａｌ）−強誘電体（Ｆｅｒｒｏｅｒｅｃｔｒｉ
ｃ）−半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果
型トランジスタ（ＭＦＳＦＥＴ）は、図３に示すような
ＭＯＳＦＥＴに類似した構造を有している。つまり半導
体基板（通常はシリコン基板）９５上に離れて形成した
二つの拡散層７１と、二つの拡散層の間の基板表面に設
けたゲート絶縁膜６１とその上のゲート電極３５で構成
される。通常のＭＯＳＦＥＴではゲート絶縁膜６１がシ
リコン酸化膜であるのを、ＭＦＳＦＥＴでは強誘電体薄
膜を使う。
（Ｍｅｔａｌ）−強誘電体（Ｆｅｒｒｏｅｒｅｃｔｒｉ
ｃ）−半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果
型トランジスタ（ＭＦＳＦＥＴ）は、図３に示すような
ＭＯＳＦＥＴに類似した構造を有している。つまり半導
体基板（通常はシリコン基板）９５上に離れて形成した
二つの拡散層７１と、二つの拡散層の間の基板表面に設
けたゲート絶縁膜６１とその上のゲート電極３５で構成
される。通常のＭＯＳＦＥＴではゲート絶縁膜６１がシ
リコン酸化膜であるのを、ＭＦＳＦＥＴでは強誘電体薄
膜を使う。
【０００３】ＭＦＳＦＥＴでは、ゲート絶縁膜６１であ
る強誘電体の分極反転に起因するトランジスタのしきい
値Ｖｔ１，Ｖｔ２の変化を二値情報として利用してい
る。すなわち、図４に示すように、ある一定のゲート電
圧Ｖｇ１を印加した際に、トランジスタを流れるドレイ
ン電流８５の大きさが異なることにより、二値の情報を
判定する。ゲート絶縁膜の分極反転はゲート電極３５と
半導体基板９５間に正または負の電圧を印加する事によ
り実現される。
る強誘電体の分極反転に起因するトランジスタのしきい
値Ｖｔ１，Ｖｔ２の変化を二値情報として利用してい
る。すなわち、図４に示すように、ある一定のゲート電
圧Ｖｇ１を印加した際に、トランジスタを流れるドレイ
ン電流８５の大きさが異なることにより、二値の情報を
判定する。ゲート絶縁膜の分極反転はゲート電極３５と
半導体基板９５間に正または負の電圧を印加する事によ
り実現される。
【０００４】このＭＦＳＦＥＴをメモリ素子に応用する
時、ＭＦＳＦＥＴをマトリクス状に多数個配置する必要
がある。この配置を示す回路図を図５に示す。
時、ＭＦＳＦＥＴをマトリクス状に多数個配置する必要
がある。この配置を示す回路図を図５に示す。
【０００５】一つのウェル領域２内にＭＦＳＦＥＴを多
数配置し、ＦＥＴのゲート電極をワード線３１，３２，
３３・・・に接続し、ソース・ドレインの一方をビット
線４１，４２，４３・・・に接続し、他方を接地（５）
する。基板領域を一定電位に接続する。
数配置し、ＦＥＴのゲート電極をワード線３１，３２，
３３・・・に接続し、ソース・ドレインの一方をビット
線４１，４２，４３・・・に接続し、他方を接地（５）
する。基板領域を一定電位に接続する。
【０００６】このメモリセルのレイアウトパターンを図
６に示す。ウエル領域２内に素子領域１０を規則的に配
置し、ゲート電極であるワード線３１，３２，３３・・
・を形成する。図６の断面構造を図７に示す。図７
（ａ）は図６のＡ１−Ａ２断面を、図７（ｂ）は図６の
Ｂ１−Ｂ２断面である。素子間は通常のＬＳＩと同様に
素子分離領域を形成して分離する。
６に示す。ウエル領域２内に素子領域１０を規則的に配
置し、ゲート電極であるワード線３１，３２，３３・・
・を形成する。図６の断面構造を図７に示す。図７
（ａ）は図６のＡ１−Ａ２断面を、図７（ｂ）は図６の
Ｂ１−Ｂ２断面である。素子間は通常のＬＳＩと同様に
素子分離領域を形成して分離する。
【０００７】
【発明が解決しようとする課題】しかしながら、マトリ
クス状に配置されたＭＦＳＦＥＴを同一ウェル領域２内
に配置し、ゲート電極と基板間に電圧を印加するために
同一ワード線、例えばワード線３１とウエル領域２に電
圧を印加するとワード線３１上に接続された複数個のメ
モリセルに同時にデータを書き込むことになってしまう
という問題があった。
クス状に配置されたＭＦＳＦＥＴを同一ウェル領域２内
に配置し、ゲート電極と基板間に電圧を印加するために
同一ワード線、例えばワード線３１とウエル領域２に電
圧を印加するとワード線３１上に接続された複数個のメ
モリセルに同時にデータを書き込むことになってしまう
という問題があった。
【０００８】また、これを防止する目的で同一ワード線
上のウエルを分離するように、従来の素子分離構造、す
なわちＬＯＣＯＳ素子分離構造を用いるとＰ−Ｎ間分離
幅が大きく、チップサイズが大きくなるという問題があ
った。
上のウエルを分離するように、従来の素子分離構造、す
なわちＬＯＣＯＳ素子分離構造を用いるとＰ−Ｎ間分離
幅が大きく、チップサイズが大きくなるという問題があ
った。
【０００９】上記のような同一ウエル内にメモリセルア
レイが整列された配置では、一つのメモリセルに一つの
情報を書き込み・消去することが不可能である。この発
明では、かかる課題を解決し、各メモリセルに単独にデ
ータを書き込み、消去できるようにすることを目的とし
ている。
レイが整列された配置では、一つのメモリセルに一つの
情報を書き込み・消去することが不可能である。この発
明では、かかる課題を解決し、各メモリセルに単独にデ
ータを書き込み、消去できるようにすることを目的とし
ている。
【００１０】
【課題を解決するための手段】本発明は、複数のワード
線とビット線が交差し、その交差位置にゲート絶縁膜を
強誘電体材料とする金属−強誘電体−半導体電界効果型
トランジスタにより構成されるメモリセルが配置される
メモリセルアレイで、一つのビット線に接続された複数
のメモリセルを一つのウエルで分離している。
線とビット線が交差し、その交差位置にゲート絶縁膜を
強誘電体材料とする金属−強誘電体−半導体電界効果型
トランジスタにより構成されるメモリセルが配置される
メモリセルアレイで、一つのビット線に接続された複数
のメモリセルを一つのウエルで分離している。
【００１１】また、ビット線方向の素子分離に第１の素
子分離法を用い、ワード線方向の素子分離に前記第１の
素子分離法により得られる素子分離厚さより薄い第２の
素子分離を用いること及び前記第１の素子分離深さより
浅く、前記第２の素子分離深さより深いウエルを用いて
いる。
子分離法を用い、ワード線方向の素子分離に前記第１の
素子分離法により得られる素子分離厚さより薄い第２の
素子分離を用いること及び前記第１の素子分離深さより
浅く、前記第２の素子分離深さより深いウエルを用いて
いる。
【００１２】さらに、ウエルとワード線に電圧を印加
し、書き込み・消去をする際、ビット線電位をウエル電
位と同一とするようにしている。
し、書き込み・消去をする際、ビット線電位をウエル電
位と同一とするようにしている。
【００１３】
【作用】ＭＦＳＦＥＴ構造をメモリセルとするとき、ゲ
ート電極と基板領域間に電圧を印加する事により、ゲー
ト絶縁膜である強誘電体材料の分極反転が起こり、ＭＦ
ＳＦＥＴの閾値電圧が変化する。これを情報として蓄え
られる。
ート電極と基板領域間に電圧を印加する事により、ゲー
ト絶縁膜である強誘電体材料の分極反転が起こり、ＭＦ
ＳＦＥＴの閾値電圧が変化する。これを情報として蓄え
られる。
【００１４】この時、メモリセルアレイを構成するメモ
リセルにそれぞれ一つずつの情報を蓄積するには、ワー
ド線に接続されている複数のＭＦＳＦＥＴのゲート電極
とウエルで分離された複数個のＭＦＳＦＥＴの基板領域
がただ一点で交差する必要がある。これをウエルの領域
を制限することにより実現したものである。
リセルにそれぞれ一つずつの情報を蓄積するには、ワー
ド線に接続されている複数のＭＦＳＦＥＴのゲート電極
とウエルで分離された複数個のＭＦＳＦＥＴの基板領域
がただ一点で交差する必要がある。これをウエルの領域
を制限することにより実現したものである。
【００１５】メモリセルアレイに含まれる各メモリセル
はウエル深さより浅い素子分離により電気的分離を行
う。一方ビット線方向の素子分離にウエル深さより深い
素子分離を用いることにより、各ビット線に接続された
メモリセル群のウエルを互いに電気的に分離できる。
はウエル深さより浅い素子分離により電気的分離を行
う。一方ビット線方向の素子分離にウエル深さより深い
素子分離を用いることにより、各ビット線に接続された
メモリセル群のウエルを互いに電気的に分離できる。
【００１６】また、書き込みに際して、書き込みを行う
メモリセルの接続されたビット線電位とウエル電位を同
一にすることにより、ゲート絶縁膜下の基板領域表面に
空乏層容量を発生しないようにできるため、ゲート電極
及びウエル間に効果的に電界を印加できる。
メモリセルの接続されたビット線電位とウエル電位を同
一にすることにより、ゲート絶縁膜下の基板領域表面に
空乏層容量を発生しないようにできるため、ゲート電極
及びウエル間に効果的に電界を印加できる。
【００１７】
【実施例】図１はこの発明の構成を示すメモリセルアレ
イ回路図である。図２（ａ）は図１の回路を実現するセ
ルアレイのレイアウト図である。さらに、図２（ｂ），
（ｃ）は（ａ）図に示す２つの位置Ｃ１−Ｃ２、Ｄ１−
Ｄ２でのデバイス断面を模式的に示している。
イ回路図である。図２（ａ）は図１の回路を実現するセ
ルアレイのレイアウト図である。さらに、図２（ｂ），
（ｃ）は（ａ）図に示す２つの位置Ｃ１−Ｃ２、Ｄ１−
Ｄ２でのデバイス断面を模式的に示している。
【００１８】図１に示したように、ビット線４１、４
２、４３にそれぞれ接続されたＭＦＳＦＥＴ群は各ウエ
ル領域内２１、２２、２３に配置される。すなわち、異
なるビット線に接続されたＭＦＳＦＥＴが同一のウエル
中に存在することはない。また、同一のワード線に接続
されたＭＦＳＦＥＴは同一のウエル中に存在することは
ない。このとき、同一ビット線に接続されたＭＦＳＦＥ
Ｔは同一ウエル内に位置するので、基板電位を同一ウエ
ル端子、例えば、２２１、２２２、２２３への電圧印加
で決定できる。
２、４３にそれぞれ接続されたＭＦＳＦＥＴ群は各ウエ
ル領域内２１、２２、２３に配置される。すなわち、異
なるビット線に接続されたＭＦＳＦＥＴが同一のウエル
中に存在することはない。また、同一のワード線に接続
されたＭＦＳＦＥＴは同一のウエル中に存在することは
ない。このとき、同一ビット線に接続されたＭＦＳＦＥ
Ｔは同一ウエル内に位置するので、基板電位を同一ウエ
ル端子、例えば、２２１、２２２、２２３への電圧印加
で決定できる。
【００１９】また、ＭＦＳＦＥＴのビット線に接続され
ていない方の拡散層は、異なるウエル領域内に位置する
全てのＭＦＳＦＥＴも含めて、共通な接地端子５に接続
される。所望のセルに対するデータの書き込みに際して
は所望のセルの位置を規定するワード線とウエル間に、
ゲート絶縁膜となる強誘電体材料の抗電界以上の電圧を
印加し、分極反転を起こさせる。
ていない方の拡散層は、異なるウエル領域内に位置する
全てのＭＦＳＦＥＴも含めて、共通な接地端子５に接続
される。所望のセルに対するデータの書き込みに際して
は所望のセルの位置を規定するワード線とウエル間に、
ゲート絶縁膜となる強誘電体材料の抗電界以上の電圧を
印加し、分極反転を起こさせる。
【００２０】以下に、この強誘電体メモリの製造方法を
図２を用いて説明する。
図２を用いて説明する。
【００２１】ｎ型Ｓｉ基板にｐウエルを形成し、二種類
の深さの素子分離領域を形成し、その後ＭＦＳＦＥＴを
作製する。
の深さの素子分離領域を形成し、その後ＭＦＳＦＥＴを
作製する。
【００２２】素子分離方法について詳述する。素子分離
を形成する前にメモリセルアレイが形成される領域にｐ
型伝導領域すなわち、ｐウエルを形成する。このとき、
ウエルの深さは一例として３００nm程度にしておく。
を形成する前にメモリセルアレイが形成される領域にｐ
型伝導領域すなわち、ｐウエルを形成する。このとき、
ウエルの深さは一例として３００nm程度にしておく。
【００２３】その後、同一のビット線に接続されたＭＦ
ＳＦＥＴ間を電気的に分離するために、ワード線と平行
に、素子分離深さがウエルの深さよりも浅い素子分離領
域８を形成する。具体的には、ＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆＳｉ）素子分離法やトレン
チ分離法を用い、分離深さを２００nm程度にしておく。
ＳＦＥＴ間を電気的に分離するために、ワード線と平行
に、素子分離深さがウエルの深さよりも浅い素子分離領
域８を形成する。具体的には、ＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆＳｉ）素子分離法やトレン
チ分離法を用い、分離深さを２００nm程度にしておく。
【００２４】次に、同一のワード線に接続されるＭＦＳ
ＦＥＴ間を分離するための素子分離９を形成する。この
素子分離深さはウエル深さ３００nmより深く形成するこ
とが重要である。本実施例ではトレンチ分離法を使っ
た。
ＦＥＴ間を分離するための素子分離９を形成する。この
素子分離深さはウエル深さ３００nmより深く形成するこ
とが重要である。本実施例ではトレンチ分離法を使っ
た。
【００２５】まず、この深い素子分離領域９となる部分
が開口したフォトレジストパターンを形成する。その
後、ドライエッチ法により、Ｓｉ基板をエッチングし、
深い素子分離９に対応する深さ約４００nmの溝を形成す
る。この溝はウエル深さ３００nmより深い必要がある。
が開口したフォトレジストパターンを形成する。その
後、ドライエッチ法により、Ｓｉ基板をエッチングし、
深い素子分離９に対応する深さ約４００nmの溝を形成す
る。この溝はウエル深さ３００nmより深い必要がある。
【００２６】次に、フォトレジストを除去し、ウエル前
面にＳｉ酸化膜を堆積し、深い素子分離９の溝を埋設す
る。その後、エッチバック法や化学機械研磨法を用い
て、溝中のＳｉ酸化膜のみを残し、素子が作製される素
子領域１０にはＳｉ酸化膜が残らないようにする。その
後、前述の方法によりＭＦＳＦＥＴを作製する。
面にＳｉ酸化膜を堆積し、深い素子分離９の溝を埋設す
る。その後、エッチバック法や化学機械研磨法を用い
て、溝中のＳｉ酸化膜のみを残し、素子が作製される素
子領域１０にはＳｉ酸化膜が残らないようにする。その
後、前述の方法によりＭＦＳＦＥＴを作製する。
【００２７】素子分離終了後、ゲート絶縁膜６として強
誘電体材料Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（以下略してＰＺＴ
とする）をゾルゲル法、又はスパッタ法により成膜す
る。その後、ポリシリコンを成膜後、露光工程、エッチ
ング工程を経て、ＭＦＳＦＥＴのゲート電極、すなわち
ワード線３を形成する。更に、イオン注入法によりＡｓ
元素をシリコン基板に注入し、ソース・ドレイン領域と
なる拡散層７を形成する。その後、アルミ合金系配線を
形成し、メモリ素子の作製が終了する。
誘電体材料Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（以下略してＰＺＴ
とする）をゾルゲル法、又はスパッタ法により成膜す
る。その後、ポリシリコンを成膜後、露光工程、エッチ
ング工程を経て、ＭＦＳＦＥＴのゲート電極、すなわち
ワード線３を形成する。更に、イオン注入法によりＡｓ
元素をシリコン基板に注入し、ソース・ドレイン領域と
なる拡散層７を形成する。その後、アルミ合金系配線を
形成し、メモリ素子の作製が終了する。
【００２８】本実施例では強誘電体材料としてＰＺＴを
用いたが、他の材料、例えばＭｇＢａＦ4 やＳｒＢｉＴ
ａ2 Ｏ9 等でもよい。
用いたが、他の材料、例えばＭｇＢａＦ4 やＳｒＢｉＴ
ａ2 Ｏ9 等でもよい。
【００２９】また、素子分離方法として、ＬＯＣＯＳ法
やトレンチ法を用いたが、分離深さが異なる素子分離法
ならば、シールドプレート法等の他の方法でもよい。
やトレンチ法を用いたが、分離深さが異なる素子分離法
ならば、シールドプレート法等の他の方法でもよい。
【００３０】次に、請求項３に記載した動作方法につい
ての実施例を示す。
ての実施例を示す。
【００３１】ＭＦＳＦＥＴメモリセル１１へのデータの
書き込みに際して、ワード線３１とウエル２２１間にゲ
ート絶縁膜を構成する強誘電体材料の抗電界の約２倍程
度を印加することにより強誘電体材料の分極方向を変更
することができる。
書き込みに際して、ワード線３１とウエル２２１間にゲ
ート絶縁膜を構成する強誘電体材料の抗電界の約２倍程
度を印加することにより強誘電体材料の分極方向を変更
することができる。
【００３２】このとき、ビット線電位をウエル電位２２
１と同一にする。これにより、ＭＦＳＦＥＴのチャネル
部に発生する空乏層を制御することができ、ワード線−
ウエル間に印加した電圧を殆ど強誘電体ゲート絶縁膜に
印加することが可能になる。
１と同一にする。これにより、ＭＦＳＦＥＴのチャネル
部に発生する空乏層を制御することができ、ワード線−
ウエル間に印加した電圧を殆ど強誘電体ゲート絶縁膜に
印加することが可能になる。
【００３３】
【発明の効果】以上に説明したように構成されたこの発
明は、以下に示すような効果を奏する。
明は、以下に示すような効果を奏する。
【００３４】同一ビット線に接続されたＭＦＳＦＥＴ群
が同一ウエル中に位置し、同一ワード線に接続されたＭ
ＦＳＦＥＴは全て異なるウエルに位置するので、ワード
線とウエルの選択のみで書き込むべきメモリセルを一つ
選択出来る。
が同一ウエル中に位置し、同一ワード線に接続されたＭ
ＦＳＦＥＴは全て異なるウエルに位置するので、ワード
線とウエルの選択のみで書き込むべきメモリセルを一つ
選択出来る。
【００３５】また、素子分離の深さが異なる２つの素子
分離領域を使うこと及びウエル深さをこれらの分離深さ
の間の深さに調整することにより、異なるビット線に接
続されるＭＦＳＦＥＴ間の分離幅を最小分離幅に設定す
ることが出来る。
分離領域を使うこと及びウエル深さをこれらの分離深さ
の間の深さに調整することにより、異なるビット線に接
続されるＭＦＳＦＥＴ間の分離幅を最小分離幅に設定す
ることが出来る。
【００３６】更に、ビット線とウエルの電位を同一にす
ることにより、ＭＦＳＦＥＴチャネル領域の空乏層発生
を防止できるため、低電圧で強誘電体材料の分極反転を
行える。
ることにより、ＭＦＳＦＥＴチャネル領域の空乏層発生
を防止できるため、低電圧で強誘電体材料の分極反転を
行える。
【図１】この発明の実施例を示す回路図である。
【図２】この発明の実施例を示すレイアウト図及び断面
模式図である。
模式図である。
【図３】一般的なＭＦＳＦＥＴの構成図である。
【図４】一般的なＭＦＳＦＥＴのヒステリシス特性図で
ある。
ある。
【図５】従来例を示す回路図である。
【図６】従来例を示すレイアウト図である。
【図７】従来例を示す断面模式図である。
２１、２２、２３ ウエル領域 ２２１、２２２、２２３ ウエル ３、３１、３２、３３ ワード線 ４１、４２、４３ ビット線 ５ 接地 ６、６１ ゲート絶縁膜 ７ 拡散層 ８ 浅い素子分離 ９ 深い素子分離 １０ 素子領域 ８５ ドレイン電流 ３５ ゲート電極 ９５ 半導体基板
Claims (3)
- 【請求項１】ゲート絶縁膜を強誘電体材料とする金属−
強誘電体−半導体電界効果型トランジスタをウエル内に
形成したメモリセルが、ワード線とビット線の交差位置
に配置される強誘電体メモリにおいて、一つのウエル内
には、一つのビット線に接続された複数のメモリセルが
設けられていることを特徴とする強誘電体メモリ。 - 【請求項２】ビット線方向の素子分離の深さが、ワード
線方向の素子分離より深く、しかもウエルの深さは前記
ビット線方向の素子分離より浅く、前記ワード線方向の
素子分離深さよりも深い請求項１に記載の強誘電体メモ
リ。 - 【請求項３】ウエルとワード線に電圧を印加し、書き込
み・消去をする際、ビット線電位をウエル電位と同一と
することを特徴とする請求項１または２に記載の強誘電
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121136A JP2643908B2 (ja) | 1995-05-19 | 1995-05-19 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121136A JP2643908B2 (ja) | 1995-05-19 | 1995-05-19 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316440A JPH08316440A (ja) | 1996-11-29 |
| JP2643908B2 true JP2643908B2 (ja) | 1997-08-25 |
Family
ID=14803771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7121136A Expired - Lifetime JP2643908B2 (ja) | 1995-05-19 | 1995-05-19 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643908B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325643B1 (ko) * | 1998-08-06 | 2002-04-17 | 박호군 | 하나의트랜지스터를사용한메모리소자및그제조방법 |
| JP2002016233A (ja) | 2000-06-27 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその駆動方法 |
| US9281044B2 (en) | 2013-05-17 | 2016-03-08 | Micron Technology, Inc. | Apparatuses having a ferroelectric field-effect transistor memory array and related method |
-
1995
- 1995-05-19 JP JP7121136A patent/JP2643908B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08316440A (ja) | 1996-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5188976A (en) | Manufacturing method of non-volatile semiconductor memory device | |
| US7009243B2 (en) | Semiconductor memory device | |
| US6642586B2 (en) | Semiconductor memory capable of being driven at low voltage and its manufacture method | |
| US6903408B2 (en) | Flash memory cell with high programming efficiency by coupling from floating gate to sidewall | |
| JP3092140B2 (ja) | 半導体装置の製造方法 | |
| JPH1041487A (ja) | Ｎａｎｄ型不揮発性メモリ素子、その製造方法及び駆動方法 | |
| JPH0864699A (ja) | 不揮発性半導体記憶装置 | |
| WO2000070683A1 (fr) | Mémoire à semi-conducteurs | |
| US4939558A (en) | EEPROM memory cell and driving circuitry | |
| US6555870B1 (en) | Nonvolatile semiconductor memory device and method for producing same | |
| JP4027656B2 (ja) | 不揮発性半導体記憶装置及びその動作方法 | |
| JP2003218242A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| TW200301013A (en) | Non-volatile semiconductor memory and process of fabricating the same | |
| US6284599B1 (en) | Method to fabricate a semiconductor resistor in embedded flash memory application | |
| US20020055228A1 (en) | Sidewall process to improve the flash memory cell performance | |
| JP2643908B2 (ja) | 強誘電体メモリ | |
| JP7491815B2 (ja) | 半導体装置の製造方法 | |
| JP2001077219A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0786437A (ja) | 半導体記憶回路装置及びその製造方法 | |
| US6392927B2 (en) | Cell array, operating method of the same and manufacturing method of the same | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH11312795A (ja) | 不揮発性半導体記憶装置 | |
| JPH0878544A (ja) | 不揮発性半導体記憶装置 | |
| JPH04253375A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2876974B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970401 |