JPH079978B2 - マスタスライス型半導体集積回路 - Google Patents
マスタスライス型半導体集積回路Info
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- JPH079978B2 JPH079978B2 JP62040603A JP4060387A JPH079978B2 JP H079978 B2 JPH079978 B2 JP H079978B2 JP 62040603 A JP62040603 A JP 62040603A JP 4060387 A JP4060387 A JP 4060387A JP H079978 B2 JPH079978 B2 JP H079978B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 〔概要〕 本発明はマスタスライス型半導体集積回路であって、基
本セルのMOS形トランジスタより駆動能力の小なる複数
のＣ−MOS形トランジスタで構成する複数のラッチセル
を設けることにより、データバスに最適化されたラッチ
回路を構成し、バッファに使用する基本セルの個数を減
少させる。
本セルのMOS形トランジスタより駆動能力の小なる複数
のＣ−MOS形トランジスタで構成する複数のラッチセル
を設けることにより、データバスに最適化されたラッチ
回路を構成し、バッファに使用する基本セルの個数を減
少させる。
本発明はマスタスライス型半導体集積回路に関し、複数
の基本セルと複数の入出力セルとが予め形成されるマス
タスライス型半導体集積回路に関する。
の基本セルと複数の入出力セルとが予め形成されるマス
タスライス型半導体集積回路に関する。
ゲートアレイ等のマスタスライス型半導体集積回路で
は、製造工程前半で基本セル及び入出力セルが予め各品
種共通に形成され、後半の一部工程で品種毎に専用の配
線パターンが変更され、夫々専用の回路が構成される。
は、製造工程前半で基本セル及び入出力セルが予め各品
種共通に形成され、後半の一部工程で品種毎に専用の配
線パターンが変更され、夫々専用の回路が構成される。
このようなマスタスライス型半導体集積回路には複数の
ブロック状の回路部を構成し、データバスを設けて各回
路間の信号伝送を行なうものがある。
ブロック状の回路部を構成し、データバスを設けて各回
路間の信号伝送を行なうものがある。
第６図は従来のマスタスライス型半導体集積回路の一例
の回路構成図を示す。図中、半導体チップ10の周辺部11
a〜11dには複数の入出力セルが設けられ、中央部12には
複数の基本セル及び配線チャネルが設けられている。
の回路構成図を示す。図中、半導体チップ10の周辺部11
a〜11dには複数の入出力セルが設けられ、中央部12には
複数の基本セル及び配線チャネルが設けられている。
基本セルを配線して構成された回路部13,14,15はバッフ
ァ13a,13b〜15a,15b夫々を介してチャネルに形成された
データバス16に接続されている。また、データバス16に
は基本セルを配線して構成されたラッチ回路17が接続さ
れている。
ァ13a,13b〜15a,15b夫々を介してチャネルに形成された
データバス16に接続されている。また、データバス16に
は基本セルを配線して構成されたラッチ回路17が接続さ
れている。
上記のラッチ回路17は、出力用のバッファ13a,14a,15a
の出力が全てハイインピーダンス状態となったときデー
タバス16がフロート状態となると回路部13〜15が誤動作
を起こすおそれがあるため、データバス16がフロート状
態となることを防止するために設けられている。
の出力が全てハイインピーダンス状態となったときデー
タバス16がフロート状態となると回路部13〜15が誤動作
を起こすおそれがあるため、データバス16がフロート状
態となることを防止するために設けられている。
データバス16にラッチ回路17を接続すると、このラッチ
回路17による遅延が発生し、データの波形に歪が生じ
る。上記の遅延はラッチ回路17の駆動能力が大なる程大
きくなる。
回路17による遅延が発生し、データの波形に歪が生じ
る。上記の遅延はラッチ回路17の駆動能力が大なる程大
きくなる。
しかるに従来のラッチ回路17は基本セルにより構成され
ているため、ラッチ回路17の駆動能力をデータバスに対
して最適化しようとしても基本セルの駆動能力以下にす
ることができず、データバス16の遅延が大でデータ波形
が歪むという問題点があった。
ているため、ラッチ回路17の駆動能力をデータバスに対
して最適化しようとしても基本セルの駆動能力以下にす
ることができず、データバス16の遅延が大でデータ波形
が歪むという問題点があった。
また、回路部13,14,15夫々の出力用のバッファ13a,14a,
15aはラッチ回路17より大なる駆動能力を持たなければ
ならないため、バッファ13a,14a,15aを構成するために
多くの基本セルが必要であるという問題点があった。
15aはラッチ回路17より大なる駆動能力を持たなければ
ならないため、バッファ13a,14a,15aを構成するために
多くの基本セルが必要であるという問題点があった。
本発明は上記の点に鑑みてなされたものであり、ラッチ
回路の最適化ができ、バッファに使用する基本セルの個
数が減少するマスタスライス型半導体集積回路を提供す
ることを目的とする。
回路の最適化ができ、バッファに使用する基本セルの個
数が減少するマスタスライス型半導体集積回路を提供す
ることを目的とする。
本発明のマスタスライス型半導体集積回路は、基本セル
（21）を配線して構成された回路部が接続されたデータ
線に接続されるラッチセル（27）を有し、ラッチセルの
データ線を駆動するトランジスタの駆動能力を、基本セ
ルを構成するトランジスタの駆動能力より小とする。
（21）を配線して構成された回路部が接続されたデータ
線に接続されるラッチセル（27）を有し、ラッチセルの
データ線を駆動するトランジスタの駆動能力を、基本セ
ルを構成するトランジスタの駆動能力より小とする。
上記ラッチセル（27）は基本セル（21）が複数並べられ
た基本セル列（221〜22n）の端部に配置されている。
た基本セル列（221〜22n）の端部に配置されている。
本発明においては、ラッチセルに形成される複数のトラ
ンジスタの駆動能力は互いに異なり、かつ基本セルに形
成されるトランジスタの駆動能力より小とされているの
で、ラッチセルで構成するラッチ回路はデータバスの負
荷をそれほど増大させることがなく、また基本セルで構
成される回路素子より駆動能力が小さくなる。
ンジスタの駆動能力は互いに異なり、かつ基本セルに形
成されるトランジスタの駆動能力より小とされているの
で、ラッチセルで構成するラッチ回路はデータバスの負
荷をそれほど増大させることがなく、また基本セルで構
成される回路素子より駆動能力が小さくなる。
第１図は本発明のマスタスライス型半導体集積回路の一
実施例の平面図を示す。
実施例の平面図を示す。
同図中、半導体チップ20の中央部には複数の基本セル21
を隣接して並べた基本セル列221〜22nが設けられてい
る。
を隣接して並べた基本セル列221〜22nが設けられてい
る。
半導体チップ20の周縁部には複数の入出力レセル23を隣
接して並べた入出力セル列241〜244が設けられている。
各基本セル列221〜22nの間、及び基本セル列221〜22nと
入出力セル列241〜244との間は配線チャンネル25とされ
ている。
接して並べた入出力セル列241〜244が設けられている。
各基本セル列221〜22nの間、及び基本セル列221〜22nと
入出力セル列241〜244との間は配線チャンネル25とされ
ている。
基本セル列221〜22n夫々の長手方向両端の斜線で示す部
分はラッチセル形成領域26とされている。各ラッチセル
形成領域26には数個のラッチセルが隣接して設けられて
いる。基本セル列数が20程度で、各基本セル列の基本セ
ル数が100程度であるとき、各ラッチセル形成領域26内
のラッチセル数は例えば４個である。
分はラッチセル形成領域26とされている。各ラッチセル
形成領域26には数個のラッチセルが隣接して設けられて
いる。基本セル列数が20程度で、各基本セル列の基本セ
ル数が100程度であるとき、各ラッチセル形成領域26内
のラッチセル数は例えば４個である。
基本セル21は第２図に示す構造である。同図中、30はＰ
チャンネルMOS（メタル・オキサイド・セミコンダク
タ）トランジスタ形成領域であり、31はＮチャンネルMO
Sトランジスタ形成領域であり、ポリシリコンゲート32,
33は夫々MOSトランジスタ形成領域30,31夫々にゲートを
形成する。MOSトランジスタ形成領域30,31夫々にはドレ
イン形成部30a,30b,31a,31b、及びソース形成部30c,31c
が設けられている。例えばMOSトランジスタ形成領域30
のドレイン形成部30a、ソース形成部30cでポリシリコン
ゲート32でFET（電界効果トランジスタ）が構成され
る。
チャンネルMOS（メタル・オキサイド・セミコンダク
タ）トランジスタ形成領域であり、31はＮチャンネルMO
Sトランジスタ形成領域であり、ポリシリコンゲート32,
33は夫々MOSトランジスタ形成領域30,31夫々にゲートを
形成する。MOSトランジスタ形成領域30,31夫々にはドレ
イン形成部30a,30b,31a,31b、及びソース形成部30c,31c
が設けられている。例えばMOSトランジスタ形成領域30
のドレイン形成部30a、ソース形成部30cでポリシリコン
ゲート32でFET（電界効果トランジスタ）が構成され
る。
基本セル21は矢印Ａ方向に並べられて基本セル列221〜2
2n夫々を構成しており、電源VDD,GND夫々の電源ライン3
4,35は矢印Ａ方向（基本セル列の長手方向）に延在して
基本セル列内の各基本セル21上を通っている。この電源
ライン34,35夫々は例えば第２層アルミニウム配線であ
り、第１層のポリシリコンゲート32,33とは異なってい
る。
2n夫々を構成しており、電源VDD,GND夫々の電源ライン3
4,35は矢印Ａ方向（基本セル列の長手方向）に延在して
基本セル列内の各基本セル21上を通っている。この電源
ライン34,35夫々は例えば第２層アルミニウム配線であ
り、第１層のポリシリコンゲート32,33とは異なってい
る。
上記第２図示の基本セル21を１個又は複数個にアルミニ
ウム配線を行なうことにより所望の回路素子が構成され
る。
ウム配線を行なうことにより所望の回路素子が構成され
る。
ラッチセル形成領域26内の各ラッチセル27は第３図に示
す構造である。40はＰチャンネルMOSトランジスタ形成
領域であり、41はＮチャンネルMOSトランジスタ形成領
域であり、ポリシリコンゲート42,43は夫々MOSトランジ
スタ形成領域40,41夫々にゲートを形成する。MOSトラン
ジスタ形成領域40,41夫々にはドレイン形成部40a,40b,4
1a,41b、及びソース形成部40c,41cが設けられている。
す構造である。40はＰチャンネルMOSトランジスタ形成
領域であり、41はＮチャンネルMOSトランジスタ形成領
域であり、ポリシリコンゲート42,43は夫々MOSトランジ
スタ形成領域40,41夫々にゲートを形成する。MOSトラン
ジスタ形成領域40,41夫々にはドレイン形成部40a,40b,4
1a,41b、及びソース形成部40c,41cが設けられている。
ポリシリコンゲート43がMOSトランジスタ形成領域40,41
夫々に形成するゲートの長さＬは基本セル21のゲートの
長さＬと同一であるが、ポリシリコンゲート43が形成す
るゲートの幅W2は基本セル21のゲートの幅W1の略1/2と
されている。また、ポリシリコンゲート42がMOSトラン
ジスタ形成領域40,41夫々に形成するゲートの長さＬは
基本セル21のゲートの長さＬと同一であるが、ポリシリ
コンゲート42が形成するゲートの幅W3は基本セル21のゲ
ートの幅W1の略1/4とされている。
夫々に形成するゲートの長さＬは基本セル21のゲートの
長さＬと同一であるが、ポリシリコンゲート43が形成す
るゲートの幅W2は基本セル21のゲートの幅W1の略1/2と
されている。また、ポリシリコンゲート42がMOSトラン
ジスタ形成領域40,41夫々に形成するゲートの長さＬは
基本セル21のゲートの長さＬと同一であるが、ポリシリ
コンゲート42が形成するゲートの幅W3は基本セル21のゲ
ートの幅W1の略1/4とされている。
ラッチセル27は基本セル21と共に矢印Ａ方向に並べられ
ており、基本セル21と共通の電源VDD,GND夫々の電源ラ
イン34,35は矢印Ａ方向に延在している。
ており、基本セル21と共通の電源VDD,GND夫々の電源ラ
イン34,35は矢印Ａ方向に延在している。
ラッチセル27は配線ライン44でドレイン形成部40a,41
a、ポリシリコンゲート43を共通接続し、配線ライン45
でドレイン形成部40b,41b、ポリシリコンゲート42を共
通接続し、更に電源ライン34,35夫々をソース形成部40
c,41cに夫々接続することにより第４図に示す如きラッ
チ回路を構成する。
a、ポリシリコンゲート43を共通接続し、配線ライン45
でドレイン形成部40b,41b、ポリシリコンゲート42を共
通接続し、更に電源ライン34,35夫々をソース形成部40
c,41cに夫々接続することにより第４図に示す如きラッ
チ回路を構成する。
ここで、インバータ46はポリシリコンゲート43をゲート
電極とするＣ−MOS（コンプリメンタリー・メタル・オ
キサイド・セミコンダクター）形トランジスタで構成さ
れ、ゲートの長さW2が略W1/2でゲート面積が1/2である
ために駆動能力は基本セル21で構成される最小の駆動能
力の回路素子の略1/2である。また、インバータ47はポ
リシリコンゲート42をゲート電極とするＣ−MOSトラン
ジスタで構成され、ゲートの長さW3が略W1/4でゲート面
積であるために駆動能力は基本セル21で構成される最小
の駆動能力の回路素子の略1/4である。
電極とするＣ−MOS（コンプリメンタリー・メタル・オ
キサイド・セミコンダクター）形トランジスタで構成さ
れ、ゲートの長さW2が略W1/2でゲート面積が1/2である
ために駆動能力は基本セル21で構成される最小の駆動能
力の回路素子の略1/2である。また、インバータ47はポ
リシリコンゲート42をゲート電極とするＣ−MOSトラン
ジスタで構成され、ゲートの長さW3が略W1/4でゲート面
積であるために駆動能力は基本セル21で構成される最小
の駆動能力の回路素子の略1/4である。
端子48はポリシリコンゲート43に設けられ、この端子48
がデータバスのうちの１ビットに接続される。
がデータバスのうちの１ビットに接続される。
第５図は第１図示のマスタスライス型半導体集積回路を
用いた一実施例の回路構成図を示す。
用いた一実施例の回路構成図を示す。
同図中、基本セル列221〜22nの各部に回路部50,51,52,5
3が形成されている。配線チャンネル25にはデータバス5
5が配線されている。上記の回路部50,53夫々は内蔵する
入力用及び出力用のバッファを介してデータバス55に接
続されている。
3が形成されている。配線チャンネル25にはデータバス5
5が配線されている。上記の回路部50,53夫々は内蔵する
入力用及び出力用のバッファを介してデータバス55に接
続されている。
また、基本セル列221，222，223夫々の図中上方端のラ
ッチセル形成領域26はラッチセル回路部56を形成してい
る。このラッチ回路部56内の複数のラッチセル27夫々は
第４図示のラッチ回路を構成し、これらのラッチ回路は
データバス55の各ビットに接続されている。
ッチセル形成領域26はラッチセル回路部56を形成してい
る。このラッチ回路部56内の複数のラッチセル27夫々は
第４図示のラッチ回路を構成し、これらのラッチ回路は
データバス55の各ビットに接続されている。
第４図に示すインバータ46を構成するＣ−MOS形トラン
ジスタのゲート面積は基本セル21で構成されるトランジ
スタの略1/2であるため、第４図のラッチ回路をデータ
バス55に接続してもデータバスの負荷の増大は従来に比
して小さい。またインバータ46,47夫々の駆動能力が、
基本セル21で構成される最小の駆動能力の回路素子の1/
2,1/4と異なっているため、バランスが良く、遅延が小
さく波形歪の小さい、データバス55に最適のラッチ回路
を構成できる。また、回路部50〜53夫々の出力用のバッ
ファは１個の基本セル21で構成でき、バッファに要する
基本セルの個数を従来より減少できる。
ジスタのゲート面積は基本セル21で構成されるトランジ
スタの略1/2であるため、第４図のラッチ回路をデータ
バス55に接続してもデータバスの負荷の増大は従来に比
して小さい。またインバータ46,47夫々の駆動能力が、
基本セル21で構成される最小の駆動能力の回路素子の1/
2,1/4と異なっているため、バランスが良く、遅延が小
さく波形歪の小さい、データバス55に最適のラッチ回路
を構成できる。また、回路部50〜53夫々の出力用のバッ
ファは１個の基本セル21で構成でき、バッファに要する
基本セルの個数を従来より減少できる。
また、ラッチセル形成領域26は基本セル列221〜22n夫々
の両端に設けられ、基本セル21と同一方向（矢印Ａ方
向）上にラッチセル27が並べて配置されているため、ラ
ッチセル27と基本セルとの電源ライン34,35を共通化で
きる。
の両端に設けられ、基本セル21と同一方向（矢印Ａ方
向）上にラッチセル27が並べて配置されているため、ラ
ッチセル27と基本セルとの電源ライン34,35を共通化で
きる。
上述の如く、本発明のマスタスライス型半導体集積回路
によれば、データバスに最適化されたラッチ回路を構成
でき、各回路部の出力用のバッファを構成する基本セル
の数を減少でき、更に基本セルとラッチセルとの電源ラ
インを共通化でき、実用上きわめて有用である。
によれば、データバスに最適化されたラッチ回路を構成
でき、各回路部の出力用のバッファを構成する基本セル
の数を減少でき、更に基本セルとラッチセルとの電源ラ
インを共通化でき、実用上きわめて有用である。
第１図は本発明のマスタスライス型半導体集積回路の一
実施例の平面図、 第２図は基本セルの一実施例の平面図、 第３図はラッチセルの一実施例の平面図、 第４図はラッチ回路の一例の回路図、 第５図は本発明のマスタスライス型半導体集積回路を用
いた一実施例の回路構成図、第６図は従来回路を用いた
一例の回路構成図である。 図面中、 20は半導体チップ、21は基本セル、221〜22nは基本セル
列、23は入出力セル、241〜244は入出力セル列、25は配
線チャンネル、30,31,40,41はMOS形成領域、32,33,42,4
3はポリシリコンゲート、50〜53は回路部、55はデータ
バス、56はラッチ回路部である。
実施例の平面図、 第２図は基本セルの一実施例の平面図、 第３図はラッチセルの一実施例の平面図、 第４図はラッチ回路の一例の回路図、 第５図は本発明のマスタスライス型半導体集積回路を用
いた一実施例の回路構成図、第６図は従来回路を用いた
一例の回路構成図である。 図面中、 20は半導体チップ、21は基本セル、221〜22nは基本セル
列、23は入出力セル、241〜244は入出力セル列、25は配
線チャンネル、30,31,40,41はMOS形成領域、32,33,42,4
3はポリシリコンゲート、50〜53は回路部、55はデータ
バス、56はラッチ回路部である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/092 8934−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｊ
Claims (2)
- 【請求項１】複数の基本セル（21）間の配線パターンの
変更により所望の回路を構成するマスタスライス型半導
体集積回路において、 該基本セルを配線して構成された回路部が接続されたデ
ータ線に接続されるラッチセル（27）を有し、 該ラッチセルの該データ線を駆動するトランジスタの駆
動能力を、該基本セルを構成するトランジスタの駆動能
力より小とすることを特徴とするマスタスライス型半導
体集積回路。 - 【請求項２】該ラッチセル（27）は該基本セル（21）が
複数並べられた基本セル列（221〜22n）の端部に配置し
たことを特徴とする特許請求の範囲第１項記載のマスタ
スライス型半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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