JPH08241240A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH08241240A JPH08241240A JP7044502A JP4450295A JPH08241240A JP H08241240 A JPH08241240 A JP H08241240A JP 7044502 A JP7044502 A JP 7044502A JP 4450295 A JP4450295 A JP 4450295A JP H08241240 A JPH08241240 A JP H08241240A
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- memory
- data
- read
- system memory
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- General Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】電源電圧値が互いに異なるＣＰＵとシステムメ
モリの共存と、メモリリードサイクルの高速化を実現す
る。 【構成】５Ｖ動作のシステムメモリ１３を３．３Ｖ動作
のＣＰＵ１１によってアクセスするために、ＣＰＵ１１
のデータバスとシステムメモリ１３とが分離され、そこ
にデータ信号の電圧レベルを双方向で変換するレベルシ
フト用ゲートアレイ１２が挿入されている。また、レベ
ルシフト用ゲートアレイ１２にはラッチ回路が設けられ
ており、これによりシステムメモリ１３のリードサイク
ルとＣＰＵ１１のバスサイクルとを非同期で実行できる
ようになる。よって、バーストリード時においては、Ｃ
ＰＵ１１のバスサイクルに挿入されるウエイト数を低減
することが可能となる。
モリの共存と、メモリリードサイクルの高速化を実現す
る。 【構成】５Ｖ動作のシステムメモリ１３を３．３Ｖ動作
のＣＰＵ１１によってアクセスするために、ＣＰＵ１１
のデータバスとシステムメモリ１３とが分離され、そこ
にデータ信号の電圧レベルを双方向で変換するレベルシ
フト用ゲートアレイ１２が挿入されている。また、レベ
ルシフト用ゲートアレイ１２にはラッチ回路が設けられ
ており、これによりシステムメモリ１３のリードサイク
ルとＣＰＵ１１のバスサイクルとを非同期で実行できる
ようになる。よって、バーストリード時においては、Ｃ
ＰＵ１１のバスサイクルに挿入されるウエイト数を低減
することが可能となる。
Description
【０００１】
【産業上の利用分野】この発明はコンピュータシステム
に関し、特に低電圧動作可能なマイクロプロセッサをＣ
ＰＵとして使用するコンピュータシステムに関する。
に関し、特に低電圧動作可能なマイクロプロセッサをＣ
ＰＵとして使用するコンピュータシステムに関する。
【０００２】
【従来の技術】近年、携行が容易でバッテリにより動作
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。この種のパーソナルコンピュータにおいては、動作
速度の高速化、低消費電力化、および低コストが要求さ
れており、最近では、米インテル社により製造販売され
ているマイクロプロセッサ８０４８６のように、３．３
Ｖ動作で、且つ大規模なキャッシュを内蔵する高性能マ
イクロプロセッサがＣＰＵとして使用され始めている。
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。この種のパーソナルコンピュータにおいては、動作
速度の高速化、低消費電力化、および低コストが要求さ
れており、最近では、米インテル社により製造販売され
ているマイクロプロセッサ８０４８６のように、３．３
Ｖ動作で、且つ大規模なキャッシュを内蔵する高性能マ
イクロプロセッサがＣＰＵとして使用され始めている。
【０００３】このように電源電圧が低く、しかもキャッ
シュ内蔵の高性能のマイクロプロセッサは、ＣＰＵの電
力消費を低減でき、またシステムメモリのアクセス回数
を減らすことができるので、これによってパーソナルコ
ンピュータの動作速度の高速化、および低消費電力化を
図ることができる。
シュ内蔵の高性能のマイクロプロセッサは、ＣＰＵの電
力消費を低減でき、またシステムメモリのアクセス回数
を減らすことができるので、これによってパーソナルコ
ンピュータの動作速度の高速化、および低消費電力化を
図ることができる。
【０００４】また、最近では、システムメモリとして使
用されるダイナミックＲＡＭについてもその低電圧動作
のための技術が採用され始めており、３．３Ｖ動作可能
なダイナミックＲＡＭも市場に登場している。
用されるダイナミックＲＡＭについてもその低電圧動作
のための技術が採用され始めており、３．３Ｖ動作可能
なダイナミックＲＡＭも市場に登場している。
【０００５】しかし、３．３Ｖ動作のダイナミックＲＡ
Ｍは通常の５Ｖ動作のダイナミックＲＡＭに比べ非常に
高価である。また、最近のパーソナルコンピュータで
は、マルチタスクＯＳの採用などにより、非常に大きな
メモリ容量が必要とされている。このため、３．３Ｖ動
作のダイナミックＲＡＭによってシステムメモリを構成
すると、消費電力を低減できる反面、コストが大幅に増
大されてしまう。
Ｍは通常の５Ｖ動作のダイナミックＲＡＭに比べ非常に
高価である。また、最近のパーソナルコンピュータで
は、マルチタスクＯＳの採用などにより、非常に大きな
メモリ容量が必要とされている。このため、３．３Ｖ動
作のダイナミックＲＡＭによってシステムメモリを構成
すると、消費電力を低減できる反面、コストが大幅に増
大されてしまう。
【０００６】一方、５Ｖ動作のダイナミックＲＡＭは低
コストであるが、その５Ｖ動作のダイナミックＲＡＭを
システムメモリとして使用した場合には、今度は、３．
３Ｖ動作のマイクロプロセッサをＣＰＵとして利用でき
なくなる欠点がある。
コストであるが、その５Ｖ動作のダイナミックＲＡＭを
システムメモリとして使用した場合には、今度は、３．
３Ｖ動作のマイクロプロセッサをＣＰＵとして利用でき
なくなる欠点がある。
【０００７】すなわち、ＣＰＵとシステムメモリの動作
電源電圧の値が互いに異なる場合には、入出力されるデ
ータ信号の電圧レベルもＣＰＵとシステムメモリとで互
いに異なることになる。したがって、もし５Ｖ動作のダ
イナミックＲＡＭを３．３Ｖ動作のＣＰＵのデータバス
に接続すると、データのリード／ライトを正常に実行で
きなくなったり、また場合によってはシステムメモリか
ら読み出される５Ｖのデータ信号によってＣＰＵが破壊
されるといった危険もある。
電源電圧の値が互いに異なる場合には、入出力されるデ
ータ信号の電圧レベルもＣＰＵとシステムメモリとで互
いに異なることになる。したがって、もし５Ｖ動作のダ
イナミックＲＡＭを３．３Ｖ動作のＣＰＵのデータバス
に接続すると、データのリード／ライトを正常に実行で
きなくなったり、また場合によってはシステムメモリか
ら読み出される５Ｖのデータ信号によってＣＰＵが破壊
されるといった危険もある。
【０００８】
【発明が解決しようとする課題】上述のように、従来で
は、３．３Ｖ動作可能なダイナミックＲＡＭによってシ
ステムメモリを構成すると大幅なコストアップが引き起
こされ、また通常の５Ｖ動作のダイナミックＲＡＭを使
用すると、低電圧動作可能なＣＰＵを利用できなくなる
という不具合があった。
は、３．３Ｖ動作可能なダイナミックＲＡＭによってシ
ステムメモリを構成すると大幅なコストアップが引き起
こされ、また通常の５Ｖ動作のダイナミックＲＡＭを使
用すると、低電圧動作可能なＣＰＵを利用できなくなる
という不具合があった。
【０００９】この発明はこのような点に鑑みてなされた
もので、ＣＰＵのデータバスとシステムメモリを分離す
ることによって電源電圧値が互いに異なるＣＰＵとシス
テムメモリとを共存できるようにし、且つその分離機構
を利用してメモリリードサイクルの高速化を図ることが
できるコンピュータシステムを提供することを目的とす
る。
もので、ＣＰＵのデータバスとシステムメモリを分離す
ることによって電源電圧値が互いに異なるＣＰＵとシス
テムメモリとを共存できるようにし、且つその分離機構
を利用してメモリリードサイクルの高速化を図ることが
できるコンピュータシステムを提供することを目的とす
る。
【００１０】
【課題を解決するための手段および作用】この発明によ
るコンピュータシステムは、第１の電源電圧値で動作す
るＣＰＵと、前記第１の電源電圧値と値が異なる第２の
電源電圧値で動作するシステムメモリと、前記ＣＰＵの
データバスと前記システムメモリとの間に接続され、そ
の間を転送するデータ信号の電圧レベルを互いに変換す
るレベルシフタであって、前記システムメモリからのリ
ードデータをラッチし、そのラッチ出力を前記ＣＰＵの
データバスに出力するラッチ回路を含むレベルシフタと
を具備し、前記レベルシフタに設けられたデータラッチ
機能を利用して、前記システムメモリのリードサイクル
と前記ＣＰＵのバスサイクルとを非同期で実行できるよ
うにしたことを特徴とする。
るコンピュータシステムは、第１の電源電圧値で動作す
るＣＰＵと、前記第１の電源電圧値と値が異なる第２の
電源電圧値で動作するシステムメモリと、前記ＣＰＵの
データバスと前記システムメモリとの間に接続され、そ
の間を転送するデータ信号の電圧レベルを互いに変換す
るレベルシフタであって、前記システムメモリからのリ
ードデータをラッチし、そのラッチ出力を前記ＣＰＵの
データバスに出力するラッチ回路を含むレベルシフタと
を具備し、前記レベルシフタに設けられたデータラッチ
機能を利用して、前記システムメモリのリードサイクル
と前記ＣＰＵのバスサイクルとを非同期で実行できるよ
うにしたことを特徴とする。
【００１１】このコンピュータシステムにおいては、Ｃ
ＰＵのデータバスとシステムメモリとの間にレベルシフ
タが設けられており、このレベルシフタによってＣＰＵ
とシステムメモリとの間を転送するデータ信号の電圧レ
ベルが変換される。
ＰＵのデータバスとシステムメモリとの間にレベルシフ
タが設けられており、このレベルシフタによってＣＰＵ
とシステムメモリとの間を転送するデータ信号の電圧レ
ベルが変換される。
【００１２】例えば、ＣＰＵが３．３Ｖの電源電圧で動
作し、システムメモリが５Ｖの電源電圧で動作する場合
には、システムメモリからのリードデータの電圧レベル
は５Ｖから３．３Ｖに変換されてＣＰＵに転送され、Ｃ
ＰＵからのライトデータの電圧レベルは３．３Ｖから５
Ｖに変換されてシステムメモリ転送される。よって、低
電圧動作可能なＣＰＵと、それよりも動作電源電圧が高
い通常のメモリデバイスとを共存できるようになり、低
消費電力、且つ抵コストのシステムを実現できる。
作し、システムメモリが５Ｖの電源電圧で動作する場合
には、システムメモリからのリードデータの電圧レベル
は５Ｖから３．３Ｖに変換されてＣＰＵに転送され、Ｃ
ＰＵからのライトデータの電圧レベルは３．３Ｖから５
Ｖに変換されてシステムメモリ転送される。よって、低
電圧動作可能なＣＰＵと、それよりも動作電源電圧が高
い通常のメモリデバイスとを共存できるようになり、低
消費電力、且つ抵コストのシステムを実現できる。
【００１３】また、ＣＰＵのデータバスとシステムメモ
リとの間を分離するレベルシフタにはデータラッチ機能
が設けられており、これによりシステムメモリのリード
サイクルとＣＰＵのバスサイクルとを非同期で実行でき
るようになる。
リとの間を分離するレベルシフタにはデータラッチ機能
が設けられており、これによりシステムメモリのリード
サイクルとＣＰＵのバスサイクルとを非同期で実行でき
るようになる。
【００１４】すなわち、ＣＰＵのデータバスとシステム
メモリとの間を単にレベルシフタで分離しただけでは、
そのレベルシフタによるディレーが生じるため、ＣＰＵ
のデータバスにシステムメモリを直結した場合に比べシ
ステム性能が低下する危険がある。
メモリとの間を単にレベルシフタで分離しただけでは、
そのレベルシフタによるディレーが生じるため、ＣＰＵ
のデータバスにシステムメモリを直結した場合に比べシ
ステム性能が低下する危険がある。
【００１５】そこで、この発明では、レベルシフタによ
って成されるＣＰＵのデータバスとシステムメモリとの
間の分離を有効利用するために、レベルシフタ自体にデ
ータラッチ機能を持たせ、これによってシステムメモリ
のリードサイクルと、ＣＰＵのバスサイクルとを非同期
で実行できるようにしている。
って成されるＣＰＵのデータバスとシステムメモリとの
間の分離を有効利用するために、レベルシフタ自体にデ
ータラッチ機能を持たせ、これによってシステムメモリ
のリードサイクルと、ＣＰＵのバスサイクルとを非同期
で実行できるようにしている。
【００１６】これにより、システムメモリのリードアク
セスタイミングがＣＰＵのバスサイクルタイミングに拘
束されることがなくなり、システムメモリの性能を最大
限有効利用できるようになる。特に、バーストリード時
においては、ＣＰＵのバスサイクルに挿入されるウエイ
ト数を低減することができる。
セスタイミングがＣＰＵのバスサイクルタイミングに拘
束されることがなくなり、システムメモリの性能を最大
限有効利用できるようになる。特に、バーストリード時
においては、ＣＰＵのバスサイクルに挿入されるウエイ
ト数を低減することができる。
【００１７】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係わるパーソ
ナルコンピュータのシステム構成が示されている。この
パーソナルコンピュータは、ラップトップタイプまたは
ノートブックタイプのシステムであり、図示のように、
ＣＰＵローカルバス（プロセッサバス）１０Ａ、ＩＳＡ
仕様のシステムバス１０Ｂ、ＣＰＵ１１、レベルシフト
用ゲートアレイ１２、システムメモリ１３、表示コント
ローラ１４、ビデオメモリ（ＶＲＡＭ）１５、およびＬ
ＣＤなどのフラットパネルディスプレイ１６を備えてい
る。
明する。図１には、この発明の一実施例に係わるパーソ
ナルコンピュータのシステム構成が示されている。この
パーソナルコンピュータは、ラップトップタイプまたは
ノートブックタイプのシステムであり、図示のように、
ＣＰＵローカルバス（プロセッサバス）１０Ａ、ＩＳＡ
仕様のシステムバス１０Ｂ、ＣＰＵ１１、レベルシフト
用ゲートアレイ１２、システムメモリ１３、表示コント
ローラ１４、ビデオメモリ（ＶＲＡＭ）１５、およびＬ
ＣＤなどのフラットパネルディスプレイ１６を備えてい
る。
【００１８】ＣＰＵ１１は、システム全体の制御を司る
ためのものであり、システムメモリ１３に格納された処
理対象のプログラムを実行する。ＣＰＵ１１としては、
３．３Ｖ／５Ｖ動作可能なもの、例えば、米インテル社
により製造販売されているマイクロプロセッサＳＬ Ｅ
ｎｈａｎｃｅｄ Ｉｎｔｅｌ４８６などが使用されてお
り、そのＣＰＵ１１には後述の電源コントローラ２３に
よって３．３Ｖの電源電圧が供給されている。このＣＰ
Ｕ１１には、１ラインのデータサイズが３２ビット×４
のキャッシュメモリが内蔵されている。ＣＰＵ１１のロ
ーカルバス１０Ａには、３２ビット幅のデータバス、３
２ビット幅のアドレスバス、および各種ステータス信号
線などが定義されている。
ためのものであり、システムメモリ１３に格納された処
理対象のプログラムを実行する。ＣＰＵ１１としては、
３．３Ｖ／５Ｖ動作可能なもの、例えば、米インテル社
により製造販売されているマイクロプロセッサＳＬ Ｅ
ｎｈａｎｃｅｄ Ｉｎｔｅｌ４８６などが使用されてお
り、そのＣＰＵ１１には後述の電源コントローラ２３に
よって３．３Ｖの電源電圧が供給されている。このＣＰ
Ｕ１１には、１ラインのデータサイズが３２ビット×４
のキャッシュメモリが内蔵されている。ＣＰＵ１１のロ
ーカルバス１０Ａには、３２ビット幅のデータバス、３
２ビット幅のアドレスバス、および各種ステータス信号
線などが定義されている。
【００１９】システムメモリ１３は、オペレーティング
システム、処理対象のアプリケーションプログラム、お
よびアプリケーションプログラムによって作成されたユ
ーザデータ等を格納する。このシステムメモリ１３は、
５Ｖ動作のダイナミックＲＡＭから構成されている。
システム、処理対象のアプリケーションプログラム、お
よびアプリケーションプログラムによって作成されたユ
ーザデータ等を格納する。このシステムメモリ１３は、
５Ｖ動作のダイナミックＲＡＭから構成されている。
【００２０】レベルシフト用ゲートアレイ１２は、ＣＰ
Ｕローカルバス１０Ａ内に定義された３２ビットデータ
バスとシステムメモリ１３との間に接続されており、そ
の間を転送するデータ信号の電圧レベルを３．３Ｖから
５Ｖ、または５Ｖから３．３Ｖに変換する。データ信号
の電圧レベル変換は、レベルシフト用ゲートアレイ１２
内のバッファ回路によって実行される。また、ＣＰＵバ
スサイクルとシステムメモリ１３のリードアクセスサイ
クルとの非同期実行を可能にするために、バッファ回路
にはシステムメモリ１３からのリードデータをラッチす
るデータラッチ機能が設けられている。レベルシフト用
ゲートアレイ１２、およびそのデータラッチ機能はこの
発明の特徴とする部分であり、その具体的な構成につい
ては図２以降で説明する。
Ｕローカルバス１０Ａ内に定義された３２ビットデータ
バスとシステムメモリ１３との間に接続されており、そ
の間を転送するデータ信号の電圧レベルを３．３Ｖから
５Ｖ、または５Ｖから３．３Ｖに変換する。データ信号
の電圧レベル変換は、レベルシフト用ゲートアレイ１２
内のバッファ回路によって実行される。また、ＣＰＵバ
スサイクルとシステムメモリ１３のリードアクセスサイ
クルとの非同期実行を可能にするために、バッファ回路
にはシステムメモリ１３からのリードデータをラッチす
るデータラッチ機能が設けられている。レベルシフト用
ゲートアレイ１２、およびそのデータラッチ機能はこの
発明の特徴とする部分であり、その具体的な構成につい
ては図２以降で説明する。
【００２１】表示コントローラ１４は、ＳＴＮモノク
ロ、ＳＴＮカラー、またはＴＦＴカラーＬＣＤパネルな
どから構成されるフラットパネルディスプレイ１６を表
示制御するためのものであり、ＣＰＵローカルバス１０
Ａを介してＣＰＵ１１から表示データを受け取り、それ
をビデオメモリ（ＶＲＡＭ）１５に書き込む。
ロ、ＳＴＮカラー、またはＴＦＴカラーＬＣＤパネルな
どから構成されるフラットパネルディスプレイ１６を表
示制御するためのものであり、ＣＰＵローカルバス１０
Ａを介してＣＰＵ１１から表示データを受け取り、それ
をビデオメモリ（ＶＲＡＭ）１５に書き込む。
【００２２】システムバス１０Ｂには、ＢＩＯＳ ＲＯ
Ｍ１７、システムコントローラ１８、およびＩ／Ｏコン
トローラ１９が接続されている。ＢＩＯＳ ＲＯＭ１７
は、システムＢＩＯＳ（Ｂasic Ｉ／Ｏ Ｓystem ）を
格納するためのものであり、プログラム書き替えが可能
なようにフラッシュメモリによって構成されている。シ
ステムＢＩＯＳには、電源投入時に実行されるＩＲＴル
ーチン、各種Ｉ／Ｏデバイスを制御するためのデバイス
ドライバ、システム管理プログラム、およびセットアッ
ププログラムなどが含まれている。
Ｍ１７、システムコントローラ１８、およびＩ／Ｏコン
トローラ１９が接続されている。ＢＩＯＳ ＲＯＭ１７
は、システムＢＩＯＳ（Ｂasic Ｉ／Ｏ Ｓystem ）を
格納するためのものであり、プログラム書き替えが可能
なようにフラッシュメモリによって構成されている。シ
ステムＢＩＯＳには、電源投入時に実行されるＩＲＴル
ーチン、各種Ｉ／Ｏデバイスを制御するためのデバイス
ドライバ、システム管理プログラム、およびセットアッ
ププログラムなどが含まれている。
【００２３】システムコントローラ１８は、ＣＰＵロー
カルバス１０Ａとシステムバス１０Ｂ間を接続するブリ
ッジ装置、およびシステム内の各種メモリを制御するメ
モリ制御ロジック等から構成されている。
カルバス１０Ａとシステムバス１０Ｂ間を接続するブリ
ッジ装置、およびシステム内の各種メモリを制御するメ
モリ制御ロジック等から構成されている。
【００２４】Ｉ／Ｏコントローラ１９は、シリアルポー
ト２０に接続されるＩ／Ｏ機器等の制御、およびパラレ
ルポート（プリンタポート）２１に接続されるプリンタ
／外部ＦＤＤ等の制御、および３．５インチの内蔵ＦＤ
Ｄ２２の制御を行なう。
ト２０に接続されるＩ／Ｏ機器等の制御、およびパラレ
ルポート（プリンタポート）２１に接続されるプリンタ
／外部ＦＤＤ等の制御、および３．５インチの内蔵ＦＤ
Ｄ２２の制御を行なう。
【００２５】また、このＩ／Ｏコントローラ１９には、
直接メモリアクセス制御のためのＤＭＡコントローラが
２個、割り込みコントローラ（ＰＩＣ；Ｐrogrammable
Ｉnterrupt Ｃontroller ）が２個、システムタイマ
（ＰＩＴ；Ｐrogrammable Ｉnterval Ｔimer ）が１
個、シリアルＩ／Ｏコントローラ（ＳＩＯ；Ｓerial Ｉ
nput／Ｏutput Ｃontroller ）が２個、フロッピーディ
スクコントローラ（ＦＤＣ）が１個内蔵されている。
直接メモリアクセス制御のためのＤＭＡコントローラが
２個、割り込みコントローラ（ＰＩＣ；Ｐrogrammable
Ｉnterrupt Ｃontroller ）が２個、システムタイマ
（ＰＩＴ；Ｐrogrammable Ｉnterval Ｔimer ）が１
個、シリアルＩ／Ｏコントローラ（ＳＩＯ；Ｓerial Ｉ
nput／Ｏutput Ｃontroller ）が２個、フロッピーディ
スクコントローラ（ＦＤＣ）が１個内蔵されている。
【００２６】さらに、Ｉ／Ｏコントローラ１９には、電
源コントローラ（ＰＳＣ）２３とＣＰＵ１１との通信の
ために利用されるＩ／Ｏレジスタ群、およびパラレルポ
ート２１の環境設定のためのＩ／Ｏレジスタ群なども設
けられている。
源コントローラ（ＰＳＣ）２３とＣＰＵ１１との通信の
ために利用されるＩ／Ｏレジスタ群、およびパラレルポ
ート２１の環境設定のためのＩ／Ｏレジスタ群なども設
けられている。
【００２７】システムバス１０Ｂには、さらに、内蔵Ｈ
ＤＤ２４、リアルタイムクロック（ＲＴＣ）２５、キー
ボードコントローラ（ＫＢＣ）２６、ＰＣＭＣＩＡコン
トローラ２７、ＣＤ−ＲＯＭ３４、およびサウンドカー
ド３５が接続されている。
ＤＤ２４、リアルタイムクロック（ＲＴＣ）２５、キー
ボードコントローラ（ＫＢＣ）２６、ＰＣＭＣＩＡコン
トローラ２７、ＣＤ−ＲＯＭ３４、およびサウンドカー
ド３５が接続されている。
【００２８】リアルタイムクロック（ＲＴＣ）２５は、
独自の動作用電池を持つ時計モジュールであり、その電
池から常時電源が供給されるＣＭＯＳ構成のスタティッ
クＲＡＭ（ＣＭＯＳメモリと称する）を有している。こ
のＣＭＯＳメモリは、システム動作環境を示す環境設定
情報の保存等に利用される。
独自の動作用電池を持つ時計モジュールであり、その電
池から常時電源が供給されるＣＭＯＳ構成のスタティッ
クＲＡＭ（ＣＭＯＳメモリと称する）を有している。こ
のＣＭＯＳメモリは、システム動作環境を示す環境設定
情報の保存等に利用される。
【００２９】キーボードコントローラ（ＫＢＣ）２６
は、コンピュータ本体に組み込まれている内蔵キーボー
ド２９を制御するためのものであり、内蔵キーボード２
９のキーマトリクスをスキャンして押下キーに対応する
信号を受けとり、それを所定のキーコード（スキャンコ
ード）に変換する。
は、コンピュータ本体に組み込まれている内蔵キーボー
ド２９を制御するためのものであり、内蔵キーボード２
９のキーマトリクスをスキャンして押下キーに対応する
信号を受けとり、それを所定のキーコード（スキャンコ
ード）に変換する。
【００３０】また、キーボードコントローラ２６は、オ
プション接続される外部キーボード３０を制御する機
能、および専用プロセッサ（ＩＰＳコントローラ）２８
を用いてポインティングステイック３１、およびマウス
３２を制御する機能を有している。ポインティングステ
イック３１は、内蔵キーボード２９のキーボードユニッ
トと一体化されて設けられている。
プション接続される外部キーボード３０を制御する機
能、および専用プロセッサ（ＩＰＳコントローラ）２８
を用いてポインティングステイック３１、およびマウス
３２を制御する機能を有している。ポインティングステ
イック３１は、内蔵キーボード２９のキーボードユニッ
トと一体化されて設けられている。
【００３１】ＰＣＭＣＩＡコントローラ２７は、オプシ
ョン装着されるＪＥＩＤＡ／ＰＣＭＣＩＡ仕様のＰＣカ
ード３３のアクセス制御を行う。サウンドカード２５は
ＰＣＭ音源、および音声信号のデジタル信号処理回路な
どを備えており、このサウンドカード２５にはライン入
力端子３６、ライン出力端子３７、ヘッドホン端子３
８、マイク端子３９、およびジョイスティック端子４０
が接続されている。
ョン装着されるＪＥＩＤＡ／ＰＣＭＣＩＡ仕様のＰＣカ
ード３３のアクセス制御を行う。サウンドカード２５は
ＰＣＭ音源、および音声信号のデジタル信号処理回路な
どを備えており、このサウンドカード２５にはライン入
力端子３６、ライン出力端子３７、ヘッドホン端子３
８、マイク端子３９、およびジョイスティック端子４０
が接続されている。
【００３２】次に、図２を参照して、レベルシフト用ゲ
ートアレイ１２とその周辺のハードウェアロジックにつ
いて具体的に説明する。レベルシフト用ゲートアレイ１
２には、３．３Ｖと５Ｖの２種類の電源電圧が電源コン
トローラ２３から供給されている。レベルシフト用ゲー
トアレイ１２には、３．３Ｖの入力データを５Ｖの出力
データに変換するためのバッファ回路、および５Ｖの入
力データを３．３Ｖの出力データに変換するためのバッ
ファ回路が設けられており、２種類の電源電圧は、それ
ら各バッファ回路に供給される。
ートアレイ１２とその周辺のハードウェアロジックにつ
いて具体的に説明する。レベルシフト用ゲートアレイ１
２には、３．３Ｖと５Ｖの２種類の電源電圧が電源コン
トローラ２３から供給されている。レベルシフト用ゲー
トアレイ１２には、３．３Ｖの入力データを５Ｖの出力
データに変換するためのバッファ回路、および５Ｖの入
力データを３．３Ｖの出力データに変換するためのバッ
ファ回路が設けられており、２種類の電源電圧は、それ
ら各バッファ回路に供給される。
【００３３】システムメモリ１３にデータを書き込むメ
モリライトサイクルにおいては、ＣＰＵ１１からの３２
ビットのライトデータは、ＣＰＵローカルバス１０Ａ内
のデータバス（Ｄ３１−０）を介してレベルシフト用ゲ
ートアレイ１２に送られる。この場合、レベルシフト用
ゲートアレイ１２に入力されるライトデータの電圧レベ
ルは３．３Ｖ相当である。このライトデータは、レベル
シフト用ゲートアレイ１２のバッファ回路によってその
電圧値が５Ｖにレベルシフトされた後、メモリデータバ
ス（ＭＤ３１−０）１３１を介してシステムメモリ１３
のデータポートに転送される。
モリライトサイクルにおいては、ＣＰＵ１１からの３２
ビットのライトデータは、ＣＰＵローカルバス１０Ａ内
のデータバス（Ｄ３１−０）を介してレベルシフト用ゲ
ートアレイ１２に送られる。この場合、レベルシフト用
ゲートアレイ１２に入力されるライトデータの電圧レベ
ルは３．３Ｖ相当である。このライトデータは、レベル
シフト用ゲートアレイ１２のバッファ回路によってその
電圧値が５Ｖにレベルシフトされた後、メモリデータバ
ス（ＭＤ３１−０）１３１を介してシステムメモリ１３
のデータポートに転送される。
【００３４】一方、システムメモリ１３からデータを読
み出すメモリリードサイクルにおいては、システムメモ
リ１３から読み出された３２ビットのリードデータはメ
モリデータバス（ＭＤ３１−０）１３１を介してレベル
シフト用ゲートアレイ１２に送られる。この場合、レベ
ルシフト用ゲートアレイ１２に入力されるリードデータ
の電圧レベルは５Ｖ相当である。
み出すメモリリードサイクルにおいては、システムメモ
リ１３から読み出された３２ビットのリードデータはメ
モリデータバス（ＭＤ３１−０）１３１を介してレベル
シフト用ゲートアレイ１２に送られる。この場合、レベ
ルシフト用ゲートアレイ１２に入力されるリードデータ
の電圧レベルは５Ｖ相当である。
【００３５】このリードデータは、レベルシフト用ゲー
トアレイ１２のバッファ回路によってその電圧値が３．
３Ｖにレベルシフトされた後、ＣＰＵローカルバス１０
Ａ内のデータバス（Ｄ３１−０）を介してＣＰＵ１１に
転送される。
トアレイ１２のバッファ回路によってその電圧値が３．
３Ｖにレベルシフトされた後、ＣＰＵローカルバス１０
Ａ内のデータバス（Ｄ３１−０）を介してＣＰＵ１１に
転送される。
【００３６】このようなレベルシフト用ゲートアレイ１
２のレベルシフト動作などは、システムコントローラ１
８からの制御信号群ＣＯＮＴによって制御される。ま
た、このリード転送サイクルにおいては、システムメモ
リ１３から読み出された３２ビットのリードデータは、
レベルシフト用ゲートアレイ１２内のリードバッファ１
２１を経由してＣＰＵローカルバス１０Ａ内のデータバ
ス（Ｄ３１−０）に出力される。
２のレベルシフト動作などは、システムコントローラ１
８からの制御信号群ＣＯＮＴによって制御される。ま
た、このリード転送サイクルにおいては、システムメモ
リ１３から読み出された３２ビットのリードデータは、
レベルシフト用ゲートアレイ１２内のリードバッファ１
２１を経由してＣＰＵローカルバス１０Ａ内のデータバ
ス（Ｄ３１−０）に出力される。
【００３７】このリードバッファ１２１は、メモリデー
タバス（ＭＤ３１−０）１３１を介したリードデータ転
送とＣＰＵローカルバス１０Ａ内のデータバス（Ｄ３１
−０）を介したリードデータ転送とを非同期で行うため
に設けられたものであり、３２ビット幅のデータラッチ
回路から構成されている。
タバス（ＭＤ３１−０）１３１を介したリードデータ転
送とＣＰＵローカルバス１０Ａ内のデータバス（Ｄ３１
−０）を介したリードデータ転送とを非同期で行うため
に設けられたものであり、３２ビット幅のデータラッチ
回路から構成されている。
【００３８】システムコントローラ１８にも、レベルシ
フト用ゲートアレイ１２と同様に、３．３Ｖと５Ｖの２
種類の電源電圧が電源コントローラ２３から供給されて
いる。システムコントローラ１８内のＣＰＵバスインタ
フェース部は３．３Ｖで動作し、システムメモリ１３内
のＤＲＡＭコントローラ１８１は５Ｖで動作する。
フト用ゲートアレイ１２と同様に、３．３Ｖと５Ｖの２
種類の電源電圧が電源コントローラ２３から供給されて
いる。システムコントローラ１８内のＣＰＵバスインタ
フェース部は３．３Ｖで動作し、システムメモリ１３内
のＤＲＡＭコントローラ１８１は５Ｖで動作する。
【００３９】ＤＲＡＭコントローラ１８１は、ＣＰＵ１
１によって実行されるメモリアクセスのためのバスサイ
クルに応答して、システムメモリ１３を構成するＤＲＡ
Ｍをアクセス制御するためのものであり、ＣＰＵアドレ
ス（Ａ３１−Ａ２）をＤＲＡＭ物理アドレス（ロウアド
レスＲＡ、カラムアドレスＣＡ）に分割し、それらを時
分割でシステムメモリ１３に供給する。また、ＤＲＡＭ
コントローラ１８１は、ロウアドレスストローブ信号Ｒ
ＡＳ＃、カラムアドレスストローブ信号ＣＡＳ＃、ライ
トイネーブル信号ＷＥ＃、アウトプットイネーブル信号
ＯＥ＃などを発生し、それをＤＲＡＭに供給する。
１によって実行されるメモリアクセスのためのバスサイ
クルに応答して、システムメモリ１３を構成するＤＲＡ
Ｍをアクセス制御するためのものであり、ＣＰＵアドレ
ス（Ａ３１−Ａ２）をＤＲＡＭ物理アドレス（ロウアド
レスＲＡ、カラムアドレスＣＡ）に分割し、それらを時
分割でシステムメモリ１３に供給する。また、ＤＲＡＭ
コントローラ１８１は、ロウアドレスストローブ信号Ｒ
ＡＳ＃、カラムアドレスストローブ信号ＣＡＳ＃、ライ
トイネーブル信号ＷＥ＃、アウトプットイネーブル信号
ＯＥ＃などを発生し、それをＤＲＡＭに供給する。
【００４０】図３には、レベルシフト用ゲートアレイ１
２内に設けられたリード転送用の回路が示されている。
このリード転送回路は、３２個の入力バッファ２０１
と、３２個のフリップフロップ２０２と、３２個の出力
バッファ２０３とから構成されている。３２個の入力バ
ッファ２０１の各々は、システムメモリ１３から読み出
される３２ビットのリードデータ（ＭＤ３１−０）の対
応するビットデータの電圧値を５Ｖから３．３Ｖに変換
して、対応するフリップフロップ２０２に供給する。
２内に設けられたリード転送用の回路が示されている。
このリード転送回路は、３２個の入力バッファ２０１
と、３２個のフリップフロップ２０２と、３２個の出力
バッファ２０３とから構成されている。３２個の入力バ
ッファ２０１の各々は、システムメモリ１３から読み出
される３２ビットのリードデータ（ＭＤ３１−０）の対
応するビットデータの電圧値を５Ｖから３．３Ｖに変換
して、対応するフリップフロップ２０２に供給する。
【００４１】３２個のフリップフロップ２０２は、図３
のリードバッファ１２１を実現するためのラッチ回路で
あり、システムコントローラ１８から供給されるラッチ
信号ＤＴＬＡＴの立上がりで入力データをラッチし、そ
れを対応する出力バッファ２０３に出力する。ラッチ信
号ＤＴＬＡＴの発生タイミングは、カラムアドレススト
ローブ信号ＣＡＳ＃と同じである。
のリードバッファ１２１を実現するためのラッチ回路で
あり、システムコントローラ１８から供給されるラッチ
信号ＤＴＬＡＴの立上がりで入力データをラッチし、そ
れを対応する出力バッファ２０３に出力する。ラッチ信
号ＤＴＬＡＴの発生タイミングは、カラムアドレススト
ローブ信号ＣＡＳ＃と同じである。
【００４２】３２個の出力バッファ２０３は、３２個の
フリップフロップ２０２によってラッチされたリードデ
ータをＣＰＵローカルバス１０Ａ内のデータバス（Ｄ３
１−０）に出力するためのものであり、システムコント
ローラ１８から供給されるラッチ回路用アウトプットイ
ネーブル信号ＯＥ＃に応答してリードデータを出力す
る。
フリップフロップ２０２によってラッチされたリードデ
ータをＣＰＵローカルバス１０Ａ内のデータバス（Ｄ３
１−０）に出力するためのものであり、システムコント
ローラ１８から供給されるラッチ回路用アウトプットイ
ネーブル信号ＯＥ＃に応答してリードデータを出力す
る。
【００４３】入力バッファ２０１には５Ｖと３．３Ｖの
双方の電源電圧が供給され、またフリップフロップ２０
２、および出力バッファ２０３には３．３Ｖの電源電圧
だけが供給される。
双方の電源電圧が供給され、またフリップフロップ２０
２、および出力バッファ２０３には３．３Ｖの電源電圧
だけが供給される。
【００４４】次に、図４のタイミングチャートを参照し
て、リードバッファ１２１を利用して実行されるバース
トリード時のリード転送動作を説明する。前述したよう
に、ＣＰＵ１１には３２ビット×４のラインサイズを持
つキャッシュが内蔵されているので、キャッシュミスが
発生した時に実行されるメモリリードサイクルは、キャ
ッシュラインフィルのために、連続番地の４ダブルワー
ドのデータをリードするバーストリードモードによって
行われる。
て、リードバッファ１２１を利用して実行されるバース
トリード時のリード転送動作を説明する。前述したよう
に、ＣＰＵ１１には３２ビット×４のラインサイズを持
つキャッシュが内蔵されているので、キャッシュミスが
発生した時に実行されるメモリリードサイクルは、キャ
ッシュラインフィルのために、連続番地の４ダブルワー
ドのデータをリードするバーストリードモードによって
行われる。
【００４５】ＤＲＡＭコントローラ１８１は、ＣＰＵ１
１によって実行されるバーストリードのためのバスサイ
クルに応答して、システムメモリ１３に対するページモ
ードリードアクセスを開始する。
１によって実行されるバーストリードのためのバスサイ
クルに応答して、システムメモリ１３に対するページモ
ードリードアクセスを開始する。
【００４６】このページモードにおいては、ロウアドレ
スＲＡが最初に出力され、それに後続して４つのカラム
アドレスＣＡがカウントアップされながら順次出力され
る。この場合、ロウアドレスＲＡの出力と同時にロウア
ドレスストローブ信号ＲＡＳ＃が出力され、カラムアド
レスＣＡの出力と同時にカラムアドレスストローブ信号
ＣＡＳ＃が出力される。カラムアドレスＣＡの発生タイ
ミング、つまりＣＡＳ＃の発生タイミングは、ＣＰＵク
ロックＣＬＫの１．５倍のクロックサイクルで行うこと
が好ましい。
スＲＡが最初に出力され、それに後続して４つのカラム
アドレスＣＡがカウントアップされながら順次出力され
る。この場合、ロウアドレスＲＡの出力と同時にロウア
ドレスストローブ信号ＲＡＳ＃が出力され、カラムアド
レスＣＡの出力と同時にカラムアドレスストローブ信号
ＣＡＳ＃が出力される。カラムアドレスＣＡの発生タイ
ミング、つまりＣＡＳ＃の発生タイミングは、ＣＰＵク
ロックＣＬＫの１．５倍のクロックサイクルで行うこと
が好ましい。
【００４７】カラムアドレスＣＡが入力される度、その
カラムアドレスＣＡの値と先行して入力されているロウ
アドレスＲＡの値とによって規定された番地のデータが
システムメモリ１３から読み出される。これにより、連
続する４つのカラムアドレスＣＡの入力に応じて、連続
番地の４つのデータＡ，Ｂ，Ｃ，Ｄが順次読み出され
る。
カラムアドレスＣＡの値と先行して入力されているロウ
アドレスＲＡの値とによって規定された番地のデータが
システムメモリ１３から読み出される。これにより、連
続する４つのカラムアドレスＣＡの入力に応じて、連続
番地の４つのデータＡ，Ｂ，Ｃ，Ｄが順次読み出され
る。
【００４８】データＡの３２ビットは、５Ｖから３．３
Ｖにレベルシフトされた後、最初のラッチ信号ＤＴＬＡ
Ｔの立上がりでラッチされ、そのラッチデータがＣＰＵ
ローカルバス１０Ａ内のデータバス（Ｄ３１−０）にＣ
ＰＵデータとして出力される。同様にして、データＢは
２番目のラッチ信号ＤＴＬＡＴの立上がりでラッチさ
れ、これによってＣＰＵデータがＡからＢに切り替わ
り、３番目のラッチ信号ＤＴＬＡＴの立上がりではデー
タＣが、４番目のラッチ信号ＤＴＬＡＴの立上がりでは
データＤがそれぞれラッチされる。各データがラッチさ
れている期間は、ＣＡＳ＃のサイクルタイム、つまり
１．５クロックである。
Ｖにレベルシフトされた後、最初のラッチ信号ＤＴＬＡ
Ｔの立上がりでラッチされ、そのラッチデータがＣＰＵ
ローカルバス１０Ａ内のデータバス（Ｄ３１−０）にＣ
ＰＵデータとして出力される。同様にして、データＢは
２番目のラッチ信号ＤＴＬＡＴの立上がりでラッチさ
れ、これによってＣＰＵデータがＡからＢに切り替わ
り、３番目のラッチ信号ＤＴＬＡＴの立上がりではデー
タＣが、４番目のラッチ信号ＤＴＬＡＴの立上がりでは
データＤがそれぞれラッチされる。各データがラッチさ
れている期間は、ＣＡＳ＃のサイクルタイム、つまり
１．５クロックである。
【００４９】したがって、ＣＰＵローカルバス１０Ａ内
のデータバス（Ｄ３１−０）上に出力されるデータは、
図示のように、１．５クロック毎にＡ，Ｄ，Ｃ，Ｄと変
化する事になる。
のデータバス（Ｄ３１−０）上に出力されるデータは、
図示のように、１．５クロック毎にＡ，Ｄ，Ｃ，Ｄと変
化する事になる。
【００５０】ＣＰＵ１１は、クロックＣＬＫの立上がり
毎にシステムコントローラ１８からのバーストレディー
信号ＲＤＹ＃をサンプリングし、バーストレディー信号
ＲＤＹ＃がインアクティブであれば１クロックウエイト
し、バーストレディー信号ＲＤＹ＃がアクティブであれ
ばその時のデータバス上のデータを取り込む。
毎にシステムコントローラ１８からのバーストレディー
信号ＲＤＹ＃をサンプリングし、バーストレディー信号
ＲＤＹ＃がインアクティブであれば１クロックウエイト
し、バーストレディー信号ＲＤＹ＃がアクティブであれ
ばその時のデータバス上のデータを取り込む。
【００５１】この実施例では、３番目のクロックＣＬＫ
の立上がり時にはデータＡが出力されており、次の４番
目のクロックＣＬＫの立上がり時にはデータＢが出力さ
れているので、それらデータＡ，Ｂのリードの前に図示
のように２ウエイトサイクル挿入しさえすれば、その後
はデータＡ，Ｂをノーウエイトで連続してリードするこ
とができる。
の立上がり時にはデータＡが出力されており、次の４番
目のクロックＣＬＫの立上がり時にはデータＢが出力さ
れているので、それらデータＡ，Ｂのリードの前に図示
のように２ウエイトサイクル挿入しさえすれば、その後
はデータＡ，Ｂをノーウエイトで連続してリードするこ
とができる。
【００５２】また、６番目のクロックＣＬＫの立上がり
時にはデータＣが出力されており、次の７番目のクロッ
クＣＬＫの立上がり時にはデータＤが出力されているの
で、それらデータＣ，Ｄのリードの前に図示のように１
ウエイトサイクル挿入しさえすれば、その後はデータ
Ｃ，Ｄをノーウエイトで連続してリードすることができ
る。したがって、４ダブルワードのバーストリードを３
ウエイトで実行することが可能になる。
時にはデータＣが出力されており、次の７番目のクロッ
クＣＬＫの立上がり時にはデータＤが出力されているの
で、それらデータＣ，Ｄのリードの前に図示のように１
ウエイトサイクル挿入しさえすれば、その後はデータ
Ｃ，Ｄをノーウエイトで連続してリードすることができ
る。したがって、４ダブルワードのバーストリードを３
ウエイトで実行することが可能になる。
【００５３】一方、リードバッファ１２１を使用しない
場合には、カラムアドレスストローブ信号ＣＡＳ＃を
１．５クロックサイクルで発生させることができず、図
５のタイミングチャートに示されているように、２クロ
ックサイクルで発生することが必要とされる。これは、
カラムアドレスストローブ信号ＣＡＳ＃を１．５クロッ
クサイクルで発生させると、システムメモリ１３からデ
ータが出力されている期間は１クロック分となり、それ
をクロックＣＬＫの立上がりでＣＰＵ１１が取り込むこ
とは事実上困難であり、そのようにするとデータ欠損が
生じる危険があるためである。
場合には、カラムアドレスストローブ信号ＣＡＳ＃を
１．５クロックサイクルで発生させることができず、図
５のタイミングチャートに示されているように、２クロ
ックサイクルで発生することが必要とされる。これは、
カラムアドレスストローブ信号ＣＡＳ＃を１．５クロッ
クサイクルで発生させると、システムメモリ１３からデ
ータが出力されている期間は１クロック分となり、それ
をクロックＣＬＫの立上がりでＣＰＵ１１が取り込むこ
とは事実上困難であり、そのようにするとデータ欠損が
生じる危険があるためである。
【００５４】また、カラムアドレスストローブ信号ＣＡ
Ｓ＃のセットアップ時間（“Ｈ”レベルの期間）の期間
中はシステムメモリ１３からのデータ出力は途絶える。
したがって、リードバッファ１２１を使用しない場合に
は、図５に示されているように、４ダブルワードのバー
ストリードサイクルに最小でも４ウエイト挿入すること
が必要となる。
Ｓ＃のセットアップ時間（“Ｈ”レベルの期間）の期間
中はシステムメモリ１３からのデータ出力は途絶える。
したがって、リードバッファ１２１を使用しない場合に
は、図５に示されているように、４ダブルワードのバー
ストリードサイクルに最小でも４ウエイト挿入すること
が必要となる。
【００５５】以上のように、この実施例においては、５
Ｖ動作のシステムメモリ１３を３．３Ｖ動作のＣＰＵ１
１によってアクセスするために、ＣＰＵ１１のデータバ
スとシステムメモリ１３とが分離され、そこにデータ信
号の電圧レベルを双方向で変換するレベルシフト用ゲー
トアレイ１２が挿入されている。また、レベルシフト用
ゲートアレイ１２にはラッチ回路が設けられており、こ
れによりシステムメモリ１３のリードサイクルとＣＰＵ
１１のバスサイクルとを非同期で実行できるようにな
る。よって、バーストリード時においては、ＣＰＵ１１
のバスサイクルに挿入されるウエイト数を低減すること
が可能となる。
Ｖ動作のシステムメモリ１３を３．３Ｖ動作のＣＰＵ１
１によってアクセスするために、ＣＰＵ１１のデータバ
スとシステムメモリ１３とが分離され、そこにデータ信
号の電圧レベルを双方向で変換するレベルシフト用ゲー
トアレイ１２が挿入されている。また、レベルシフト用
ゲートアレイ１２にはラッチ回路が設けられており、こ
れによりシステムメモリ１３のリードサイクルとＣＰＵ
１１のバスサイクルとを非同期で実行できるようにな
る。よって、バーストリード時においては、ＣＰＵ１１
のバスサイクルに挿入されるウエイト数を低減すること
が可能となる。
【００５６】なお、リードバッファ１２１を利用したバ
ーストリードの高速アクセス技術は、データ信号レベル
の変換を必要としないシステムに対しても同様にして適
用することができる。この場合においても、キャッシュ
ラインフィルのためのバーストリードを高速実行するこ
とが可能となる。
ーストリードの高速アクセス技術は、データ信号レベル
の変換を必要としないシステムに対しても同様にして適
用することができる。この場合においても、キャッシュ
ラインフィルのためのバーストリードを高速実行するこ
とが可能となる。
【００５７】
【発明の効果】以上説明したように、この発明によれ
ば、ＣＰＵのデータバスとシステムメモリとを分離し、
そこにレベルシフタを挿入することによって電源電圧値
が互いに異なるＣＰＵとシステムメモリとを共存できる
ようになり、且つその分離機構にデータラッチ機能を設
けたことにより、メモリリードサイクルの高速化を実現
することが可能となる。よって、パーソナルコンピュー
タの動作速度の高速化、低消費電力化、および低コスト
をバランス良く達成することができる。
ば、ＣＰＵのデータバスとシステムメモリとを分離し、
そこにレベルシフタを挿入することによって電源電圧値
が互いに異なるＣＰＵとシステムメモリとを共存できる
ようになり、且つその分離機構にデータラッチ機能を設
けたことにより、メモリリードサイクルの高速化を実現
することが可能となる。よって、パーソナルコンピュー
タの動作速度の高速化、低消費電力化、および低コスト
をバランス良く達成することができる。
【図１】この発明の一実施例に係るポータブルパーソナ
ルコンピュータのシステム構成を示すブロック図。
ルコンピュータのシステム構成を示すブロック図。
【図２】図１のシステムに設けられたレベルシフト用ゲ
ートアレイとその周辺のハードウェアロジックを説明す
るための図。
ートアレイとその周辺のハードウェアロジックを説明す
るための図。
【図３】図１のシステムに設けられたレベルシフト用ゲ
ートアレイのリード転送用回路の構成を示す回路図。
ートアレイのリード転送用回路の構成を示す回路図。
【図４】図３のリード転送用回路に設けられているリー
ドバッファを利用して実行されるバーストリード時のリ
ード転送動作を説明するタイミングチャート。
ドバッファを利用して実行されるバーストリード時のリ
ード転送動作を説明するタイミングチャート。
【図５】図３のリード転送用回路に設けられているリー
ドバッファを利用しない場合におけるバーストリード時
のリード転送動作を説明するタイミングチャート。
ドバッファを利用しない場合におけるバーストリード時
のリード転送動作を説明するタイミングチャート。
１０Ａ…ＣＰＵローカルバス（プロセッサバス）、１１
…ＣＰＵ、１２…レベルシフト用ゲートアレイ、１３…
システムメモリ、１４…表示コントローラ、１５…ビデ
オメモリ、１６…フラットパネルディスプレイ、１７…
ＢＩＯＳ ＲＯＭ、１８…システムコントローラ、１９
…Ｉ／Ｏコントローラ、１２１…リードバッファ（ラッ
チ回路）、１３１…メモリデータバス、１８１…ＤＲＡ
Ｍコントローラ、２０１…入力バッファ、２０２…ラッ
チ回路用フリップフロップ、２０３…出力バッファ。
…ＣＰＵ、１２…レベルシフト用ゲートアレイ、１３…
システムメモリ、１４…表示コントローラ、１５…ビデ
オメモリ、１６…フラットパネルディスプレイ、１７…
ＢＩＯＳ ＲＯＭ、１８…システムコントローラ、１９
…Ｉ／Ｏコントローラ、１２１…リードバッファ（ラッ
チ回路）、１３１…メモリデータバス、１８１…ＤＲＡ
Ｍコントローラ、２０１…入力バッファ、２０２…ラッ
チ回路用フリップフロップ、２０３…出力バッファ。
Claims (6)
- 【請求項１】 第１の電源電圧値で動作するＣＰＵと、 前記第１の電源電圧値と値が異なる第２の電源電圧値で
動作するシステムメモリと、 前記ＣＰＵのデータバスと前記システムメモリとの間に
接続され、その間を転送するデータ信号の電圧レベルを
互いに変換するレベルシフタであって、前記システムメ
モリからのリードデータをラッチし、そのラッチ出力を
前記ＣＰＵのデータバスに出力するラッチ回路を含むレ
ベルシフタとを具備し、 前記レベルシフタに設けられたデータラッチ機能を利用
して、前記システムメモリのリードサイクルと前記ＣＰ
Ｕのバスサイクルとを非同期で実行できるようにしたこ
とを特徴とするコンピュータシステム。 - 【請求項２】 前記システムメモリはダイナミックＲＡ
Ｍから構成されており、 前記ＣＰＵによって実行されるメモリリード／ライトの
ためのバスサイクルに応答して、前記システムメモリを
アクセス制御するメモリコントローラであって、前記Ｃ
ＰＵによって実行されるバーストリードサイクルに応答
して、前記ダイナミックＲＡＭをページモードでアクセ
スし、連続メモリ番地からデータを順次読み出すメモリ
コントローラと、 前記ページモードにおいて前記メモリコントローラから
連続して発生されるカラムアドレスストローブ信号の発
生タイミングに同期して、前記ラッチ回路にリードデー
タをラッチさせるためのラッチ信号を順次供給する手段
とをさらに具備することを特徴とする請求項１記載のコ
ンピュータシステム。 - 【請求項３】 前記メモリコントローラは、ＣＰＵクロ
ックの１．５倍のクロックサイクルでカラムアドレスス
トローブ信号を順次発生することを特徴とする請求項２
記載のコンピュータシステム。 - 【請求項４】 キャッシュメモリを内蔵し、第１の電源
電圧値で動作するＣＰＵと、 前記第１の電源電圧値よりも高い第２の電源電圧値で動
作する複数のダイナミックＲＡＭから構成されたシステ
ムメモリと、 前記ＣＰＵのプロセッサバスに含まれているデータバス
と前記システムメモリとの間に接続され、その間を転送
するデータ信号の電圧レベルを互いに変換するレベルシ
フタであって、前記システムメモリからのリードデータ
をラッチし、そのラッチ出力を前記ＣＰＵのデータバス
に出力するラッチ回路を含むレベルシフタと、 前記ＣＰＵのプロセッサバスに接続され、前記ＣＰＵに
よって実行されるメモリリード／ライトのためのバスサ
イクルに応答して、前記システムメモリをアクセス制御
するメモリコントローラであって、前記ＣＰＵによって
実行されるバーストリードサイクルに応答して、前記シ
ステムメモリをダイナミックＲＡＭのページモードでリ
ードアクセスし、連続メモリ番地からデータを順次読み
出すメモリコントローラと、 前記ページモードにおいて前記メモリコントローラから
連続して発生されるカラムアドレスストローブ信号の発
生タイミングに同期して、前記ラッチ回路にリードデー
タをラッチさせるためのラッチ信号を順次供給する手段
とを具備し、 前記レベルシフタに設けられたデータラッチ機能を利用
して、キャッシュラインフィルのためのバーストリード
を高速実行できるようにしたことを特徴とするコンピュ
ータシステム。 - 【請求項５】 前記メモリコントローラは、ＣＰＵクロ
ックの１．５倍のクロックサイクルでカラムアドレスス
トローブ信号を順次発生することを特徴とする請求項４
記載のコンピュータシステム。 - 【請求項６】 キャッシュメモリを内蔵するＣＰＵと、 複数のダイナミックＲＡＭから構成されたシステムメモ
リと、 前記ＣＰＵのプロセッサバスに含まれているデータバス
と前記システムメモリとの間に接続され、前記システム
メモリからのリードデータをラッチし、そのラッチ出力
を前記ＣＰＵのデータバスに出力するラッチ回路と、 前記ＣＰＵのプロセッサバスに接続され、前記ＣＰＵに
よって実行されるメモリリード／ライトのためのバスサ
イクルに応答して、前記システムメモリをアクセス制御
するメモリコントローラであって、前記ＣＰＵによって
実行されるバーストリードサイクルに応答して、前記シ
ステムメモリをダイナミックＲＡＭのページモードでリ
ードアクセスし、連続メモリ番地からデータを順次読み
出すメモリコントローラと、 前記ページモードにおいて前記メモリコントローラから
連続して発生されるカラムアドレスストローブ信号の発
生タイミングに同期して、前記ラッチ回路にリードデー
タをラッチさせるためのラッチ信号を順次供給する手段
とを具備し、 前記ラッチ回路を利用して、キャッシュラインフィルの
ためのバーストリードを高速実行できるようにしたこと
を特徴とするコンピュータシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7044502A JPH08241240A (ja) | 1995-03-03 | 1995-03-03 | コンピュータシステム |
| US08/609,615 US5734914A (en) | 1995-03-03 | 1996-03-01 | Computer system capable of shifting voltage level of data signal between processor and system memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7044502A JPH08241240A (ja) | 1995-03-03 | 1995-03-03 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241240A true JPH08241240A (ja) | 1996-09-17 |
Family
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