JP2003133425A

JP2003133425A - 半導体集積回路

Info

Publication number: JP2003133425A
Application number: JP2001332526A
Authority: JP
Inventors: Noriko Shinomiya; 典子四宮
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-10-30
Filing date: 2001-10-30
Publication date: 2003-05-09
Anticipated expiration: 2021-10-30
Also published as: JP3805662B2

Abstract

(57)【要約】【課題】ＡＤ混在ＬＳＩに適した配線構造を有する半
導体集積回路を提供する。【解決手段】図２（ａ）に示すように、電源線１の下
には、絶縁膜を介して電源線１に対向する、電源線下配
線３１ａが設けられており、基板グランド線１２と配線
３１を介して接続されている。電源線下配線３１ａは、
配線３１と同じ下層配線層を用いて形成されている。さ
らに、図２（ｂ）に示すように、グランド線２の下に
は、絶縁膜を介してグランド線２に対向するグランド線
下配線３１ｂが設けられており、基板電源線１１と配線
３１を介して接続されている。グランド線下配線３１ｂ
は、配線３１および電源線下配線３１ａと同じ下層配線
層を用いて形成されている。このことによって、図２
（ａ）および（ｂ）に示すように配線間容量Ｃ４５ａお
よびＣ４５ｂが形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル回路とア
ナログ回路とを混載したＡＤ混在ＬＳＩに関し、特に、
基板結合ノイズの低減に関する。

【０００２】

【従来の技術】画像や音声などを取り扱うマルチメディ
ア情報システムでは、デジタル信号のみならずアナログ
信号も扱う必要がある。このため、デジタル回路とＡ／
Ｄ変換器などのアナログ回路との両者を用いたシステム
を作ることが要求されている。近年の微細化、高集積化
技術の進歩に伴う高性能化および低コスト化の傾向によ
り、アナログ回路とデジタル回路とが１チップに搭載さ
れるようになっている。

【０００３】アナログ回路とデジタル回路とが１チップ
に搭載されたアナログ・デジタル混在ＬＳＩ（以下、Ａ
Ｄ混在ＬＳＩと称する）では、アナログ回路とデジタル
回路とが同一基板上に形成されており、このために生じ
るデジタル回路とアナログ回路との間に発生する基板結
合ノイズが、アナログ回路の動作に影響を与えることが
大きな問題となっている。

【０００４】基板結合ノイズの主な原因は、デジタル回
路の電源ノイズである。デジタル回路の電源ノイズは、
デジタルブロックやＩ／Ｏバッファ等がスイッチングす
る際に流れる電源電流が、パッケージのリードおよびワ
イヤ等のインダクタを通過するときに生じる。このよう
な電源ノイズを、図１４を参照しながら説明する。

【０００５】図１４は、従来のＡＤ混在ＬＳＩチップが
備える回路を示す模式図である。図１４に示すように、
ＡＤ混在ＬＳＩチップが備えるＡＤ混在回路１０００
は、チップ領域１２０と、パッケージ領域１３０とから
構成される。チップ領域１２０に設けられている電源端
子１２１およびグランド端子１２２は、ボンディングワ
イヤ１４０Ａおよび１４０Ｂを介して、パッケージ領域
１３０に設けられた外部電源１５０にそれぞれ接続され
ている。図１４に示すＩＡおよびＩＢは、ボンディング
ワイヤ１４０Ａおよび１４０Ｂのそれぞれのインダクタ
ンス（以下、インダクタＩＡおよびインダクタＩＢと称
する）を表す。

【０００６】チップ領域１２０内にはデジタル回路１２
０ｄ（ここでは、代表的なデジタル回路としてインバー
タを示す）において、入力端子１２３に入力される信号
がＬからＨに変化するとき、図１４の矢印で示す電流パ
スを経て放電電流が流れる。

【０００７】図１４において矢印で示すように、電源端
子１２１に接続されているインダクタＩＡを通過する電
流の向きと、グランド端子１２２に接続されているイン
ダクタＩＢを通過する電流の向きとが、チップ領域１２
０側から見て互いに逆である。このため、電源端子１２
１とグランド端子１２２には、それぞれ互いに逆位相の
ノイズが発生する。電源電圧をＶｄｄ、グランド電圧を
Ｖｓｓ、ノイズによる最大電圧変動幅をＶｎとすると、
電源端子１２１にはＶｄｄ−Ｖｎ、グランド端子１２２
にはＶｓｓ＋Ｖｎの初期電圧変動が生じ、続いてＬＲＣ
回路によるリンギング動作が現れ、電源端子１２１とグ
ランド端子１２２とにおいて、位相が逆の対称性のある
電源ノイズが現れる。

【０００８】このような電源ノイズを低減する方法とし
ては、ＡＤ混在回路１０００内、または、ＡＤ混在回路
１０００が設けられているプリント基板にバイパスコン
デンサを設ける方法が代表的である。

【０００９】図１４に示すＡＤ混在回路１０００には、
チップ領域１２０内にバイパスコンデンサ１１１が設け
られている。このことによって、バイパスコンデンサ１
１１に蓄えられた電荷によって内部負荷１９０が駆動さ
れるので、外部電源１５０からインダクタＩＡおよびイ
ンダクタＩＢを通って供給される電流量を抑えることが
でき、電源ノイズを低減できる。

【００１０】また、バイパスコンデンサをノイズ源（Ａ
Ｄ混在回路１０００では、デジタル回路１２０ｄ）の近
くに配置するほど電源ノイズ低減効果があるので、最も
ノイズを低減するためには、動作している回路とほぼ同
じ場所に配置することが好ましい。しかしながら、図１
４に示すように、チップ領域１２０内にバイパスコンデ
ンサ１１１を設けるとＡＤ混在回路１０００が大きくな
り、ＡＤ混在ＬＳＩチップの面積が増大するという不具
合がある。

【００１１】次に、電源ノイズが基板ノイズを生じる機
構について説明する。図１５は、上記従来のＡＤ混在Ｌ
ＳＩチップに設けられたデジタル回路１２０ｄを示す回
路図である。

【００１２】従来のＡＤ混在ＬＳＩチップでは、図１５
に示すように、デジタル回路１２０ｄのグランド線が、
コンタクトプラグを介して基板と直接接続されている。
このため、グランド線の電源ノイズは基板に伝わる。一
方、グランド線ほど直接的ではないが、電源線の電源ノ
イズもＮウェルのｐｎ接合容量を介して基板に伝わる。

【００１３】この基板結合ノイズを低減するために、回
路駆動用電源と基板接続用電源とに電源を分離し、２系
統の電源を用いたデジタル回路が特開平７−１９３１８
９号公報および特開２０００−３６５６１号公報に開示
されている。これを図１６に示す。

【００１４】図１５とは異なり、図１６に示すデジタル
回路１２０ｅでは、グランド線が基板と接続されていな
いため、グランド線のノイズは基板に注入されない。ゲ
ートのスイッチングに伴うソース−基板間およびドレイ
ン−基板間のｐｎ接合容量によって電源ノイズが伝達さ
れ、基板結合ノイズは依然発生するが、上記公報に記載
の方法は基板結合ノイズ低減に有効である。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来の技術では、ＡＤ混在設計において、スタンダードセ
ル方式やゲートアレイ方式などに適した具体的なデジタ
ル回路の配線構造については何も示唆していない。

【００１６】また、デジタル回路の配線構造について
は、ノイズ対策の他にも、チップ面積の縮小、ラッチア
ップ耐性の向上等の考慮すべき項目がある。

【００１７】以上の項目を総合的に考慮して、最適な配
線構造を有するデジタル回路が要求されているが、その
配線技術は未だ確立されていないのが実情である。

【００１８】本発明は、上記事情を鑑みてなされたもの
であり、その目的は、ＡＤ混在設計に適した配線構造を
有する半導体集積回路を提供することにある。

【００１９】

【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に設けられ、互いに接続されたｐＭＩ
ＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｐＭＩＳＦＥＴ
に接続された電源線と、上記ｎＭＩＳＦＥＴに接続され
たグランド線と、上記ｐＭＩＳＦＥＴまたは上記ｎＭＩ
ＳＦＥＴのボディ領域に接続された少なくとも１つの配
線とを有し、上記電源線または上記グランド線のいずれ
か一方と上記少なくとも１つの配線との間に配線間容量
が形成されている。

【００２０】本発明の半導体集積回路では、グランド線
に発生した電源ノイズは、少なくとも１つの配線との間
に形成された配線間容量を通じて、ｐＭＩＳＦＥＴのボ
ディ領域に正位相で注入される。このため、ｐＭＩＳＦ
ＥＴに接続された電源線に発生した逆位相の電源ノイズ
が打ち消され、基板結合ノイズが低減される。

【００２１】あるいは、電源線に発生した電源ノイズ
は、少なくとも１つの配線との間に形成された配線間容
量を通じて、ｎＭＩＳＦＥＴのボディ領域に注入され
る。このため、ｎＭＩＳＦＥＴに接続された電源線に発
生した逆位相の電源ノイズが打ち消され、基板結合ノイ
ズが低減される。

【００２２】上記少なくとも１つの配線は、上記ｐＭＩ
ＳＦＥＴのボディ領域に接続された基板電源線と、上記
ｎＭＩＳＦＥＴのボディ領域に接続された基板グランド
線であり、上記電源線と上記基板グランド線の間、およ
び上記グランド配線と上記基板電源線との間に配線間容
量が形成されている構成としてもよい。

【００２３】本発明の半導体集積回路は、半導体基板上
に設けられ、互いに接続されているｐＭＩＳＦＥＴおよ
びｎＭＩＳＦＥＴと、上記ｎＭＩＳＦＥＴに接続された
グランド線とを有し、上記グランド線は、分岐して上記
ｎＭＩＳＦＥＴのボディ領域にｐｎ接合を介して接続さ
れている。

【００２４】グランド線を分岐してｎＭＩＳＦＥＴのボ
ディ領域にｐｎ接合を介して接続することによって、ｎ
ＭＩＳＦＥＴのボディ領域を通じてグランド線に流れる
電流が増大し、ｎＭＩＳＦＥＴのボディ領域を通じて半
導体基板に流れる電流が小さくなるので、基板結合ノイ
ズを低減することができる。

【００２５】本発明の半導体集積回路は、互いに接続さ
れたｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｐＭ
ＩＳＦＥＴに接続された電源線と、上記ｎＭＩＳＦＥＴ
に接続されたグランド線とを有する複数のセルと、互い
に隣接する２つのセルにおいて、一方のセルに接続され
た上記電源線、およびもう一方のセルに接続された上記
グランド線の間に接続されたコンデンサとを備えてい
る。

【００２６】本発明の半導体集積回路は、外部電源にイ
ンダクタを介して接続されている場合に、コンデンサに
蓄えられた電荷によって駆動される。このため、外部電
源からインダクタを経て供給される電流量を抑制するこ
とでき、基板結合ノイズを低減することができる。さら
に、通常は配線領域として使用される、互いに隣接する
２つのセルの間の領域にコンデンサを形成するので、半
導体集積回路の規模の拡大を抑制することができる。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図を参照しながら説明する。なお、簡単のために、
各実施形態に共通する構成要素は、同一の参照符号で示
す。また、本明細書中では、特に記載のない限り「接
続」とは「電気的接続」を意味する。さらに本明細書中
では、ｐチャネルＭＯＳトランジスタをｐＭＯＳ、ｎチ
ャネルＭＯＳトランジスタをｐＭＯＳと略して記載す
る。

【００２８】（実施形態１）図１は、実施形態１のデジ
タル回路１００のレイアウトを模式的に示す上面図であ
る。また、図２（ａ）は、図１に示すＩａ−Ｉａ’線に
沿った断面図であり、図２（ｂ）は、図１に示すＩｂ−
Ｉｂ’線に沿った断面図である。

【００２９】本実施形態のデジタル回路１００は、図１
に示すように、Ｎウェル１６が形成されたｐ型半導体基
板（以下、ｐ−基板と称する）２０上に設けられてい
る。ｐ−基板２０は、Ｎウェル１６内に形成されたｐＭ
ＯＳ領域５と、Ｎウェル１６の外に形成されたｎＭＯＳ
領域６とを有する。

【００３０】ｐＭＯＳ領域５およびｎＭＯＳ領域６の上
には、ｐＭＯＳ５０およびｎＭＯＳ６０に共通のゲート
となる、ポリシリコンからなるゲート配線７０が設けら
れており、ｐＭＯＳ５０とｎＭＯＳ６０とは、配線３１
によって接続されている。つまり、ｐＭＯＳ５０および
ｎＭＯＳ６０からなるインバータが設けられている。ま
た、ｐＭＯＳ５０は電源線１に、ｎＭＯＳ６０はグラン
ド線２に、それぞれコンタクトプラグ３４を介して接続
されている。

【００３１】Ｎウェル１６は、Ｎウェル１６に形成され
たｎ＋領域３６からコンタクトプラグ２６を介して基板
電源線１１と接続されており、ｐ−基板２０は、ｐ−基
板２０上に形成されたｐ＋領域３５からコンタクトプラ
グ２５を介して基板グランド線１２と接続されている。
つまり、基板電源線１１はｐＭＯＳ５０のボディ領域
に、基板グランド線はｎＭＯＳ６０のボディ領域にそれ
ぞれ接続されている。なお、図１には、コンタクトプラ
グ２５および２６は、それぞれ１つずつしか示されてい
ないが、実際にはラッチアップを生じないためにそれぞ
れ複数のコンタクトプラグが設けられている。

【００３２】電源線１、グランド線２、基板電源線１１
および基板グランド線１２は、図２（ａ）（または図２
（ｂ））に示すように、それぞれ上層配線層を用いて形
成されている。

【００３３】また、図１および図２（ａ）に示すよう
に、電源線１の下には、絶縁膜を介して電源線１に対向
する、電源線下配線３１ａが設けられており、基板グラ
ンド線１２と配線３１を介して接続されている。電源線
下配線３１ａは、配線３１と同じ下層配線層を用いて形
成されている。

【００３４】このことによって、電源線１および基板グ
ランド線１２に電圧が印加されたときに、異なる電位の
電源線下配線３１ａが絶縁膜を挟んで電源線１に対向す
るので、図２（ａ）に示すように配線間容量Ｃ４５ａが
形成される。

【００３５】さらに、図１および図２（ｂ）に示すよう
に、グランド線２の下には、絶縁膜を介してグランド線
２に対向するグランド線下配線３１ｂが設けられてお
り、基板電源線１１と配線３１を介して接続されてい
る。グランド線下配線３１ｂは、配線３１および電源線
下配線３１ａと同じ下層配線層を用いて形成されてい
る。

【００３６】このことによって、グランド線２および基
板電源線１１に電圧が印加されたときに、異なる電位の
グランド線下配線３１ｂが絶縁膜を挟んで対向するの
で、図２（ｂ）に示すように配線間容量Ｃ４５ｂが形成
される。

【００３７】次に、本実施形態のデジタル回路１００の
動作を、図３を参照しながら説明する。図３は、図１に
示すデジタル回路１００の等価回路を表す図である。な
お、ここではｐ−基板２０内の抵抗成分は無視してい
る。

【００３８】デジタル回路１００において、ｎＭＯＳ６
０に放電電流が流れる場合、グランド線２に電源ノイズ
が発生し、同時に電源線１にはグランド線２に発生した
電源ノイズと逆位相の電源ノイズが発生する。

【００３９】このとき、上述のようにグランド線２と基
板電源線１１との間には配線間容量Ｃ４５ｂが形成され
ているので、グランド線２に発生した電源ノイズは、配
線間容量Ｃ４５ｂを通じて基板電源線１１に正位相で伝
わり、Ｎウェル１６に注入される。ｐＭＯＳ５０に接続
された電源線１とＮウェル１６に接続された基板電源線
１１とは分離されているので、ｐＭＯＳ領域５とＮウェ
ル１６との間には、ｐｎ接合容量Ｃ４４Ａが形成され
る。Ｎウェル１６に正位相で注入された電源ノイズによ
って、ｐｎ接合容量Ｃ４４Ａには逆バイアスの電圧が印
加され、電源ノイズを正位相で電源線１に伝える。この
ため、電源線１に発生した逆位相の電源ノイズが打ち消
され、基板結合ノイズが低減される。

【００４０】デジタル回路１００において、ｐＭＯＳ５
０に充電電流が流れる場合、電源線１に電源ノイズが発
生し、同時にグランド線２には電源線１に発生した電源
ノイズと逆位相の電源ノイズが発生する。

【００４１】このとき、上述のように電源線１と基板グ
ランド線１２の間には配線間容量Ｃ４５ａが形成されて
いるので、電源線１に発生した電源ノイズは、配線間容
量Ｃ４５ａを通じて基板グランド線１２に正位相で伝わ
り、ｐ−基板２０に注入される。ｎＭＯＳ６０に接続さ
れたグランド線２とｐ−基板２０に接続された基板グラ
ンド線１２とは分離されているので、ｎＭＯＳ領域６と
ｐ−基板２０との間には、ｐｎ接合容量Ｃ４４Ｂが形成
される。ｐ−基板２０に正位相で注入された電源ノイズ
によって、ｐｎ接合容量Ｃ４４Ｂには逆バイアスの電圧
が印加され、電源ノイズを正位相でグランド線２に伝え
る。このため、グランド線２に発生した逆位相の電源ノ
イズが打ち消され、基板結合ノイズが低減される。

【００４２】以上に述べたように、本実施形態によれ
ば、基板結合ノイズが低減された半導体集積回路が得ら
れる。

【００４３】なお、本実施形態では、Ｎウェルを備える
ｐ型半導体基板上に設けられたデジタル回路について説
明したが、Ｐウェルを備えるｎ型半導体基板上に設けら
れたデジタル回路であっても同様の効果が得られる。

【００４４】また、本実施形態ではデジタル回路として
インバータを示したが、これに限定されない。例えば、
インバータの代わりにＡＮＤゲート、ＯＲゲート、フリ
ップフロップなどの他のデジタル回路であっても同様
に、本実施形態の配線構成を適用することによって基板
結合ノイズを低減する効果が得られる。

【００４５】また、本実施形態ではデジタル回路として
ＭＯＳトランジスタからなるインバータを用いたが、こ
れに限定されず、ＭＩＳトランジスタからなるインバー
タであってもよい。

【００４６】さらに、本実施形態のデジタル回路１００
をマトリクス状に複数配置した半導体集積回路とする場
合には、基板電源線１１、基板グランド線１２、電源線
下配線３１ａおよびグランド下配線３１ｂを、行方向
（図１における横方向）に配置された全てのデジタル回
路１００で共有する構成としてもよい。ただし、このと
き、行方向に配置された電源線下配線３１ａと基板グラ
ンド線１２との間、およびグランド下配線３１ｂと基板
電源線１１との間が、行方向に配置されたデジタル回路
１００のうちの少なくとも１つの内部で、あるいはデジ
タル回路１００の外部で接続されていればよく、それ以
外のデジタル回路１００では図１に示すような配線３１
を特に設けなくてもよい。

【００４７】本実施形態では、電源線１およびグランド
線２が上層配線層を用いて設けられているが、本実施形
態において説明した配線間容量Ｃ４５ａおよびＣ４５ｂ
が得られる構成であればよい。従って、必ずしも電源線
１全体およびグランド線２全体を上層配線層を用いて形
成する必要はない。

【００４８】また、本実施形態では、電源線１、グラン
ド線２、基板電源線１１および基板グランド線１２を上
層配線層を用いて、配線３１、電源線下配線３１ａおよ
びグランド下配線３１ｂを下層配線層を用いて配置する
構成としたが、全て上下逆の配線層を用いて配置する構
成としてもよい。

【００４９】なお、配線間容量Ｃ４５ａおよびＣ４５ｂ
のいずれか一方を形成するだけでも、回路全体として基
板結合ノイズを低減する効果を発揮することができる。
特に、本実施形態に示すように、配線間容量Ｃ４５ａお
よびＣ４５ｂの両方を形成することが可能な構成とする
ことが好ましい。

【００５０】（実施形態２）図４は、本実施形態のデジ
タル回路２００のレイアウトを模式的に示す上面図であ
る。また、図５は、図４に示すII−II’線に沿った断面
図である。

【００５１】本実施形態のデジタル回路２００は、図４
に示すように、Ｎウェル１６が形成されたｐ−基板２０
上に設けられている。ｐ−基板２０は、Ｎウェル１６内
に形成されたｐＭＯＳ領域５と、Ｎウェル１６の外に形
成されたｎＭＯＳ領域６とを有する。

【００５２】ｐＭＯＳ領域５およびｎＭＯＳ領域６の上
には、ｐＭＯＳ５０およびｎＭＯＳ６０に共通のゲート
となる、ポリシリコンからなるゲート配線７０が設けら
れており、ｐＭＯＳ５０とｎＭＯＳ６０とは、配線３１
によって接続されている。つまり、ｐＭＯＳ５０および
ｎＭＯＳ６０からなるインバータが設けられている。ま
た、ｐＭＯＳ５０は電源線１に、ｎＭＯＳ６０はグラン
ド線２に、それぞれコンタクトプラグ３４を介して接続
されている。

【００５３】Ｎウェル１６は、Ｎウェル１６に形成され
たｎ＋領域３６からコンタクトプラグ２６を介して基板
電源線１１と接続されており、ｐ−基板２０は、ｐ−基
板２０上に形成されたｐ＋領域３５からコンタクトプラ
グ２５を介して基板グランド線１２と接続されている。
つまり、基板電源線１１はｐＭＯＳ５０のボディ領域
に、基板グランド線はｎＭＯＳ６０のボディ領域にそれ
ぞれ接続されている。

【００５４】電源線１、グランド線２、基板電源線１１
および基板グランド線１２は、図５に示すように、それ
ぞれ同じ配線層を用いて形成されている。特に、グラン
ド線２と基板電源線１１とは、図４および図５に示すよ
うに、互いに隣り合うように配線されている。グランド
線２と基板電源線１１とは、異なる電位が印加されるた
め、グランド線２と基板電源線１１との間には配線間容
量Ｃ４５ｃが形成される。

【００５５】次に、図６を参照しながら本実施形態のデ
ジタル回路２００の動作を説明する。図６は、図４に示
すデジタル回路２００の等価回路を表す図である。な
お、ここではｐ−基板２０内の抵抗成分は無視してい
る。

【００５６】図６と図３とを比べると、デジタル回路２
００の回路構成は上記実施形態１のデジタル回路１００
とほとんど同じ構成であり、電源線１と基板グランド線
１２との間に配線間容量が形成されない点が異なるのみ
である。

【００５７】本実施形態のデジタル回路２００におい
て、ｎＭＯＳ６０に放電電流が流れる場合、グランド線
２に電源ノイズが発生し、同時に電源線１にはグランド
線２に発生した電源ノイズと逆位相の電源ノイズが発生
する。

【００５８】このとき、上述のようにグランド線２と基
板電源線１１との間には配線間容量Ｃ４５ｃが形成され
ているので、グランド線２に発生した電源ノイズは、配
線間容量Ｃ４５ｃを通じて基板電源線１１に正位相で伝
わり、Ｎウェル１６に注入される。ｐＭＯＳ５０に接続
された電源線１とＮウェル１６とに接続された基板電源
線１１とは分離されているので、ｐＭＯＳ領域５とＮウ
ェル１６との間には、ｐｎ接合容量Ｃ４４Ａが形成され
る。Ｎウェル１６に正位相で注入された電源ノイズによ
って、ｐｎ接合容量Ｃ４４Ａには逆バイアスの電圧が印
加され、電源ノイズを正位相で電源線１に伝える。この
ため、電源線１に発生した逆位相の電源ノイズが打ち消
され、基板結合ノイズが低減される。つまり、上記実施
形態１と同様に基板結合ノイズを低減することができ
る。

【００５９】なお、グランド線２と基板電源線１１とを
異なる配線層を用いて形成してもよいが、本実施形態の
ように、グランド線２と基板電源線１１とを同一の配線
層を用いて形成すれば、グランド線２と基板電源線１１
との間の距離が短くなり、大きな容量が形成できるので
好ましい。

【００６０】また本実施形態では、グランド線２と基板
電源線１１とが互いに隣り合うように配置されている。
しかし、グランド線２と電源線１とを入れ替え、基板電
源線１１と基板グランド線１２とを入れ替えた構造、す
なわち電源線１と基板グランド線１２とが隣り合うよう
に配置されていてもよい。このとき、電源線１と基板グ
ランド線１２との間に配線間容量が形成される。このた
め、等価回路は図３に示す回路とほとんど同じ構成とな
り、グランド線２と基板電源線１１との間に配線間容量
が形成されない点が異なるのみである。従って、上記実
施形態１と同様に基板結合ノイズを低減することができ
る。

【００６１】以上に述べたように、本実施形態によれ
ば、基板結合ノイズが低減された半導体集積回路が得ら
れる。

【００６２】なお、本実施形態では、Ｎウェルを備える
ｐ型半導体基板上に設けられたデジタル回路について説
明したが、Ｐウェルを備えるｎ型半導体基板上に設けら
れたデジタル回路であっても同様の効果が得られる。

【００６３】また、本実施形態ではデジタル回路として
インバータを示したが、これに限定されない。例えば、
インバータの代わりにＡＮＤゲート、ＯＲゲート、フリ
ップフロップなどの他のデジタル回路であっても同様
に、本実施形態の配線構成を適用することによって基板
結合ノイズを低減する効果が得られる。

【００６４】また、本実施形態ではデジタル回路として
ＭＯＳトランジスタからなるインバータを用いたが、こ
れに限定されず、ＭＩＳトランジスタからなるインバー
タであってもよい。

【００６５】（実施形態３）図１６に示す従来のデジタ
ル回路では、基板接続用電源線を回路駆動用電源線と分
離するので、分離しない場合に比べて電源ノイズが基板
に伝わることが大幅に抑制されている。しかしながら、
ＭＯＳトランジスタのソースの接合容量を通じて、電源
ノイズは依然として基板に伝わる。

【００６６】そこで、本実施形態では、ＭＯＳトランジ
スタのソースの接合容量に起因する基板結合ノイズを低
減することが可能なデジタル回路を説明する。

【００６７】図７は、本実施形態のデジタル回路３００
のレイアウトを模式的に示す上面図である。また、図８
は、図７に示すIII−III’線に沿った断面図である。

【００６８】本実施形態のデジタル回路３００は、図７
に示すように、Ｎウェル１６が形成されたｐ−基板２０
上に設けられている。ｐ−基板２０は、Ｎウェル１６内
に形成されたｐＭＯＳ領域５と、Ｎウェル１６の外に形
成されたｎＭＯＳ領域６とを有する。

【００６９】ｐＭＯＳ領域５およびｎＭＯＳ領域６の上
には、ｐＭＯＳ５０およびｎＭＯＳ６０に共通のゲート
となる、ポリシリコンからなるゲート配線７０が設けら
れており、ｐＭＯＳ５０とｎＭＯＳ６０とは、配線３１
によって接続されている。つまり、ｐＭＯＳ５０および
ｎＭＯＳ６０からなるインバータが設けられている。ま
た、ｐＭＯＳ５０は電源線１に、ｎＭＯＳ６０はグラン
ド線２に、それぞれコンタクトプラグ３４を介して接続
されている。

【００７０】Ｎウェル１６は、Ｎウェル１６に形成され
たｎ＋領域３６から基板コンタクトプラグ２６を介して
基板電源線１１と接続されており、ｐ−基板２０は、ｐ
−基板２０上に形成されたｐ＋領域３５から基板コンタ
クトプラグ２５を介して基板グランド線１２と接続され
ている。つまり、基板電源線１１はｐＭＯＳ５０のボデ
ィ領域に、基板グランド線はｎＭＯＳ６０のボディ領域
にそれぞれ接続されている。

【００７１】電源線１、グランド線２、基板電源線１１
および基板グランド線１２は、図８に示すように、それ
ぞれ同じ配線層を用いて形成されている。

【００７２】回路駆動用電源と基板接続用電源が分離さ
れていない従来の回路（図１５参照）では、電源線１お
よびグランド線２の下の領域には、基板との電気的接続
のための基板コンタクトプラグが設けられている。通
常、ラッチアップを生じないように多くの基板コンタク
トプラグが設けられている。

【００７３】本実施形態では、図７に示すように、回路
駆動用電源と基板接続用電源とが分離されており、基板
接続用電源である基板電源線１１および基板グランド線
１２の下に基板コンタクトプラグが設けられている。こ
のため、空き領域となるグランド線２の下の領域を低ノ
イズ化のために利用することができる。

【００７４】そこで本実施形態では、図７および図８に
示すように、グランド線２の下の領域において、ｐ−基
板２０の上にｎ＋領域４６が設けられており、基板コン
タクトプラグ３３を介してｎ＋領域４６とグランド線２
とが接続されている。このことによって、ｐ−基板２０
とｎ＋領域４６との間にｐｎ接合容量Ｃ４４Ｅが形成さ
れる。

【００７５】図９は、本実施形態のデジタル回路３００
の等価回路を示す。図１０は、デジタル回路３００にお
ける電源ノイズと基板電流との関係を説明する図であ
る。

【００７６】図１０に示す電源線対基板容量Ｃ４１は、
Ｎウェル１６とｐ−基板２０との間のｐｎ接合容量Ｃ４
４Ａと、ｐＭＯＳ５０のｐＭＯＳ領域５とＮウェル１６
とのｐｎ接合容量Ｃ４４Ｄとからなり、ｐｎ接合容量Ｃ
４４Ａが支配的である。つまり、以下の式１で表すこと
ができる。

【００７７】Ｃ４１＝Ｃ４４Ａ×Ｃ４４Ｄ／Ｃ４４Ａ＋Ｃ４４Ｄ（１）（ただし、Ｃ４４Ａ＞＞Ｃ４４Ｄ）一方、図１０に示す
グランド対基板間容量Ｃ４２は、グランド線２の下に位
置するｐｎ接合容量Ｃ４４Ｅと、ｎＭＯＳ６０のｎ＋拡
散６とｐ−基板２０との間の接合容量Ｃ４４Ｂとからな
る。つまり、以下の式２で表すことができる。

【００７８】Ｃ４２＝Ｃ４４Ｅ＋Ｃ４４Ｂ（２）電源線１のノイズは、電源線対基板容量Ｃ４１により基
板電流ｉ１を生じる。またグランド線２のノイズは、グ
ランド線対基板容量Ｃ４２により基板電流ｉ２を生じ
る。また、ｎＭＯＳ６０とｐＭＯＳ５０が切り換わると
きに生じる電源線ノイズとグランド線ノイズは逆位相で
あるので、基板電流ｉｓとｉ１、ｉ２の間には、以下の
式３の関係が成り立つ。

【００７９】ｉｓ＝ｉ１−ｉ２（３）電源線１のインダクタンスとグランド線２のインダクタ
ンスとがほぼ等しい場合、電源線１およびグランド線２
に生じる電圧変動の大きさはほぼ等しくなる。このた
め、電源線対基板容量Ｃ４１とグランド線対基板容量Ｃ
４２をほぼ等しくすれば、基板電流ｉｓをほぼ０にでき
る。つまり、基板結合ノイズが著しく低減される。従っ
て、グランド線対基板容量Ｃ４２と電源線対基板容量Ｃ
４１との差が小さくなるようにｐｎ接合容量Ｃ４４Ｅを
形成することによって、基板結合ノイズを低減すること
ができる。

【００８０】なお、グランド線対基板容量Ｃ４２と電源
線対基板容量Ｃ４１とがほぼ等しくなるように、接合容
量Ｃ４４Ｅの値を設定し、この設定値に基づいてグラン
ド線２の下のｎ＋拡散４６の面積を決定すれば、基板結
合ノイズをさらに低減することができる。

【００８１】また、本実施形態では、Ｎウェルを備える
ｐ型半導体基板上に設けられたデジタル回路について説
明したが、Ｐウェルを備えるｎ型半導体基板上に設けら
れたデジタル回路であっても同様の効果が得られる。

【００８２】また、本実施形態ではデジタル回路として
インバータを示したが、これに限定されない。例えば、
インバータの代わりにＡＮＤゲート、ＯＲゲート、フリ
ップフロップなどの他のデジタル回路であっても同様
に、本実施形態の配線構成を適用することによって基板
結合ノイズを低減する効果が得られる。

【００８３】また、本実施形態ではデジタル回路として
ＭＯＳトランジスタからなるインバータを用いたが、こ
れに限定されず、ＭＩＳトランジスタからなるインバー
タであってもよい。

【００８４】（実施形態４）スタンダードセル方式、ゲ
ートアレイ方式などによって製造される半導体集積回路
では、論理セルとしてデジタル回路が行列状に配置され
る。本実施形態では、上記実施形態１および３で述べた
デジタル回路を論理セルとして備える半導体集積回路の
配線構造を、図１１〜１３を参照しながら説明する。

【００８５】図１１は、本実施形態の半導体集積回路の
配線構造を示す。本実施形態の半導体集積回路４０１で
は、論理セルが行方向に延びるように配置された複数の
論理セル行４００を備える。

【００８６】各論理セル行４００は、共通の電源線１お
よびグランド線２、ならびに基板電源線１１および基板
グランド線１２に接続され、行状に配置されたデジタル
回路から構成されている。電源線１およびグランド線
２、ならびに基板電源線１１および基板グランド線１２
は、それぞれ行方向に平行に延びるように設けられてい
る。また、論理セル行４００において電源線１、基板電
源線１１、基板グランド線１２、グランド線２の順序で
配線されている。

【００８７】上述の配線構成とすることによって、各論
理セル行４００に設けられた電源線１は、互いに隣接す
る論理セル行４００に設けられたグランド線２と必ず対
向する。

【００８８】通常、論理セル行の間の領域は配線領域と
して使用される。しかしながら、本実施形態では、論理
セル行の間の領域にバイパスコンデンサを設けるバイパ
スコンデンサ領域１１０が設けられている。バイパスコ
ンデンサ領域１１０について図１２および図１３を参照
しながら以下にさらに説明する。

【００８９】図１２は、バイパスコンデンサ領域１１０
を示す図であり、図１３は、図１２のＩＶ−ＩＶ’線に
沿った断面図である。

【００９０】図１２および図１３に示すように、ｐ−基
板２０の電源線１の下に位置する領域には、ｐ＋領域５
５と、ｐ＋領域５５上に形成された絶縁膜７１と、絶縁
膜７１上に形成されたポリシリコンからなる電極５６と
を備えるバイパスコンデンサ２１１が設けられている。
バイパスコンデンサ２１１は、電極５６がコンタクトプ
ラグ３３Ａを介して電源線１に接続されており、ｐ＋領
域５５がシリサイド層７２およびコンタクトプラグ３３
Ｂを介してグランド線２に接続されている。

【００９１】本実施形態によれば、上記従来の技術で述
べたように、バイパスコンデンサ２１１を設けることに
よって、バイパスコンデンサ２１１に蓄えられた電荷に
よってデジタル回路が駆動される。従って、外部電源か
らインダクタを経て供給される電流量を抑えることがで
きるので、基板結合ノイズを低減できる。

【００９２】さらに本実施形態によれば、通常、配線領
域として使用される論理セル行の間の領域にバイパスコ
ンデンサ２１１を形成するので、半導体集積回路の規模
を拡大することがない。従って、上記従来の技術でバイ
パスコンデンサを設けることによって、半導体集積回路
の規模が増大するという不具合が軽減される。

【００９３】なお本実施形態では、図１３に示すよう
に、ｐ＋領域５５とコンタクトプラグ３３Ｂとの間にシ
リサイド層７２が形成されているが、シリサイド層７２
が形成されていなくとも同様に基板結合ノイズの低減効
果が得られる。但し、ｐ＋領域５５とコンタクトプラグ
３３Ｂとの間にシリサイド層７２を形成することによっ
て、ｐ＋領域５５とコンタクトプラグ３３Ｂとの間の接
触抵抗を低減することができるので好ましい。

【００９４】

【発明の効果】本発明によれば、ＡＤ混在ＬＳＩに適し
た配線構造を有する半導体集積回路が得られる。

【図面の簡単な説明】

【図１】図１は、実施形態１のデジタル回路のレイアウ
トを模式的に示す上面図である。

【図２】図２（ａ）は、図１に示すＩａ−Ｉａ’線に沿
った断面図であり、図２（ｂ）は、図１に示すＩｂ−Ｉ
ｂ’線に沿った断面図である。

【図３】図３は、図１に示すデジタル回路の等価回路を
表す図である。

【図４】図４は、実施形態２のデジタル回路のレイアウ
トを模式的に示す上面図である。

【図５】図５は、図４に示すII−II’線に沿った断面図
である。

【図６】図６は、図４に示すデジタル回路の等価回路を
表す図である。

【図７】図７は、実施形態３のデジタル回路のレイアウ
トを模式的に示す上面図である。

【図８】図８は、図７に示すIII−III’線に沿った断面
図である。

【図９】図９は、実施形態３のデジタル回路の等価回路
を表す図である。

【図１０】図１０は、実施形態３のデジタル回路におけ
る電源ノイズと基板電流との関係を説明する図である。

【図１１】図１１は、実施形態４の半導体集積回路の配
線構造を示す図である。

【図１２】図１２は、バイパスコンデンサ領域を示す図
である。

【図１３】図１３は、図１２のＩＶ−ＩＶ’線に沿った
断面図である。

【図１４】電源ノイズを説明するための図である。

【図１５】従来のデジタル回路を示す図である。

【図１６】従来のデジタル回路を示す図である。

【符号の説明】

１電源線２グランド線５ｐＭＯＳ領域６ｎＭＯＳ領域１１基板接続用電源線１２基板接続用グランド線１６Ｎウェル２０ｐ−基板２５、２６、３３、３３Ａ、３３Ｂ、３４コンタクト
プラグ３１配線３１ａ電源線下配線３１ｂグランド線下配線３５ｐ＋領域３６、４６ｎ＋領域５０ｐＭＯＳ５５ｐ＋領域５６電極６０ｎＭＯＳ７０ゲート配線７１ゲート絶縁膜７２シリサイド層８０抵抗９０負荷容量１００、１２０ｄ、１２０ｅ、２００、３００デジタ
ル回路１１０バイパスコンデンサ領域１１１、２１１バイパスコンデンサ１２０チップ領域１２１電源端子１２２グランド端子１２３入力端子１３０パッケージ領域１４０Ａ、１４０Ｂボンディングワイヤ１５０外部電源１９０内部負荷４００論理セル行４０１半導体集積回路１０００ＡＤ混在回路

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/118 Ｈ０１Ｌ 21/82 Ｌ 27/08 ３２１ＦＦターム(参考） 5F038 AC03 BH03 BH19 CA02 CA09 CD02 CD04 CD14 DF12 EZ20 5F048 AB02 AB03 AB04 AC03 BB05 BF11 5F064 AA03 AA04 BB07 BB21 CC12 CC23 DD05 DD10 EE05 EE17 EE26 EE27 EE52

Claims

【特許請求の範囲】

【請求項１】半導体基板上に設けられ、互いに接続さ
れたｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｐＭ
ＩＳＦＥＴに接続された電源線と、上記ｎＭＩＳＦＥＴ
に接続されたグランド線と、上記ｐＭＩＳＦＥＴまたは
上記ｎＭＩＳＦＥＴのボディ領域に接続された少なくと
も１つの配線とを有し、上記電源線または上記グランド線のいずれか一方と上記
少なくとも１つの配線との間に配線間容量が形成されて
いる半導体集積回路。
【請求項２】請求項１に記載の半導体集積回路におい
て、上記少なくとも１つの配線は、上記ｐＭＩＳＦＥＴのボ
ディ領域に接続された基板電源線と、上記ｎＭＩＳＦＥ
Ｔのボディ領域に接続された基板グランド線であり、上記電源線と上記基板グランド線の間、および上記グラ
ンド配線と上記基板電源線との間に配線間容量が形成さ
れていることを特徴とする半導体集積回路。
【請求項３】半導体基板上に設けられ、互いに接続さ
れているｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記
ｎＭＩＳＦＥＴに接続されたグランド線とを有し、上記グランド線は、分岐して上記ｎＭＩＳＦＥＴのボデ
ィ領域にｐｎ接合を介して接続されていることを特徴と
する半導体集積回路。
【請求項４】互いに接続されたｐＭＩＳＦＥＴおよび
ｎＭＩＳＦＥＴと、上記ｐＭＩＳＦＥＴに接続された電
源線と、上記ｎＭＩＳＦＥＴに接続されたグランド線と
を有する複数のセルと、互いに隣接する２つのセルにおいて、一方のセルに接続
された上記電源線およびもう一方のセルに接続された上
記グランド線の間に接続されたコンデンサと、を備えていることを特徴とする半導体集積回路。