JP2003133425A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2003133425A JP2003133425A JP2001332526A JP2001332526A JP2003133425A JP 2003133425 A JP2003133425 A JP 2003133425A JP 2001332526 A JP2001332526 A JP 2001332526A JP 2001332526 A JP2001332526 A JP 2001332526A JP 2003133425 A JP2003133425 A JP 2003133425A
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Abstract
導体集積回路を提供する。 【解決手段】 図2(a)に示すように、電源線1の下
には、絶縁膜を介して電源線1に対向する、電源線下配
線31aが設けられており、基板グランド線12と配線
31を介して接続されている。電源線下配線31aは、
配線31と同じ下層配線層を用いて形成されている。さ
らに、図2(b)に示すように、グランド線2の下に
は、絶縁膜を介してグランド線2に対向するグランド線
下配線31bが設けられており、基板電源線11と配線
31を介して接続されている。グランド線下配線31b
は、配線31および電源線下配線31aと同じ下層配線
層を用いて形成されている。このことによって、図2
(a)および(b)に示すように配線間容量C45aお
よびC45bが形成される。
Description
ナログ回路とを混載したAD混在LSIに関し、特に、
基板結合ノイズの低減に関する。
ア情報システムでは、デジタル信号のみならずアナログ
信号も扱う必要がある。このため、デジタル回路とA/
D変換器などのアナログ回路との両者を用いたシステム
を作ることが要求されている。近年の微細化、高集積化
技術の進歩に伴う高性能化および低コスト化の傾向によ
り、アナログ回路とデジタル回路とが1チップに搭載さ
れるようになっている。
に搭載されたアナログ・デジタル混在LSI(以下、A
D混在LSIと称する)では、アナログ回路とデジタル
回路とが同一基板上に形成されており、このために生じ
るデジタル回路とアナログ回路との間に発生する基板結
合ノイズが、アナログ回路の動作に影響を与えることが
大きな問題となっている。
路の電源ノイズである。デジタル回路の電源ノイズは、
デジタルブロックやI/Oバッファ等がスイッチングす
る際に流れる電源電流が、パッケージのリードおよびワ
イヤ等のインダクタを通過するときに生じる。このよう
な電源ノイズを、図14を参照しながら説明する。
備える回路を示す模式図である。図14に示すように、
AD混在LSIチップが備えるAD混在回路1000
は、チップ領域120と、パッケージ領域130とから
構成される。チップ領域120に設けられている電源端
子121およびグランド端子122は、ボンディングワ
イヤ140Aおよび140Bを介して、パッケージ領域
130に設けられた外部電源150にそれぞれ接続され
ている。図14に示すIAおよびIBは、ボンディング
ワイヤ140Aおよび140Bのそれぞれのインダクタ
ンス(以下、インダクタIAおよびインダクタIBと称
する)を表す。
0d(ここでは、代表的なデジタル回路としてインバー
タを示す)において、入力端子123に入力される信号
がLからHに変化するとき、図14の矢印で示す電流パ
スを経て放電電流が流れる。
子121に接続されているインダクタIAを通過する電
流の向きと、グランド端子122に接続されているイン
ダクタIBを通過する電流の向きとが、チップ領域12
0側から見て互いに逆である。このため、電源端子12
1とグランド端子122には、それぞれ互いに逆位相の
ノイズが発生する。電源電圧をVdd、グランド電圧を
Vss、ノイズによる最大電圧変動幅をVnとすると、
電源端子121にはVdd−Vn、グランド端子122
にはVss+Vnの初期電圧変動が生じ、続いてLRC
回路によるリンギング動作が現れ、電源端子121とグ
ランド端子122とにおいて、位相が逆の対称性のある
電源ノイズが現れる。
ては、AD混在回路1000内、または、AD混在回路
1000が設けられているプリント基板にバイパスコン
デンサを設ける方法が代表的である。
チップ領域120内にバイパスコンデンサ111が設け
られている。このことによって、バイパスコンデンサ1
11に蓄えられた電荷によって内部負荷190が駆動さ
れるので、外部電源150からインダクタIAおよびイ
ンダクタIBを通って供給される電流量を抑えることが
でき、電源ノイズを低減できる。
D混在回路1000では、デジタル回路120d)の近
くに配置するほど電源ノイズ低減効果があるので、最も
ノイズを低減するためには、動作している回路とほぼ同
じ場所に配置することが好ましい。しかしながら、図1
4に示すように、チップ領域120内にバイパスコンデ
ンサ111を設けるとAD混在回路1000が大きくな
り、AD混在LSIチップの面積が増大するという不具
合がある。
構について説明する。図15は、上記従来のAD混在L
SIチップに設けられたデジタル回路120dを示す回
路図である。
に示すように、デジタル回路120dのグランド線が、
コンタクトプラグを介して基板と直接接続されている。
このため、グランド線の電源ノイズは基板に伝わる。一
方、グランド線ほど直接的ではないが、電源線の電源ノ
イズもNウェルのpn接合容量を介して基板に伝わる。
路駆動用電源と基板接続用電源とに電源を分離し、2系
統の電源を用いたデジタル回路が特開平7−19318
9号公報および特開2000−36561号公報に開示
されている。これを図16に示す。
回路120eでは、グランド線が基板と接続されていな
いため、グランド線のノイズは基板に注入されない。ゲ
ートのスイッチングに伴うソース−基板間およびドレイ
ン−基板間のpn接合容量によって電源ノイズが伝達さ
れ、基板結合ノイズは依然発生するが、上記公報に記載
の方法は基板結合ノイズ低減に有効である。
来の技術では、AD混在設計において、スタンダードセ
ル方式やゲートアレイ方式などに適した具体的なデジタ
ル回路の配線構造については何も示唆していない。
は、ノイズ対策の他にも、チップ面積の縮小、ラッチア
ップ耐性の向上等の考慮すべき項目がある。
線構造を有するデジタル回路が要求されているが、その
配線技術は未だ確立されていないのが実情である。
であり、その目的は、AD混在設計に適した配線構造を
有する半導体集積回路を提供することにある。
は、半導体基板上に設けられ、互いに接続されたpMI
SFETおよびnMISFETと、上記pMISFET
に接続された電源線と、上記nMISFETに接続され
たグランド線と、上記pMISFETまたは上記nMI
SFETのボディ領域に接続された少なくとも1つの配
線とを有し、上記電源線または上記グランド線のいずれ
か一方と上記少なくとも1つの配線との間に配線間容量
が形成されている。
に発生した電源ノイズは、少なくとも1つの配線との間
に形成された配線間容量を通じて、pMISFETのボ
ディ領域に正位相で注入される。このため、pMISF
ETに接続された電源線に発生した逆位相の電源ノイズ
が打ち消され、基板結合ノイズが低減される。
は、少なくとも1つの配線との間に形成された配線間容
量を通じて、nMISFETのボディ領域に注入され
る。このため、nMISFETに接続された電源線に発
生した逆位相の電源ノイズが打ち消され、基板結合ノイ
ズが低減される。
SFETのボディ領域に接続された基板電源線と、上記
nMISFETのボディ領域に接続された基板グランド
線であり、上記電源線と上記基板グランド線の間、およ
び上記グランド配線と上記基板電源線との間に配線間容
量が形成されている構成としてもよい。
に設けられ、互いに接続されているpMISFETおよ
びnMISFETと、上記nMISFETに接続された
グランド線とを有し、上記グランド線は、分岐して上記
nMISFETのボディ領域にpn接合を介して接続さ
れている。
ディ領域にpn接合を介して接続することによって、n
MISFETのボディ領域を通じてグランド線に流れる
電流が増大し、nMISFETのボディ領域を通じて半
導体基板に流れる電流が小さくなるので、基板結合ノイ
ズを低減することができる。
れたpMISFETおよびnMISFETと、上記pM
ISFETに接続された電源線と、上記nMISFET
に接続されたグランド線とを有する複数のセルと、互い
に隣接する2つのセルにおいて、一方のセルに接続され
た上記電源線、およびもう一方のセルに接続された上記
グランド線の間に接続されたコンデンサとを備えてい
る。
ンダクタを介して接続されている場合に、コンデンサに
蓄えられた電荷によって駆動される。このため、外部電
源からインダクタを経て供給される電流量を抑制するこ
とでき、基板結合ノイズを低減することができる。さら
に、通常は配線領域として使用される、互いに隣接する
2つのセルの間の領域にコンデンサを形成するので、半
導体集積回路の規模の拡大を抑制することができる。
て、図を参照しながら説明する。なお、簡単のために、
各実施形態に共通する構成要素は、同一の参照符号で示
す。また、本明細書中では、特に記載のない限り「接
続」とは「電気的接続」を意味する。さらに本明細書中
では、pチャネルMOSトランジスタをpMOS、nチ
ャネルMOSトランジスタをpMOSと略して記載す
る。
タル回路100のレイアウトを模式的に示す上面図であ
る。また、図2(a)は、図1に示すIa−Ia’線に
沿った断面図であり、図2(b)は、図1に示すIb−
Ib’線に沿った断面図である。
に示すように、Nウェル16が形成されたp型半導体基
板(以下、p−基板と称する)20上に設けられてい
る。p−基板20は、Nウェル16内に形成されたpM
OS領域5と、Nウェル16の外に形成されたnMOS
領域6とを有する。
には、pMOS50およびnMOS60に共通のゲート
となる、ポリシリコンからなるゲート配線70が設けら
れており、pMOS50とnMOS60とは、配線31
によって接続されている。つまり、pMOS50および
nMOS60からなるインバータが設けられている。ま
た、pMOS50は電源線1に、nMOS60はグラン
ド線2に、それぞれコンタクトプラグ34を介して接続
されている。
たn+領域36からコンタクトプラグ26を介して基板
電源線11と接続されており、p−基板20は、p−基
板20上に形成されたp+領域35からコンタクトプラ
グ25を介して基板グランド線12と接続されている。
つまり、基板電源線11はpMOS50のボディ領域
に、基板グランド線はnMOS60のボディ領域にそれ
ぞれ接続されている。なお、図1には、コンタクトプラ
グ25および26は、それぞれ1つずつしか示されてい
ないが、実際にはラッチアップを生じないためにそれぞ
れ複数のコンタクトプラグが設けられている。
および基板グランド線12は、図2(a)(または図2
(b))に示すように、それぞれ上層配線層を用いて形
成されている。
に、電源線1の下には、絶縁膜を介して電源線1に対向
する、電源線下配線31aが設けられており、基板グラ
ンド線12と配線31を介して接続されている。電源線
下配線31aは、配線31と同じ下層配線層を用いて形
成されている。
ランド線12に電圧が印加されたときに、異なる電位の
電源線下配線31aが絶縁膜を挟んで電源線1に対向す
るので、図2(a)に示すように配線間容量C45aが
形成される。
に、グランド線2の下には、絶縁膜を介してグランド線
2に対向するグランド線下配線31bが設けられてお
り、基板電源線11と配線31を介して接続されてい
る。グランド線下配線31bは、配線31および電源線
下配線31aと同じ下層配線層を用いて形成されてい
る。
板電源線11に電圧が印加されたときに、異なる電位の
グランド線下配線31bが絶縁膜を挟んで対向するの
で、図2(b)に示すように配線間容量C45bが形成
される。
動作を、図3を参照しながら説明する。図3は、図1に
示すデジタル回路100の等価回路を表す図である。な
お、ここではp−基板20内の抵抗成分は無視してい
る。
0に放電電流が流れる場合、グランド線2に電源ノイズ
が発生し、同時に電源線1にはグランド線2に発生した
電源ノイズと逆位相の電源ノイズが発生する。
板電源線11との間には配線間容量C45bが形成され
ているので、グランド線2に発生した電源ノイズは、配
線間容量C45bを通じて基板電源線11に正位相で伝
わり、Nウェル16に注入される。pMOS50に接続
された電源線1とNウェル16に接続された基板電源線
11とは分離されているので、pMOS領域5とNウェ
ル16との間には、pn接合容量C44Aが形成され
る。Nウェル16に正位相で注入された電源ノイズによ
って、pn接合容量C44Aには逆バイアスの電圧が印
加され、電源ノイズを正位相で電源線1に伝える。この
ため、電源線1に発生した逆位相の電源ノイズが打ち消
され、基板結合ノイズが低減される。
0に充電電流が流れる場合、電源線1に電源ノイズが発
生し、同時にグランド線2には電源線1に発生した電源
ノイズと逆位相の電源ノイズが発生する。
ランド線12の間には配線間容量C45aが形成されて
いるので、電源線1に発生した電源ノイズは、配線間容
量C45aを通じて基板グランド線12に正位相で伝わ
り、p−基板20に注入される。nMOS60に接続さ
れたグランド線2とp−基板20に接続された基板グラ
ンド線12とは分離されているので、nMOS領域6と
p−基板20との間には、pn接合容量C44Bが形成
される。p−基板20に正位相で注入された電源ノイズ
によって、pn接合容量C44Bには逆バイアスの電圧
が印加され、電源ノイズを正位相でグランド線2に伝え
る。このため、グランド線2に発生した逆位相の電源ノ
イズが打ち消され、基板結合ノイズが低減される。
ば、基板結合ノイズが低減された半導体集積回路が得ら
れる。
p型半導体基板上に設けられたデジタル回路について説
明したが、Pウェルを備えるn型半導体基板上に設けら
れたデジタル回路であっても同様の効果が得られる。
インバータを示したが、これに限定されない。例えば、
インバータの代わりにANDゲート、ORゲート、フリ
ップフロップなどの他のデジタル回路であっても同様
に、本実施形態の配線構成を適用することによって基板
結合ノイズを低減する効果が得られる。
MOSトランジスタからなるインバータを用いたが、こ
れに限定されず、MISトランジスタからなるインバー
タであってもよい。
をマトリクス状に複数配置した半導体集積回路とする場
合には、基板電源線11、基板グランド線12、電源線
下配線31aおよびグランド下配線31bを、行方向
(図1における横方向)に配置された全てのデジタル回
路100で共有する構成としてもよい。ただし、このと
き、行方向に配置された電源線下配線31aと基板グラ
ンド線12との間、およびグランド下配線31bと基板
電源線11との間が、行方向に配置されたデジタル回路
100のうちの少なくとも1つの内部で、あるいはデジ
タル回路100の外部で接続されていればよく、それ以
外のデジタル回路100では図1に示すような配線31
を特に設けなくてもよい。
線2が上層配線層を用いて設けられているが、本実施形
態において説明した配線間容量C45aおよびC45b
が得られる構成であればよい。従って、必ずしも電源線
1全体およびグランド線2全体を上層配線層を用いて形
成する必要はない。
ド線2、基板電源線11および基板グランド線12を上
層配線層を用いて、配線31、電源線下配線31aおよ
びグランド下配線31bを下層配線層を用いて配置する
構成としたが、全て上下逆の配線層を用いて配置する構
成としてもよい。
のいずれか一方を形成するだけでも、回路全体として基
板結合ノイズを低減する効果を発揮することができる。
特に、本実施形態に示すように、配線間容量C45aお
よびC45bの両方を形成することが可能な構成とする
ことが好ましい。
タル回路200のレイアウトを模式的に示す上面図であ
る。また、図5は、図4に示すII−II’線に沿った断面
図である。
に示すように、Nウェル16が形成されたp−基板20
上に設けられている。p−基板20は、Nウェル16内
に形成されたpMOS領域5と、Nウェル16の外に形
成されたnMOS領域6とを有する。
には、pMOS50およびnMOS60に共通のゲート
となる、ポリシリコンからなるゲート配線70が設けら
れており、pMOS50とnMOS60とは、配線31
によって接続されている。つまり、pMOS50および
nMOS60からなるインバータが設けられている。ま
た、pMOS50は電源線1に、nMOS60はグラン
ド線2に、それぞれコンタクトプラグ34を介して接続
されている。
たn+領域36からコンタクトプラグ26を介して基板
電源線11と接続されており、p−基板20は、p−基
板20上に形成されたp+領域35からコンタクトプラ
グ25を介して基板グランド線12と接続されている。
つまり、基板電源線11はpMOS50のボディ領域
に、基板グランド線はnMOS60のボディ領域にそれ
ぞれ接続されている。
および基板グランド線12は、図5に示すように、それ
ぞれ同じ配線層を用いて形成されている。特に、グラン
ド線2と基板電源線11とは、図4および図5に示すよ
うに、互いに隣り合うように配線されている。グランド
線2と基板電源線11とは、異なる電位が印加されるた
め、グランド線2と基板電源線11との間には配線間容
量C45cが形成される。
ジタル回路200の動作を説明する。図6は、図4に示
すデジタル回路200の等価回路を表す図である。な
お、ここではp−基板20内の抵抗成分は無視してい
る。
00の回路構成は上記実施形態1のデジタル回路100
とほとんど同じ構成であり、電源線1と基板グランド線
12との間に配線間容量が形成されない点が異なるのみ
である。
て、nMOS60に放電電流が流れる場合、グランド線
2に電源ノイズが発生し、同時に電源線1にはグランド
線2に発生した電源ノイズと逆位相の電源ノイズが発生
する。
板電源線11との間には配線間容量C45cが形成され
ているので、グランド線2に発生した電源ノイズは、配
線間容量C45cを通じて基板電源線11に正位相で伝
わり、Nウェル16に注入される。pMOS50に接続
された電源線1とNウェル16とに接続された基板電源
線11とは分離されているので、pMOS領域5とNウ
ェル16との間には、pn接合容量C44Aが形成され
る。Nウェル16に正位相で注入された電源ノイズによ
って、pn接合容量C44Aには逆バイアスの電圧が印
加され、電源ノイズを正位相で電源線1に伝える。この
ため、電源線1に発生した逆位相の電源ノイズが打ち消
され、基板結合ノイズが低減される。つまり、上記実施
形態1と同様に基板結合ノイズを低減することができ
る。
異なる配線層を用いて形成してもよいが、本実施形態の
ように、グランド線2と基板電源線11とを同一の配線
層を用いて形成すれば、グランド線2と基板電源線11
との間の距離が短くなり、大きな容量が形成できるので
好ましい。
電源線11とが互いに隣り合うように配置されている。
しかし、グランド線2と電源線1とを入れ替え、基板電
源線11と基板グランド線12とを入れ替えた構造、す
なわち電源線1と基板グランド線12とが隣り合うよう
に配置されていてもよい。このとき、電源線1と基板グ
ランド線12との間に配線間容量が形成される。このた
め、等価回路は図3に示す回路とほとんど同じ構成とな
り、グランド線2と基板電源線11との間に配線間容量
が形成されない点が異なるのみである。従って、上記実
施形態1と同様に基板結合ノイズを低減することができ
る。
ば、基板結合ノイズが低減された半導体集積回路が得ら
れる。
p型半導体基板上に設けられたデジタル回路について説
明したが、Pウェルを備えるn型半導体基板上に設けら
れたデジタル回路であっても同様の効果が得られる。
インバータを示したが、これに限定されない。例えば、
インバータの代わりにANDゲート、ORゲート、フリ
ップフロップなどの他のデジタル回路であっても同様
に、本実施形態の配線構成を適用することによって基板
結合ノイズを低減する効果が得られる。
MOSトランジスタからなるインバータを用いたが、こ
れに限定されず、MISトランジスタからなるインバー
タであってもよい。
ル回路では、基板接続用電源線を回路駆動用電源線と分
離するので、分離しない場合に比べて電源ノイズが基板
に伝わることが大幅に抑制されている。しかしながら、
MOSトランジスタのソースの接合容量を通じて、電源
ノイズは依然として基板に伝わる。
スタのソースの接合容量に起因する基板結合ノイズを低
減することが可能なデジタル回路を説明する。
のレイアウトを模式的に示す上面図である。また、図8
は、図7に示すIII−III’線に沿った断面図である。
に示すように、Nウェル16が形成されたp−基板20
上に設けられている。p−基板20は、Nウェル16内
に形成されたpMOS領域5と、Nウェル16の外に形
成されたnMOS領域6とを有する。
には、pMOS50およびnMOS60に共通のゲート
となる、ポリシリコンからなるゲート配線70が設けら
れており、pMOS50とnMOS60とは、配線31
によって接続されている。つまり、pMOS50および
nMOS60からなるインバータが設けられている。ま
た、pMOS50は電源線1に、nMOS60はグラン
ド線2に、それぞれコンタクトプラグ34を介して接続
されている。
たn+領域36から基板コンタクトプラグ26を介して
基板電源線11と接続されており、p−基板20は、p
−基板20上に形成されたp+領域35から基板コンタ
クトプラグ25を介して基板グランド線12と接続され
ている。つまり、基板電源線11はpMOS50のボデ
ィ領域に、基板グランド線はnMOS60のボディ領域
にそれぞれ接続されている。
および基板グランド線12は、図8に示すように、それ
ぞれ同じ配線層を用いて形成されている。
れていない従来の回路(図15参照)では、電源線1お
よびグランド線2の下の領域には、基板との電気的接続
のための基板コンタクトプラグが設けられている。通
常、ラッチアップを生じないように多くの基板コンタク
トプラグが設けられている。
駆動用電源と基板接続用電源とが分離されており、基板
接続用電源である基板電源線11および基板グランド線
12の下に基板コンタクトプラグが設けられている。こ
のため、空き領域となるグランド線2の下の領域を低ノ
イズ化のために利用することができる。
示すように、グランド線2の下の領域において、p−基
板20の上にn+領域46が設けられており、基板コン
タクトプラグ33を介してn+領域46とグランド線2
とが接続されている。このことによって、p−基板20
とn+領域46との間にpn接合容量C44Eが形成さ
れる。
の等価回路を示す。図10は、デジタル回路300にお
ける電源ノイズと基板電流との関係を説明する図であ
る。
Nウェル16とp−基板20との間のpn接合容量C4
4Aと、pMOS50のpMOS領域5とNウェル16
とのpn接合容量C44Dとからなり、pn接合容量C
44Aが支配的である。つまり、以下の式1で表すこと
ができる。
グランド対基板間容量C42は、グランド線2の下に位
置するpn接合容量C44Eと、nMOS60のn+拡
散6とp−基板20との間の接合容量C44Bとからな
る。つまり、以下の式2で表すことができる。
板電流i1を生じる。またグランド線2のノイズは、グ
ランド線対基板容量C42により基板電流i2を生じ
る。また、nMOS60とpMOS50が切り換わると
きに生じる電源線ノイズとグランド線ノイズは逆位相で
あるので、基板電流isとi1、i2の間には、以下の
式3の関係が成り立つ。
ンスとがほぼ等しい場合、電源線1およびグランド線2
に生じる電圧変動の大きさはほぼ等しくなる。このた
め、電源線対基板容量C41とグランド線対基板容量C
42をほぼ等しくすれば、基板電流isをほぼ0にでき
る。つまり、基板結合ノイズが著しく低減される。従っ
て、グランド線対基板容量C42と電源線対基板容量C
41との差が小さくなるようにpn接合容量C44Eを
形成することによって、基板結合ノイズを低減すること
ができる。
線対基板容量C41とがほぼ等しくなるように、接合容
量C44Eの値を設定し、この設定値に基づいてグラン
ド線2の下のn+拡散46の面積を決定すれば、基板結
合ノイズをさらに低減することができる。
p型半導体基板上に設けられたデジタル回路について説
明したが、Pウェルを備えるn型半導体基板上に設けら
れたデジタル回路であっても同様の効果が得られる。
インバータを示したが、これに限定されない。例えば、
インバータの代わりにANDゲート、ORゲート、フリ
ップフロップなどの他のデジタル回路であっても同様
に、本実施形態の配線構成を適用することによって基板
結合ノイズを低減する効果が得られる。
MOSトランジスタからなるインバータを用いたが、こ
れに限定されず、MISトランジスタからなるインバー
タであってもよい。
ートアレイ方式などによって製造される半導体集積回路
では、論理セルとしてデジタル回路が行列状に配置され
る。本実施形態では、上記実施形態1および3で述べた
デジタル回路を論理セルとして備える半導体集積回路の
配線構造を、図11〜13を参照しながら説明する。
配線構造を示す。本実施形態の半導体集積回路401で
は、論理セルが行方向に延びるように配置された複数の
論理セル行400を備える。
よびグランド線2、ならびに基板電源線11および基板
グランド線12に接続され、行状に配置されたデジタル
回路から構成されている。電源線1およびグランド線
2、ならびに基板電源線11および基板グランド線12
は、それぞれ行方向に平行に延びるように設けられてい
る。また、論理セル行400において電源線1、基板電
源線11、基板グランド線12、グランド線2の順序で
配線されている。
理セル行400に設けられた電源線1は、互いに隣接す
る論理セル行400に設けられたグランド線2と必ず対
向する。
して使用される。しかしながら、本実施形態では、論理
セル行の間の領域にバイパスコンデンサを設けるバイパ
スコンデンサ領域110が設けられている。バイパスコ
ンデンサ領域110について図12および図13を参照
しながら以下にさらに説明する。
を示す図であり、図13は、図12のIV−IV’線に
沿った断面図である。
板20の電源線1の下に位置する領域には、p+領域5
5と、p+領域55上に形成された絶縁膜71と、絶縁
膜71上に形成されたポリシリコンからなる電極56と
を備えるバイパスコンデンサ211が設けられている。
バイパスコンデンサ211は、電極56がコンタクトプ
ラグ33Aを介して電源線1に接続されており、p+領
域55がシリサイド層72およびコンタクトプラグ33
Bを介してグランド線2に接続されている。
べたように、バイパスコンデンサ211を設けることに
よって、バイパスコンデンサ211に蓄えられた電荷に
よってデジタル回路が駆動される。従って、外部電源か
らインダクタを経て供給される電流量を抑えることがで
きるので、基板結合ノイズを低減できる。
域として使用される論理セル行の間の領域にバイパスコ
ンデンサ211を形成するので、半導体集積回路の規模
を拡大することがない。従って、上記従来の技術でバイ
パスコンデンサを設けることによって、半導体集積回路
の規模が増大するという不具合が軽減される。
に、p+領域55とコンタクトプラグ33Bとの間にシ
リサイド層72が形成されているが、シリサイド層72
が形成されていなくとも同様に基板結合ノイズの低減効
果が得られる。但し、p+領域55とコンタクトプラグ
33Bとの間にシリサイド層72を形成することによっ
て、p+領域55とコンタクトプラグ33Bとの間の接
触抵抗を低減することができるので好ましい。
た配線構造を有する半導体集積回路が得られる。
トを模式的に示す上面図である。
った断面図であり、図2(b)は、図1に示すIb−I
b’線に沿った断面図である。
表す図である。
トを模式的に示す上面図である。
である。
表す図である。
トを模式的に示す上面図である。
図である。
を表す図である。
る電源ノイズと基板電流との関係を説明する図である。
線構造を示す図である。
である。
断面図である。
プラグ 31 配線 31a 電源線下配線 31b グランド線下配線 35 p+領域 36、46 n+領域 50 pMOS 55 p+領域 56 電極 60 nMOS 70 ゲート配線 71 ゲート絶縁膜 72 シリサイド層 80 抵抗 90 負荷容量 100、120d、120e、200、300 デジタ
ル回路 110 バイパスコンデンサ領域 111、211 バイパスコンデンサ 120 チップ領域 121 電源端子 122 グランド端子 123 入力端子 130 パッケージ領域 140A、140B ボンディングワイヤ 150 外部電源 190 内部負荷 400 論理セル行 401 半導体集積回路 1000 AD混在回路
Claims (4)
- 【請求項1】 半導体基板上に設けられ、互いに接続さ
れたpMISFETおよびnMISFETと、上記pM
ISFETに接続された電源線と、上記nMISFET
に接続されたグランド線と、上記pMISFETまたは
上記nMISFETのボディ領域に接続された少なくと
も1つの配線とを有し、 上記電源線または上記グランド線のいずれか一方と上記
少なくとも1つの配線との間に配線間容量が形成されて
いる半導体集積回路。 - 【請求項2】 請求項1に記載の半導体集積回路におい
て、 上記少なくとも1つの配線は、上記pMISFETのボ
ディ領域に接続された基板電源線と、上記nMISFE
Tのボディ領域に接続された基板グランド線であり、 上記電源線と上記基板グランド線の間、および上記グラ
ンド配線と上記基板電源線との間に配線間容量が形成さ
れていることを特徴とする半導体集積回路。 - 【請求項3】 半導体基板上に設けられ、互いに接続さ
れているpMISFETおよびnMISFETと、上記
nMISFETに接続されたグランド線とを有し、 上記グランド線は、分岐して上記nMISFETのボデ
ィ領域にpn接合を介して接続されていることを特徴と
する半導体集積回路。 - 【請求項4】 互いに接続されたpMISFETおよび
nMISFETと、上記pMISFETに接続された電
源線と、上記nMISFETに接続されたグランド線と
を有する複数のセルと、 互いに隣接する2つのセルにおいて、一方のセルに接続
された上記電源線およびもう一方のセルに接続された上
記グランド線の間に接続されたコンデンサと、 を備えていることを特徴とする半導体集積回路。
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