JP2003017603A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 素子面積を拡大することなく寄生トランジス
タの動作を抑制し、ラッチアップ耐量を向上させる。ま
た、エピタキシャル層の膜厚及び濃度、並びに熱処理条
件に依存しない低抵抗の素子分離拡散層を形成すること
を目的としている。 【解決手段】 ｐ型シリコン基板１の所定部分の表層に
ｎ型の埋め込み拡散層２が形成され、この埋め込み拡散
層２を囲むようにシリコン基板１内にｐ型の第１高濃度
分離拡散層３が形成されている。シリコン基板１、埋め
込み拡散層２および第１高濃度分離拡散層３上にｎ型の
エピタキシャル層４が形成され、第１高濃度分離拡散層
３上のエピタキシャル層４内にｐ型の第２高濃度分離拡
散層５ｃが形成されている。第２高濃度分離拡散層５ｃ
上に、エピタキシャル層４を複数の島領域Ａ，Ｂに分離
するｐ型の低濃度分離拡散層５ａが形成されている。
タの動作を抑制し、ラッチアップ耐量を向上させる。ま
た、エピタキシャル層の膜厚及び濃度、並びに熱処理条
件に依存しない低抵抗の素子分離拡散層を形成すること
を目的としている。 【解決手段】 ｐ型シリコン基板１の所定部分の表層に
ｎ型の埋め込み拡散層２が形成され、この埋め込み拡散
層２を囲むようにシリコン基板１内にｐ型の第１高濃度
分離拡散層３が形成されている。シリコン基板１、埋め
込み拡散層２および第１高濃度分離拡散層３上にｎ型の
エピタキシャル層４が形成され、第１高濃度分離拡散層
３上のエピタキシャル層４内にｐ型の第２高濃度分離拡
散層５ｃが形成されている。第２高濃度分離拡散層５ｃ
上に、エピタキシャル層４を複数の島領域Ａ，Ｂに分離
するｐ型の低濃度分離拡散層５ａが形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特にＢｉ−ＣＭＯＳ集積回路にお
けるラッチアップ耐量の向上に関するものである。
その製造方法に係り、特にＢｉ−ＣＭＯＳ集積回路にお
けるラッチアップ耐量の向上に関するものである。
【０００２】
【従来の技術】従来より、バイポーラ（Bipolar）トラ
ンジスタとＣＭＯＳトランジスタを同一基板に搭載した
Ｂｉ−ＣＭＯＳ集積回路が製造されている。また、近年
では、Ｂｉ−ＣＭＯＳ集積回路の微細化技術、特にバイ
ポーラトランジスタの微細化技術が提案されている。そ
の一例として、バイポーラトランジスタが形成される領
域における素子分離領域の占有率が高いという問題を解
決するため、トレンチ形成技術を用いた素子分離による
Ｂｉ−ＣＭＯＳ集積回路の微細化技術が多数提案されて
いる。しかし、トレンチ形成技術は、技術的な難易度、
製造コスト等に関して問題があるため、接合形成による
分離技術も継続して採用されている。
ンジスタとＣＭＯＳトランジスタを同一基板に搭載した
Ｂｉ−ＣＭＯＳ集積回路が製造されている。また、近年
では、Ｂｉ−ＣＭＯＳ集積回路の微細化技術、特にバイ
ポーラトランジスタの微細化技術が提案されている。そ
の一例として、バイポーラトランジスタが形成される領
域における素子分離領域の占有率が高いという問題を解
決するため、トレンチ形成技術を用いた素子分離による
Ｂｉ−ＣＭＯＳ集積回路の微細化技術が多数提案されて
いる。しかし、トレンチ形成技術は、技術的な難易度、
製造コスト等に関して問題があるため、接合形成による
分離技術も継続して採用されている。
【０００３】以下、従来の半導体装置およびその製造方
法について説明する。先ず、従来の半導体装置（Ｂｉ−
ＣＭＯＳ集積回路）について説明する。図２３および図
２４は、従来の半導体装置を説明するための断面図であ
る。詳細には、図２３は、従来のＢｉ−ＣＭＯＳ集積回
路のうち、ｐ型拡散抵抗素子が形成される第１島領域、
ｎｐｎトランジスタが形成される第２島領域、およびそ
れらを分離する素子分離領域を示している。図２４は、
従来のＢｉ−ＣＭＯＳ集積回路のうち、ＣＭＯＳトラン
ジスタが形成される第３島領域を示している。
法について説明する。先ず、従来の半導体装置（Ｂｉ−
ＣＭＯＳ集積回路）について説明する。図２３および図
２４は、従来の半導体装置を説明するための断面図であ
る。詳細には、図２３は、従来のＢｉ−ＣＭＯＳ集積回
路のうち、ｐ型拡散抵抗素子が形成される第１島領域、
ｎｐｎトランジスタが形成される第２島領域、およびそ
れらを分離する素子分離領域を示している。図２４は、
従来のＢｉ−ＣＭＯＳ集積回路のうち、ＣＭＯＳトラン
ジスタが形成される第３島領域を示している。
【０００４】図２３および図２４において、参照符号１
はｐ型のシリコン基板、２はｎ型の埋め込み拡散層、３
はシリコン基板１内に形成され、下層部（深層部）素子
分離となるｐ型の第１高濃度分離拡散層、４はｎ型のエ
ピタキシャル層を示している。参照符号５ａはエピタキ
シャル層４内に形成され、上層部素子分離となるｐ型の
低濃度分離拡散層、５ｂは低濃度分離拡散層と同時にエ
ピタキシャル層４の第３島領域Ｃに形成され、ＮＭＯＳ
トランジスタが形成されるｐ型ウェル領域、６は第３島
領域Ｃに形成され、ＰＭＯＳトランジスタが形成される
ｎ型ウェル領域を示している。参照符号７はＭＯＳトラ
ンジスタのゲート電極、８ａは電極形成領域となるｎ型
拡散領域、８ｂはバイポーラトランジスタを構成するｎ
型拡散領域、８ｃはＮＭＯＳトランジスタのソースドレ
イン領域となるｎ型拡散領域、９ａはｐ型拡散抵抗素子
を構成するｐ型拡散領域、９ｂはバイポーラトランジス
タを構成するｐ型拡散領域、９ｃはＰＭＯＳトランジス
タのソースドレイン領域となるｐ型拡散領域、１１はフ
ィールド絶縁膜を示している。また、参照符号Ａはｎ型
の第１島領域、Ｂはｎ型の第２島領域、Ｃは第３島領
域、Ｑ１，Ｑ２，Ｑ３，Ｑ４は寄生トランジスタを示し
ている。
はｐ型のシリコン基板、２はｎ型の埋め込み拡散層、３
はシリコン基板１内に形成され、下層部（深層部）素子
分離となるｐ型の第１高濃度分離拡散層、４はｎ型のエ
ピタキシャル層を示している。参照符号５ａはエピタキ
シャル層４内に形成され、上層部素子分離となるｐ型の
低濃度分離拡散層、５ｂは低濃度分離拡散層と同時にエ
ピタキシャル層４の第３島領域Ｃに形成され、ＮＭＯＳ
トランジスタが形成されるｐ型ウェル領域、６は第３島
領域Ｃに形成され、ＰＭＯＳトランジスタが形成される
ｎ型ウェル領域を示している。参照符号７はＭＯＳトラ
ンジスタのゲート電極、８ａは電極形成領域となるｎ型
拡散領域、８ｂはバイポーラトランジスタを構成するｎ
型拡散領域、８ｃはＮＭＯＳトランジスタのソースドレ
イン領域となるｎ型拡散領域、９ａはｐ型拡散抵抗素子
を構成するｐ型拡散領域、９ｂはバイポーラトランジス
タを構成するｐ型拡散領域、９ｃはＰＭＯＳトランジス
タのソースドレイン領域となるｐ型拡散領域、１１はフ
ィールド絶縁膜を示している。また、参照符号Ａはｎ型
の第１島領域、Ｂはｎ型の第２島領域、Ｃは第３島領
域、Ｑ１，Ｑ２，Ｑ３，Ｑ４は寄生トランジスタを示し
ている。
【０００５】図２３および図２４に示すように、素子分
離領域に形成された低濃度分離拡散層５ａおよび第１高
濃度分離拡散層３によって、エピタキシャル層４が複数
の島領域Ａ，Ｂ，Ｃに分離されている。また、ｎ型拡散
領域８ｂは、通常（ＯＮ時）電位Ｖｃｃに固定されてい
る。また、ｐ型のシリコン基板１はＧＮＤ（図示省略）
に固定されている。
離領域に形成された低濃度分離拡散層５ａおよび第１高
濃度分離拡散層３によって、エピタキシャル層４が複数
の島領域Ａ，Ｂ，Ｃに分離されている。また、ｎ型拡散
領域８ｂは、通常（ＯＮ時）電位Ｖｃｃに固定されてい
る。また、ｐ型のシリコン基板１はＧＮＤ（図示省略）
に固定されている。
【０００６】次に、上記半導体装置の製造方法について
説明する。図２５〜図２９は、従来の半導体装置の製造
方法を説明するための断面図である。先ず、図２５に示
すように、ｐ型のシリコン基板１上に、シリコン酸化膜
１００を形成する。次に、シリコン酸化膜１００をパタ
ーニングする。そして、シリコン酸化膜１００をマスク
（ハードマスク）としてｎ型不純物を注入し、アニール
（熱処理）する。続いて、シリコン酸化膜１００を除去
する。これにより、ｎ型の埋め込み拡散層２が形成され
る。
説明する。図２５〜図２９は、従来の半導体装置の製造
方法を説明するための断面図である。先ず、図２５に示
すように、ｐ型のシリコン基板１上に、シリコン酸化膜
１００を形成する。次に、シリコン酸化膜１００をパタ
ーニングする。そして、シリコン酸化膜１００をマスク
（ハードマスク）としてｎ型不純物を注入し、アニール
（熱処理）する。続いて、シリコン酸化膜１００を除去
する。これにより、ｎ型の埋め込み拡散層２が形成され
る。
【０００７】次に、図２６に示すように、シリコン基板
１上に、シリコン酸化膜１０１を形成する。そして、シ
リコン酸化膜１０１をパターニングする。さらに、シリ
コン酸化膜１０１をマスクとしてｐ型不純物を注入し、
アニールする。続いて、シリコン酸化膜１０１を除去す
る。これにより、第１高濃度分離拡散層３が形成され
る。
１上に、シリコン酸化膜１０１を形成する。そして、シ
リコン酸化膜１０１をパターニングする。さらに、シリ
コン酸化膜１０１をマスクとしてｐ型不純物を注入し、
アニールする。続いて、シリコン酸化膜１０１を除去す
る。これにより、第１高濃度分離拡散層３が形成され
る。
【０００８】そして、図２７に示すように、シリコン基
板１、埋め込み拡散層２および第１高濃度分離拡散層３
上に、エピタキシャル法を用いてｎ型のエピタキシャル
層４を形成する。
板１、埋め込み拡散層２および第１高濃度分離拡散層３
上に、エピタキシャル法を用いてｎ型のエピタキシャル
層４を形成する。
【０００９】次に、図２８に示すように、フォトリソグ
ラフィー技術、ｐ型不純物注入および高温アニールによ
って、選択的に低濃度分離拡散層５ａと、ｐ型ウェル領
域５ｂ（図２４参照）を同時に形成する。そして、上記
ｐ型ウェル領域５ｂと同様に、フォトリソグラフィー技
術、ｎ型不純物注入および高温アニールによって、選択
的にｎ型ウェル領域６（図２４参照）を形成する。
ラフィー技術、ｐ型不純物注入および高温アニールによ
って、選択的に低濃度分離拡散層５ａと、ｐ型ウェル領
域５ｂ（図２４参照）を同時に形成する。そして、上記
ｐ型ウェル領域５ｂと同様に、フォトリソグラフィー技
術、ｎ型不純物注入および高温アニールによって、選択
的にｎ型ウェル領域６（図２４参照）を形成する。
【００１０】次に、図２９に示すように、エピタキシャ
ル層４の所定部分の上層に、フィールド絶縁膜１１を形
成する。そして、エピタキシャル層４上に、ゲート電極
７（図２４参照）を形成し、ｎ型拡散領域８ａ，８ｂ，
８ｃを選択的に形成する。次に、ｐ型拡散領域９ａ，９
ｂ，９ｃを選択的に形成する。これにより、第１島領域
Ａにｐ型拡散領域９ａを有するｐ型拡散抵抗素子が形成
され、第２島領域Ｂにｎ型拡散領域８ｂを有するバイポ
ーラトランジスタが形成される。また、これとともに、
ｐ型ウェル領域５ｂにＮＭＯＳトランジスタが形成さ
れ、ｎ型ウェル領域６にＰＭＯＳトランジスタが形成さ
れる（図２４参照）。すなわち、第３島領域ＣにＣＭＯ
Ｓトランジスタが形成される。
ル層４の所定部分の上層に、フィールド絶縁膜１１を形
成する。そして、エピタキシャル層４上に、ゲート電極
７（図２４参照）を形成し、ｎ型拡散領域８ａ，８ｂ，
８ｃを選択的に形成する。次に、ｐ型拡散領域９ａ，９
ｂ，９ｃを選択的に形成する。これにより、第１島領域
Ａにｐ型拡散領域９ａを有するｐ型拡散抵抗素子が形成
され、第２島領域Ｂにｎ型拡散領域８ｂを有するバイポ
ーラトランジスタが形成される。また、これとともに、
ｐ型ウェル領域５ｂにＮＭＯＳトランジスタが形成さ
れ、ｎ型ウェル領域６にＰＭＯＳトランジスタが形成さ
れる（図２４参照）。すなわち、第３島領域ＣにＣＭＯ
Ｓトランジスタが形成される。
【００１１】
【発明が解決しようとする課題】しかしながら、近年の
半導体装置の微細化が進むにつれ必然的に接合間距離は
縮まり、回路動作上、接合分離にからむ寄生トランジス
タの動作も無視できない状況となっている。上記従来の
半導体装置では、VccのON／OFF時の過渡状態で、ｐ型拡
散領域９ａの電位が第１島領域Ａの電位よりも瞬間的に
高くなり、ｐ型拡散領域９ａから第１島領域Ａに電流が
流れる。これにより、ｐ型拡散領域９ａをエミッタ、第
１島領域Ａをベース、低濃度分離拡散層５ａをコレクタ
とする寄生ｐｎｐトランジスタＱ１が動作し、低濃度分
離拡散層５ａへ電流が流れ込む。ここで、低濃度分離拡
散層５ａへ電流が流れ込むと、低濃度分離拡散層５ａそ
れ自身の抵抗により電位が上昇する。そして、この電位
の上昇により、第２島領域Ｂをエミッタ、低濃度分離拡
散層５ａをベース、第１島領域Ａをコレクタとする寄生
ｎｐｎトランジスタＱ２が導通する。上述したように、
寄生トランジスタＱ１，Ｑ２が動作すると、ｐ型拡散領
域９と第２島領域Ｂとの間に、連続した過大な電流が流
れる。すなわち、ラッチアップ現象が生じてしまう問題
があった。
半導体装置の微細化が進むにつれ必然的に接合間距離は
縮まり、回路動作上、接合分離にからむ寄生トランジス
タの動作も無視できない状況となっている。上記従来の
半導体装置では、VccのON／OFF時の過渡状態で、ｐ型拡
散領域９ａの電位が第１島領域Ａの電位よりも瞬間的に
高くなり、ｐ型拡散領域９ａから第１島領域Ａに電流が
流れる。これにより、ｐ型拡散領域９ａをエミッタ、第
１島領域Ａをベース、低濃度分離拡散層５ａをコレクタ
とする寄生ｐｎｐトランジスタＱ１が動作し、低濃度分
離拡散層５ａへ電流が流れ込む。ここで、低濃度分離拡
散層５ａへ電流が流れ込むと、低濃度分離拡散層５ａそ
れ自身の抵抗により電位が上昇する。そして、この電位
の上昇により、第２島領域Ｂをエミッタ、低濃度分離拡
散層５ａをベース、第１島領域Ａをコレクタとする寄生
ｎｐｎトランジスタＱ２が導通する。上述したように、
寄生トランジスタＱ１，Ｑ２が動作すると、ｐ型拡散領
域９と第２島領域Ｂとの間に、連続した過大な電流が流
れる。すなわち、ラッチアップ現象が生じてしまう問題
があった。
【００１２】また、図２４に示す第３島領域においても
同様に、ＰＭＯＳトランジスタのソースドレイン領域で
あるｐ型拡散領域９ｃをエミッタ、ｎ型ウェル領域６を
ベース、ｐ型ウェル領域５ｂをコレクタとする寄生ｐｎ
ｐトランジスタＱ４が存在し、埋め込み拡散層２をコレ
クタ、ｐ型ウェル領域５ｂをベース、ＮＭＯＳトランジ
スタのソースドレイン領域であるｎ型拡散領域８ｃをエ
ミッタとする寄生ｎｐｎトランジスタＱ３が存在する。
そして、VccのON／OFF時の過渡状態で、ｐ型拡散領域９
からｎ型ウェル領域６に電流が流れ、寄生ｐｎｐトラン
ジスタＱ４が動作する。これにより、ｐ型ウェル領域５
ｂに電流が流れ、ｐ型ウェル領域５ｂの電位が上昇す
る。この時、寄生バイポーラトランジスタＱ３，Ｑ４の
電流利得が増加するため、ＰＭＯＳトランジスタ（のソ
ースドレイン領域９ｃ）とＮＭＯＳトランジスタ（のソ
ースドレイン領域８ｃ）の間で、連続した過大な電流が
流れる。すなわち、ラッチアップ現象が生じてしまう問
題があった。
同様に、ＰＭＯＳトランジスタのソースドレイン領域で
あるｐ型拡散領域９ｃをエミッタ、ｎ型ウェル領域６を
ベース、ｐ型ウェル領域５ｂをコレクタとする寄生ｐｎ
ｐトランジスタＱ４が存在し、埋め込み拡散層２をコレ
クタ、ｐ型ウェル領域５ｂをベース、ＮＭＯＳトランジ
スタのソースドレイン領域であるｎ型拡散領域８ｃをエ
ミッタとする寄生ｎｐｎトランジスタＱ３が存在する。
そして、VccのON／OFF時の過渡状態で、ｐ型拡散領域９
からｎ型ウェル領域６に電流が流れ、寄生ｐｎｐトラン
ジスタＱ４が動作する。これにより、ｐ型ウェル領域５
ｂに電流が流れ、ｐ型ウェル領域５ｂの電位が上昇す
る。この時、寄生バイポーラトランジスタＱ３，Ｑ４の
電流利得が増加するため、ＰＭＯＳトランジスタ（のソ
ースドレイン領域９ｃ）とＮＭＯＳトランジスタ（のソ
ースドレイン領域８ｃ）の間で、連続した過大な電流が
流れる。すなわち、ラッチアップ現象が生じてしまう問
題があった。
【００１３】上記寄生トランジスタの動作を抑制する手
段としては、ｐ型拡散領域９と低濃度分離拡散層５ａの
距離の拡大、低濃度分離拡散層５ａ幅の拡大等が有効で
はあるが、いずれも微細化には逆行したものである。
段としては、ｐ型拡散領域９と低濃度分離拡散層５ａの
距離の拡大、低濃度分離拡散層５ａ幅の拡大等が有効で
はあるが、いずれも微細化には逆行したものである。
【００１４】また、従来の製造方法により製造された半
導体装置では、第１高濃度分離拡散層３と低濃度分離拡
散層５ａの接合部、および埋め込み拡散層２とｐ型ウェ
ル領域５ｂの接合部に、エピタキシャル層４の膜厚及び
不純物濃度、並びに熱処理条件（温度、時間）に依存し
て、不純物の濃度勾配が形成される。近年の微細化に伴
う熱処理の低温化および短縮化により、上記接合部にお
ける不純物拡散が不十分となり、上記接合部に高抵抗層
が形成される可能性がある。このため、前述の寄生ｐｎ
ｐトランジスタＱ１導通によって、低濃度分離拡散層５
ａの電位上昇が容易に起こってしまう問題があった。同
様に、第３島領域Ｃでは、寄生ｐｎｐトランジスタＱ４
導通によって、ｐ型ウェル領域５ｂの電位上昇が容易に
起こってしまう。従って、ラッチアップ現象が発生する
可能性が高いという問題があった。
導体装置では、第１高濃度分離拡散層３と低濃度分離拡
散層５ａの接合部、および埋め込み拡散層２とｐ型ウェ
ル領域５ｂの接合部に、エピタキシャル層４の膜厚及び
不純物濃度、並びに熱処理条件（温度、時間）に依存し
て、不純物の濃度勾配が形成される。近年の微細化に伴
う熱処理の低温化および短縮化により、上記接合部にお
ける不純物拡散が不十分となり、上記接合部に高抵抗層
が形成される可能性がある。このため、前述の寄生ｐｎ
ｐトランジスタＱ１導通によって、低濃度分離拡散層５
ａの電位上昇が容易に起こってしまう問題があった。同
様に、第３島領域Ｃでは、寄生ｐｎｐトランジスタＱ４
導通によって、ｐ型ウェル領域５ｂの電位上昇が容易に
起こってしまう。従って、ラッチアップ現象が発生する
可能性が高いという問題があった。
【００１５】また、低濃度分離拡散層５ａ形成用の不純
物濃度の高濃度化や、不純物注入後の熱処理時間の延長
によって、上記接合部を低抵抗化する方法が考えられ
る。しかし、低濃度分離拡散層５ａはＮＭＯＳトランジ
スタのｐ型ウェル領域５ｂと同時に形成するため、ＮＭ
ＯＳトランジスタの駆動能力が優先される。さらに、低
濃度分離拡散層５ａは、その分離幅を抑えるために、サ
イド拡散抑制も考慮して形成する。すなわち、低濃度分
離拡散層５ａに注入する不純物濃度の高濃度化や熱処理
時間の延長は、ＮＭＯＳトランジスタの性能ダウンとバ
イポーラトランジスタの素子面積増大につながるため、
微細化による高性能化と逆行してしまうという問題があ
る。
物濃度の高濃度化や、不純物注入後の熱処理時間の延長
によって、上記接合部を低抵抗化する方法が考えられ
る。しかし、低濃度分離拡散層５ａはＮＭＯＳトランジ
スタのｐ型ウェル領域５ｂと同時に形成するため、ＮＭ
ＯＳトランジスタの駆動能力が優先される。さらに、低
濃度分離拡散層５ａは、その分離幅を抑えるために、サ
イド拡散抑制も考慮して形成する。すなわち、低濃度分
離拡散層５ａに注入する不純物濃度の高濃度化や熱処理
時間の延長は、ＮＭＯＳトランジスタの性能ダウンとバ
イポーラトランジスタの素子面積増大につながるため、
微細化による高性能化と逆行してしまうという問題があ
る。
【００１６】本発明は、上記従来の課題を解決するため
になされたもので、素子面積を拡大することなく寄生ト
ランジスタの動作を抑制し、ラッチアップ耐量を向上さ
せることを目的とする。また、本発明は、エピタキシャ
ル層の膜厚及び濃度、並びに熱処理条件に依存しない低
抵抗の素子分離を形成することを目的としている。
になされたもので、素子面積を拡大することなく寄生ト
ランジスタの動作を抑制し、ラッチアップ耐量を向上さ
せることを目的とする。また、本発明は、エピタキシャ
ル層の膜厚及び濃度、並びに熱処理条件に依存しない低
抵抗の素子分離を形成することを目的としている。
【００１７】
【課題を解決するための手段】請求項１の発明に係る半
導体装置は、第１導電型の基板と、前記基板の所定部分
の表層に形成された第２導電型の埋め込み拡散層と、前
記埋め込み拡散層を囲むように前記基板内に形成された
第１導電型の第１高濃度分離拡散層と、前記基板、前記
埋め込み拡散層および前記第１高濃度分離拡散層上に形
成された第２導電型のエピタキシャル層と、前記第１高
濃度分離拡散層上の前記エピタキシャル層内に形成され
た第１導電型の第２高濃度分離拡散層と、前記第２高濃
度分離拡散層上に形成され、前記エピタキシャル層を複
数の島領域に分離する第１導電型の低濃度分離拡散層
と、を備えたことを特徴とするものである。
導体装置は、第１導電型の基板と、前記基板の所定部分
の表層に形成された第２導電型の埋め込み拡散層と、前
記埋め込み拡散層を囲むように前記基板内に形成された
第１導電型の第１高濃度分離拡散層と、前記基板、前記
埋め込み拡散層および前記第１高濃度分離拡散層上に形
成された第２導電型のエピタキシャル層と、前記第１高
濃度分離拡散層上の前記エピタキシャル層内に形成され
た第１導電型の第２高濃度分離拡散層と、前記第２高濃
度分離拡散層上に形成され、前記エピタキシャル層を複
数の島領域に分離する第１導電型の低濃度分離拡散層
と、を備えたことを特徴とするものである。
【００１８】請求項２の発明に係る半導体装置は、請求
項１に記載の半導体装置において、前記エピタキシャル
層の第１島領域に形成され、第１導電型の拡散領域を有
する第１回路素子と、前記エピタキシャル層の第２島領
域に形成され、第２導電型の拡散領域を有する第２回路
素子と、を更に備えたことを特徴とするものである。
項１に記載の半導体装置において、前記エピタキシャル
層の第１島領域に形成され、第１導電型の拡散領域を有
する第１回路素子と、前記エピタキシャル層の第２島領
域に形成され、第２導電型の拡散領域を有する第２回路
素子と、を更に備えたことを特徴とするものである。
【００１９】請求項３の発明に係る半導体装置は、請求
項２に記載の半導体装置において、前記第１回路素子が
第１導電型の拡散抵抗素子であり、前記第２回路素子が
バイポーラトランジスタであることを特徴とするもので
ある。
項２に記載の半導体装置において、前記第１回路素子が
第１導電型の拡散抵抗素子であり、前記第２回路素子が
バイポーラトランジスタであることを特徴とするもので
ある。
【００２０】請求項４の発明に係る半導体装置は、請求
項１から３の何れかに記載の半導体装置において、前記
埋め込み拡散層の所定部分上に形成された第１導電型の
高濃度拡散層と、前記高濃度拡散層上で前記エピタキシ
ャル層の第３島領域に形成された第１導電型の第１拡散
層と、前記第１拡散層に隣接して前記第３島領域に形成
された第２導電型の第２拡散層と、を更に備えたことを
特徴とするものである。
項１から３の何れかに記載の半導体装置において、前記
埋め込み拡散層の所定部分上に形成された第１導電型の
高濃度拡散層と、前記高濃度拡散層上で前記エピタキシ
ャル層の第３島領域に形成された第１導電型の第１拡散
層と、前記第１拡散層に隣接して前記第３島領域に形成
された第２導電型の第２拡散層と、を更に備えたことを
特徴とするものである。
【００２１】請求項５の発明に係る半導体装置は、請求
項４に記載の半導体装置において、前記第１拡散層に形
成され、第２導電型の拡散領域を有する第３回路素子
と、前記第２拡散層に形成され、第１導電型の拡散領域
を有する第４回路素子と、を更に備えたことを特徴とす
るものである。
項４に記載の半導体装置において、前記第１拡散層に形
成され、第２導電型の拡散領域を有する第３回路素子
と、前記第２拡散層に形成され、第１導電型の拡散領域
を有する第４回路素子と、を更に備えたことを特徴とす
るものである。
【００２２】請求項６の発明に係る半導体装置は、請求
項５に記載の半導体装置において、前記第３回路素子が
第２導電型の絶縁ゲート型電界効果トランジスタであ
り、前記第４回路素子が第１導電型の絶縁ゲート型電界
効果トランジスタであることを特徴とするものである。
項５に記載の半導体装置において、前記第３回路素子が
第２導電型の絶縁ゲート型電界効果トランジスタであ
り、前記第４回路素子が第１導電型の絶縁ゲート型電界
効果トランジスタであることを特徴とするものである。
【００２３】請求項７の発明に係る半導体装置は、第１
導電型の基板と、前記基板の所定部分の表層に形成され
た第２導電型の埋め込み拡散層と、前記基板および前記
埋め込み拡散層上に形成された第２導電型のエピタキシ
ャル層と、前記埋め込み拡散層の所定部分上に形成され
た第１導電型の高濃度拡散層と、前記高濃度拡散層上に
形成された第１導電型の第１拡散層と、前記第１拡散層
に隣接して前記埋め込み拡散層上に形成された第２導電
型の第２拡散層と、を備えたことを特徴とするものであ
る。
導電型の基板と、前記基板の所定部分の表層に形成され
た第２導電型の埋め込み拡散層と、前記基板および前記
埋め込み拡散層上に形成された第２導電型のエピタキシ
ャル層と、前記埋め込み拡散層の所定部分上に形成され
た第１導電型の高濃度拡散層と、前記高濃度拡散層上に
形成された第１導電型の第１拡散層と、前記第１拡散層
に隣接して前記埋め込み拡散層上に形成された第２導電
型の第２拡散層と、を備えたことを特徴とするものであ
る。
【００２４】請求項８の発明に係る半導体装置は、請求
項７に記載の半導体装置において、前記第１拡散層に形
成された第２導電型の拡散領域を有する第１回路素子
と、前記第２拡散層に形成された第１導電型の拡散領域
を有する第２回路素子と、を更に備えたことを特徴とす
るものである。
項７に記載の半導体装置において、前記第１拡散層に形
成された第２導電型の拡散領域を有する第１回路素子
と、前記第２拡散層に形成された第１導電型の拡散領域
を有する第２回路素子と、を更に備えたことを特徴とす
るものである。
【００２５】請求項９の発明に係る半導体装置は、請求
項８に記載の半導体装置において、前記第１回路素子が
第２導電型の絶縁ゲート型電界効果トランジスタであ
り、前記第２回路素子が第１導電型の絶縁ゲート型電界
効果トランジスタであることを特徴とするものである。
項８に記載の半導体装置において、前記第１回路素子が
第２導電型の絶縁ゲート型電界効果トランジスタであ
り、前記第２回路素子が第１導電型の絶縁ゲート型電界
効果トランジスタであることを特徴とするものである。
【００２６】請求項１０の発明に係る半導体装置の製造
方法は、第１導電型の基板の所定部分表層に、第２導電
型の埋め込み拡散層を形成する工程と、前記埋め込み拡
散層を囲むように前記基板内に第１導電型の第１高濃度
分離拡散層を形成する工程と、前記基板、前記埋め込み
拡散層および前記第１高濃度分離拡散層上に、第２導電
型のエピタキシャル層を形成する工程と、前記第１高濃
度分離拡散層上の前記エピタキシャル層内に、第１導電
型の低濃度分離拡散層を形成する工程と、前記第１高濃
度分離拡散層と前記低濃度分離拡散層の接合部分に、第
１導電型の第２高濃度分離拡散層を形成する工程と、を
含むことを特徴とするものである。
方法は、第１導電型の基板の所定部分表層に、第２導電
型の埋め込み拡散層を形成する工程と、前記埋め込み拡
散層を囲むように前記基板内に第１導電型の第１高濃度
分離拡散層を形成する工程と、前記基板、前記埋め込み
拡散層および前記第１高濃度分離拡散層上に、第２導電
型のエピタキシャル層を形成する工程と、前記第１高濃
度分離拡散層上の前記エピタキシャル層内に、第１導電
型の低濃度分離拡散層を形成する工程と、前記第１高濃
度分離拡散層と前記低濃度分離拡散層の接合部分に、第
１導電型の第２高濃度分離拡散層を形成する工程と、を
含むことを特徴とするものである。
【００２７】請求項１１の発明に係る半導体装置の製造
方法は、請求項１０に記載の製造方法において、前記第
２高濃度分離拡散層を形成した後、前記エピタキシャル
層の第１島領域に、第１導電型の拡散領域を有する第１
回路素子を形成する工程と、前記エピタキシャル層の第
２島領域に、第２導電型の拡散領域を有する第２回路素
子を形成する工程と、を更に含むことを特徴とするもの
である。
方法は、請求項１０に記載の製造方法において、前記第
２高濃度分離拡散層を形成した後、前記エピタキシャル
層の第１島領域に、第１導電型の拡散領域を有する第１
回路素子を形成する工程と、前記エピタキシャル層の第
２島領域に、第２導電型の拡散領域を有する第２回路素
子を形成する工程と、を更に含むことを特徴とするもの
である。
【００２８】請求項１２の発明に係る半導体装置の製造
方法は、請求項１０又は１１に記載の製造方法におい
て、前記エピタキシャル層を形成した後、前記埋め込み
拡散層上で前記エピタキシャル層の第３島領域に、第１
導電型の第１拡散層を形成する工程と、前記第１拡散層
と隣接して前記第３島領域に、第２導電型の第２拡散層
を形成する工程と、前記埋め込み拡散層と前記第１拡散
層の接合部分に、第１導電型の高濃度拡散層を形成する
工程と、を更に含むことを特徴とするものである。
方法は、請求項１０又は１１に記載の製造方法におい
て、前記エピタキシャル層を形成した後、前記埋め込み
拡散層上で前記エピタキシャル層の第３島領域に、第１
導電型の第１拡散層を形成する工程と、前記第１拡散層
と隣接して前記第３島領域に、第２導電型の第２拡散層
を形成する工程と、前記埋め込み拡散層と前記第１拡散
層の接合部分に、第１導電型の高濃度拡散層を形成する
工程と、を更に含むことを特徴とするものである。
【００２９】請求項１３の発明に係る半導体装置の製造
方法は、請求項１２に記載の製造方法において、前記高
濃度拡散層を形成した後、前記第１拡散層に、第２導電
型の拡散領域を有する第３回路素子を形成する工程と、
前記第２拡散層に、第１導電型の拡散領域を有する第４
回路素子を形成する工程と、を更に含むことを特徴とす
るものである。
方法は、請求項１２に記載の製造方法において、前記高
濃度拡散層を形成した後、前記第１拡散層に、第２導電
型の拡散領域を有する第３回路素子を形成する工程と、
前記第２拡散層に、第１導電型の拡散領域を有する第４
回路素子を形成する工程と、を更に含むことを特徴とす
るものである。
【００３０】請求項１４の発明に係る半導体装置の製造
方法は、請求項１２又は１３に記載の製造方法におい
て、前記第１拡散層を形成する工程と前記低濃度分離拡
散層を形成する工程とが同時に行われ、前記高濃度拡散
層を形成する工程と前記第２高濃度分離拡散層を形成す
る工程とが同時に行われることを特徴とするものであ
る。
方法は、請求項１２又は１３に記載の製造方法におい
て、前記第１拡散層を形成する工程と前記低濃度分離拡
散層を形成する工程とが同時に行われ、前記高濃度拡散
層を形成する工程と前記第２高濃度分離拡散層を形成す
る工程とが同時に行われることを特徴とするものであ
る。
【００３１】請求項１５の発明に係る半導体装置の製造
方法は、第１導電型の基板の所定部分表層に、第２導電
型の埋め込み拡散層を形成する工程と、前記埋め込み拡
散層を囲むように前記基板内に第１導電型の第１高濃度
分離拡散層を形成する工程と、前記基板、前記埋め込み
拡散層および前記第１高濃度分離拡散層上に、第２導電
型のエピタキシャル層を形成する工程と、前記第１高濃
度分離拡散層上の前記エピタキシャル層内に、第１導電
型の低濃度分離拡散層を形成するとともに、前記埋め込
み拡散層上に、第１導電型の第１拡散層を形成する工程
と、前記第１拡散層と隣接して前記埋め込み拡散層上
に、第２導電型の第２拡散層を形成する工程と、前記第
１高濃度分離拡散層と前記低濃度分離拡散層の接合部分
に、第１導電型の第２高濃度分離拡散層を形成するとと
もに、前記埋め込み拡散層と前記第１拡散層の接合部分
に、第１導電型の高濃度拡散層を形成する工程と、を含
むことを特徴とするものである。
方法は、第１導電型の基板の所定部分表層に、第２導電
型の埋め込み拡散層を形成する工程と、前記埋め込み拡
散層を囲むように前記基板内に第１導電型の第１高濃度
分離拡散層を形成する工程と、前記基板、前記埋め込み
拡散層および前記第１高濃度分離拡散層上に、第２導電
型のエピタキシャル層を形成する工程と、前記第１高濃
度分離拡散層上の前記エピタキシャル層内に、第１導電
型の低濃度分離拡散層を形成するとともに、前記埋め込
み拡散層上に、第１導電型の第１拡散層を形成する工程
と、前記第１拡散層と隣接して前記埋め込み拡散層上
に、第２導電型の第２拡散層を形成する工程と、前記第
１高濃度分離拡散層と前記低濃度分離拡散層の接合部分
に、第１導電型の第２高濃度分離拡散層を形成するとと
もに、前記埋め込み拡散層と前記第１拡散層の接合部分
に、第１導電型の高濃度拡散層を形成する工程と、を含
むことを特徴とするものである。
【００３２】請求項１６の発明に係る半導体装置の製造
方法は、請求項１５に記載の製造方法において、前記高
濃度拡散層を形成した後、前記第１拡散層に、第２導電
型の拡散領域を有する第１回路素子を形成する工程と、
前記第２拡散層に、第１導電型の拡散領域を有する第２
回路素子を形成する工程と、を更に含むことを特徴とす
るものである。
方法は、請求項１５に記載の製造方法において、前記高
濃度拡散層を形成した後、前記第１拡散層に、第２導電
型の拡散領域を有する第１回路素子を形成する工程と、
前記第２拡散層に、第１導電型の拡散領域を有する第２
回路素子を形成する工程と、を更に含むことを特徴とす
るものである。
【００３３】請求項１７の発明に係る半導体装置の製造
方法は、請求項１４から１６の何れかに記載の製造方法
において、前記低濃度分離拡散層および前記第１拡散層
を形成する工程と、前記第２高濃度分離拡散層および前
記高濃度拡散層を形成する工程とを同時に行うことを特
徴とするものである。
方法は、請求項１４から１６の何れかに記載の製造方法
において、前記低濃度分離拡散層および前記第１拡散層
を形成する工程と、前記第２高濃度分離拡散層および前
記高濃度拡散層を形成する工程とを同時に行うことを特
徴とするものである。
【００３４】請求項１８の発明に係る半導体装置の製造
方法は、請求項１７に記載の製造方法において、前記低
濃度分離拡散層、前記第１拡散層、前記第２高濃度分離
拡散層および前記高濃度拡散層の形成は、同一マスクで
不純物を複数回注入して、当該不純物を熱拡散させる工
程を有し、前記複数回で注入された不純物の深さが異な
ることを特徴とするものである。
方法は、請求項１７に記載の製造方法において、前記低
濃度分離拡散層、前記第１拡散層、前記第２高濃度分離
拡散層および前記高濃度拡散層の形成は、同一マスクで
不純物を複数回注入して、当該不純物を熱拡散させる工
程を有し、前記複数回で注入された不純物の深さが異な
ることを特徴とするものである。
【００３５】請求項１９の発明に係る半導体装置の製造
方法は、請求項１４から１６の何れかに記載の製造方法
において、前記低濃度分離拡散層および前記第１拡散層
の形成は、同一マスクで不純物を複数回注入して、当該
不純物を熱拡散させる工程を有し、前記複数回で注入さ
れた不純物の深さが異なることを特徴とするものであ
る。
方法は、請求項１４から１６の何れかに記載の製造方法
において、前記低濃度分離拡散層および前記第１拡散層
の形成は、同一マスクで不純物を複数回注入して、当該
不純物を熱拡散させる工程を有し、前記複数回で注入さ
れた不純物の深さが異なることを特徴とするものであ
る。
【００３６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図中、同一又は相当する部
分には同一の符号を付してその説明を簡略化ないし省略
することがある。 実施の形態１．先ず、半導体装置について説明する。図
１および図２は、本実施の形態１による半導体装置を説
明するための断面図である。詳細には、図１は、本実施
の形態１によるＢｉ−ＣＭＯＳ集積回路のうち、ｐ型拡
散抵抗素子が形成される第１島領域Ａ、ｎｐｎトランジ
スタが形成される第２島領域Ｂ、およびそれらを分離す
る素子分離領域を示している。図２は、本実施の形態１
によるＢｉ−ＣＭＯＳ集積回路のうち、ＣＭＯＳトラン
ジスタが形成される第３島領域Ｃを示している。
施の形態について説明する。図中、同一又は相当する部
分には同一の符号を付してその説明を簡略化ないし省略
することがある。 実施の形態１．先ず、半導体装置について説明する。図
１および図２は、本実施の形態１による半導体装置を説
明するための断面図である。詳細には、図１は、本実施
の形態１によるＢｉ−ＣＭＯＳ集積回路のうち、ｐ型拡
散抵抗素子が形成される第１島領域Ａ、ｎｐｎトランジ
スタが形成される第２島領域Ｂ、およびそれらを分離す
る素子分離領域を示している。図２は、本実施の形態１
によるＢｉ−ＣＭＯＳ集積回路のうち、ＣＭＯＳトラン
ジスタが形成される第３島領域Ｃを示している。
【００３７】図１および図２において、参照符号１は基
板であり、例えばｐ型のシリコン基板、２はｎ型の埋め
込み拡散層、３はシリコン基板１内に形成され、下層部
（深層部）素子分離となるｐ型の第１高濃度分離拡散
層、４はｎ型のエピタキシャル層を示している。参照符
号５ａは第２高濃度分離拡散層５ｃ（後述）上のエピタ
キシャル層４内に形成され、上層部素子分離となるｐ型
の低濃度分離拡散層、５ｂは高濃度拡散層５ｄ上でエピ
タキシャル層４の第３島領域Ｃに形成され、ＮＭＯＳト
ランジスタが形成されるｐ型ウェル領域、５ｃは第１高
濃度分離拡散層３上のエピタキシャル層４内に形成され
たｐ型の第２高濃度分離拡散層、５ｄは埋め込み拡散層
２の所定部分の上層に形成されたｐ型の高濃度拡散層、
６はｐ型ウェル領域５ｂと隣接して第３島領域Ｃに形成
され、ＰＭＯＳトランジスタが形成されるｎ型ウェル領
域を示している。参照符号７はＭＯＳトランジスタのゲ
ート電極、８ａは電極形成領域となるｎ型拡散領域、８
ｂはバイポーラトランジスタを構成するｎ型拡散領域、
８ｃはＮＭＯＳトランジスタのソースドレイン領域とな
るｎ型拡散領域、９ａはｐ型拡散抵抗素子を構成するｐ
型拡散領域、９ｂはバイポーラトランジスタを構成する
ｐ型拡散領域、９ｃはＰＭＯＳトランジスタのソースド
レイン領域となるｐ型拡散領域、１１はフィールド絶縁
膜を示している。
板であり、例えばｐ型のシリコン基板、２はｎ型の埋め
込み拡散層、３はシリコン基板１内に形成され、下層部
（深層部）素子分離となるｐ型の第１高濃度分離拡散
層、４はｎ型のエピタキシャル層を示している。参照符
号５ａは第２高濃度分離拡散層５ｃ（後述）上のエピタ
キシャル層４内に形成され、上層部素子分離となるｐ型
の低濃度分離拡散層、５ｂは高濃度拡散層５ｄ上でエピ
タキシャル層４の第３島領域Ｃに形成され、ＮＭＯＳト
ランジスタが形成されるｐ型ウェル領域、５ｃは第１高
濃度分離拡散層３上のエピタキシャル層４内に形成され
たｐ型の第２高濃度分離拡散層、５ｄは埋め込み拡散層
２の所定部分の上層に形成されたｐ型の高濃度拡散層、
６はｐ型ウェル領域５ｂと隣接して第３島領域Ｃに形成
され、ＰＭＯＳトランジスタが形成されるｎ型ウェル領
域を示している。参照符号７はＭＯＳトランジスタのゲ
ート電極、８ａは電極形成領域となるｎ型拡散領域、８
ｂはバイポーラトランジスタを構成するｎ型拡散領域、
８ｃはＮＭＯＳトランジスタのソースドレイン領域とな
るｎ型拡散領域、９ａはｐ型拡散抵抗素子を構成するｐ
型拡散領域、９ｂはバイポーラトランジスタを構成する
ｐ型拡散領域、９ｃはＰＭＯＳトランジスタのソースド
レイン領域となるｐ型拡散領域、１１はフィールド絶縁
膜を示している。
【００３８】図１および図２に示すように、素子分離領
域に形成された低濃度分離拡散層５ａ、第１高濃度分離
拡散層５ｃおよび第２高濃度拡散層３によって、ｎ型エ
ピタキシャル層４が複数の島領域Ａ，Ｂ，Ｃに分離され
ている。シリコン基板１はＧＮＤ（図示省略）に固定さ
れており、第１島領域Ａに形成されたｎ型拡散領域８ａ
は通常（ＯＮ時）電位Ｖｃｃに固定されている。また、
ｎ型ウェル領域６に形成されたｎ型拡散領域８ａも通常
（ＯＮ時）電位Ｖｃｃに固定されている。
域に形成された低濃度分離拡散層５ａ、第１高濃度分離
拡散層５ｃおよび第２高濃度拡散層３によって、ｎ型エ
ピタキシャル層４が複数の島領域Ａ，Ｂ，Ｃに分離され
ている。シリコン基板１はＧＮＤ（図示省略）に固定さ
れており、第１島領域Ａに形成されたｎ型拡散領域８ａ
は通常（ＯＮ時）電位Ｖｃｃに固定されている。また、
ｎ型ウェル領域６に形成されたｎ型拡散領域８ａも通常
（ＯＮ時）電位Ｖｃｃに固定されている。
【００３９】以上説明したように、上記半導体装置は、
低濃度分離拡散層５ａと低濃度分離拡散層３の接合部
に、ｐ型の第２高濃度分離拡散層５ｃを備えている。こ
の第２高濃度分離拡散層５ｃは、低濃度分離拡散層５ａ
よりも不純物濃度が高く、抵抗が低い。従って、寄生ｐ
ｎｐトランジスタＱ１の動作により低濃度分離拡散層５
ａに電流が流れ込んだ場合でも、第１高濃度分離拡散層
３および低濃度分離拡散層５ａの電位上昇を抑えつつ、
ＧＮＤに接続されたシリコン基板１に電流を流す。すな
わち、上記接合部において、電位上昇を抑制することが
できる。これにより、寄生ｎｐｎトランジスタＱ２の動
作が抑制され、ラッチアップを防止することができる。
従って、ｐ型拡散領域９と活性島領域Ｂとの間に、連続
した過大な電流が流れることを抑制することができ、ラ
ッチアップ耐量を向上させることができる。
低濃度分離拡散層５ａと低濃度分離拡散層３の接合部
に、ｐ型の第２高濃度分離拡散層５ｃを備えている。こ
の第２高濃度分離拡散層５ｃは、低濃度分離拡散層５ａ
よりも不純物濃度が高く、抵抗が低い。従って、寄生ｐ
ｎｐトランジスタＱ１の動作により低濃度分離拡散層５
ａに電流が流れ込んだ場合でも、第１高濃度分離拡散層
３および低濃度分離拡散層５ａの電位上昇を抑えつつ、
ＧＮＤに接続されたシリコン基板１に電流を流す。すな
わち、上記接合部において、電位上昇を抑制することが
できる。これにより、寄生ｎｐｎトランジスタＱ２の動
作が抑制され、ラッチアップを防止することができる。
従って、ｐ型拡散領域９と活性島領域Ｂとの間に、連続
した過大な電流が流れることを抑制することができ、ラ
ッチアップ耐量を向上させることができる。
【００４０】また、上記半導体装置は、ｎ型埋め込み拡
散層２とｐ型ウェル領域５ｂの接合部に、ｐ型の高濃度
拡散層５ｄを備えている。この高濃度拡散層５ｄは、ｐ
型ウェル領域５ｂよりも不純物濃度が高く、抵抗が低
い。従って、寄生ｐｎｐトランジスタＱ４の動作により
ｐ型ウェル領域５ｂに電流が流れ込んだ場合でも、ｐ型
ウェル領域５ｂの電位上昇を抑えつつ、ＧＮＤに接続さ
れたシリコン基板１に電流を流す。すなわち、上記接合
部において、電位上昇を抑制することができる。これに
より、寄生ｎｐｎトランジスタＱ４の動作が抑制され、
第１島領域Ａと第２島領域Ｂとの間のラッチアップを防
止することができる。言い換えれば、寄生トランジスタ
Ｑ３，Ｑ４の電流利得を抑制することができ、ラッチア
ップ耐量を向上させることができる。
散層２とｐ型ウェル領域５ｂの接合部に、ｐ型の高濃度
拡散層５ｄを備えている。この高濃度拡散層５ｄは、ｐ
型ウェル領域５ｂよりも不純物濃度が高く、抵抗が低
い。従って、寄生ｐｎｐトランジスタＱ４の動作により
ｐ型ウェル領域５ｂに電流が流れ込んだ場合でも、ｐ型
ウェル領域５ｂの電位上昇を抑えつつ、ＧＮＤに接続さ
れたシリコン基板１に電流を流す。すなわち、上記接合
部において、電位上昇を抑制することができる。これに
より、寄生ｎｐｎトランジスタＱ４の動作が抑制され、
第１島領域Ａと第２島領域Ｂとの間のラッチアップを防
止することができる。言い換えれば、寄生トランジスタ
Ｑ３，Ｑ４の電流利得を抑制することができ、ラッチア
ップ耐量を向上させることができる。
【００４１】次に、上記半導体装置の製造方法について
説明する。図３〜図１０は、本実施の形態１による半導
体装置の製造方法を説明するための断面図である。先
ず、図３に示すように、シリコン基板１上に、シリコン
酸化膜１００を形成する。次に、フォトリソグラフィー
技術によって、シリコン酸化膜１００をパターニングす
る。そして、パターニングされたシリコン酸化膜１００
をマスクとして、シリコン基板１内にｎ型不純物を注入
する。さらに、シリコン基板１をアニール（熱処理）し
て、ｎ型不純物を拡散させる。続いて、シリコン酸化膜
１００を除去する。これにより、シリコン基板１の所定
部分の上層に、埋め込み拡散層２が形成される。
説明する。図３〜図１０は、本実施の形態１による半導
体装置の製造方法を説明するための断面図である。先
ず、図３に示すように、シリコン基板１上に、シリコン
酸化膜１００を形成する。次に、フォトリソグラフィー
技術によって、シリコン酸化膜１００をパターニングす
る。そして、パターニングされたシリコン酸化膜１００
をマスクとして、シリコン基板１内にｎ型不純物を注入
する。さらに、シリコン基板１をアニール（熱処理）し
て、ｎ型不純物を拡散させる。続いて、シリコン酸化膜
１００を除去する。これにより、シリコン基板１の所定
部分の上層に、埋め込み拡散層２が形成される。
【００４２】次に、図４に示すように、シリコン基板１
上に、シリコン酸化膜１０１を形成する。そして、フォ
トリソグラフィー技術によって、シリコン酸化膜１０１
をパターニングする。さらに、パターニングされたシリ
コン酸化膜１０１をマスクとして、シリコン基板１内に
ｐ型不純物を注入する。続いて、シリコン基板１をアニ
ールして、ｐ型不純物を拡散させる。そして、シリコン
酸化膜１０１を除去する。これにより、埋め込み拡散層
２を囲むようにシリコン基板１内に、第１高濃度分離拡
散層３が形成される。
上に、シリコン酸化膜１０１を形成する。そして、フォ
トリソグラフィー技術によって、シリコン酸化膜１０１
をパターニングする。さらに、パターニングされたシリ
コン酸化膜１０１をマスクとして、シリコン基板１内に
ｐ型不純物を注入する。続いて、シリコン基板１をアニ
ールして、ｐ型不純物を拡散させる。そして、シリコン
酸化膜１０１を除去する。これにより、埋め込み拡散層
２を囲むようにシリコン基板１内に、第１高濃度分離拡
散層３が形成される。
【００４３】そして、図５に示すように、シリコン基板
１、埋め込み拡散層２および第１高濃度分離拡散層３上
に、エピタキシャル法を用いてエピタキシャル層４を例
えば膜厚1.0〜4.0μｍで形成する。
１、埋め込み拡散層２および第１高濃度分離拡散層３上
に、エピタキシャル法を用いてエピタキシャル層４を例
えば膜厚1.0〜4.0μｍで形成する。
【００４４】次に、図６に示すように、フォトリソグラ
フィー技術、ｐ型不純物注入およびアニールによって、
第１高濃度分離拡散層３上のエピタキシャル層４内に低
濃度分離拡散層５ａを形成する。これと同時に、埋め込
み拡散層２の所定部分上にＮＭＯＳトランジスタ形成用
のＰ型ウェル領域５ｂが形成される。
フィー技術、ｐ型不純物注入およびアニールによって、
第１高濃度分離拡散層３上のエピタキシャル層４内に低
濃度分離拡散層５ａを形成する。これと同時に、埋め込
み拡散層２の所定部分上にＮＭＯＳトランジスタ形成用
のＰ型ウェル領域５ｂが形成される。
【００４５】そして、図７に示すように、フォトリソグ
ラフィー技術、ｎ型不純物注入およびアニールによっ
て、ｐ型ウェル領域５ｂと隣接して埋め込み拡散層２上
に、ＰＭＯＳトランジスタ形成用のＮ型ウェル領域６を
形成する。
ラフィー技術、ｎ型不純物注入およびアニールによっ
て、ｐ型ウェル領域５ｂと隣接して埋め込み拡散層２上
に、ＰＭＯＳトランジスタ形成用のＮ型ウェル領域６を
形成する。
【００４６】次に、図８に示すように、エピタキシャル
層４の所定部分の表層に、素子分離となるフィールド絶
縁膜１１をLOCOS法により形成する。
層４の所定部分の表層に、素子分離となるフィールド絶
縁膜１１をLOCOS法により形成する。
【００４７】続いて、図９に示すように、エピタキシャ
ル層４上に、フォトリソグラフィー技術を用いてレジス
トパターン１０２を例えば膜厚1.0〜3.0μｍで形成す
る。この時、レジストパターン１０２形成用のフォトマ
スクは、上記低濃度分離拡散層５ａおよびＰ型ウェル領
域５ｂ形成用のフォトマスクを用いる。そして、レジス
トパターン１０２をマスクとして、例えばボロン等のｐ
型不純物を、加速電圧：350〜500KeV、ドーズ量：1.0E1
2〜3.0E13/cmでエピタキシャル層４内に注入する。さら
に、シリコン基板１をアニールして、ｐ型不純物を拡散
させる。これにより、ｐ型ウェル領域５ｂと埋め込み拡
散層２の接合部に高濃度拡散層５ｄが形成され、低濃度
分離拡散層５ａと第１高濃度分離拡散層３の接合部に第
２高濃度分離拡散層５ｃが形成される（図１０参照）。
ル層４上に、フォトリソグラフィー技術を用いてレジス
トパターン１０２を例えば膜厚1.0〜3.0μｍで形成す
る。この時、レジストパターン１０２形成用のフォトマ
スクは、上記低濃度分離拡散層５ａおよびＰ型ウェル領
域５ｂ形成用のフォトマスクを用いる。そして、レジス
トパターン１０２をマスクとして、例えばボロン等のｐ
型不純物を、加速電圧：350〜500KeV、ドーズ量：1.0E1
2〜3.0E13/cmでエピタキシャル層４内に注入する。さら
に、シリコン基板１をアニールして、ｐ型不純物を拡散
させる。これにより、ｐ型ウェル領域５ｂと埋め込み拡
散層２の接合部に高濃度拡散層５ｄが形成され、低濃度
分離拡散層５ａと第１高濃度分離拡散層３の接合部に第
２高濃度分離拡散層５ｃが形成される（図１０参照）。
【００４８】次に、図１０に示すように、ゲート電極７
を形成し、ｎ型拡散領域８ａ，８ｂ，８ｃを選択的に形
成する。次に、ｐ型拡散領域９ａ，９ｂ，９ｃを選択的
に形成する。これにより、ｐ型ウェル領域５ｂにＮＭＯ
Ｓトランジスタが形成され、ｎ型ウェル領域６にＰＭＯ
Ｓトランジスタが形成される。すなわち、第３島領域Ｃ
にＣＭＯＳトランジスタが形成される。また、これとと
もに、第１島領域Ａにｐ型拡散領域９ａを有するｐ型拡
散抵抗素子が形成され、第２島領域Ｂにｎ型拡散領域８
ｂを有するバイポーラトランジスタが形成される（図１
参照）。
を形成し、ｎ型拡散領域８ａ，８ｂ，８ｃを選択的に形
成する。次に、ｐ型拡散領域９ａ，９ｂ，９ｃを選択的
に形成する。これにより、ｐ型ウェル領域５ｂにＮＭＯ
Ｓトランジスタが形成され、ｎ型ウェル領域６にＰＭＯ
Ｓトランジスタが形成される。すなわち、第３島領域Ｃ
にＣＭＯＳトランジスタが形成される。また、これとと
もに、第１島領域Ａにｐ型拡散領域９ａを有するｐ型拡
散抵抗素子が形成され、第２島領域Ｂにｎ型拡散領域８
ｂを有するバイポーラトランジスタが形成される（図１
参照）。
【００４９】以上説明したように、本実施の形態１で
は、低濃度分離拡散層５ａと第１高濃度分離拡散層３の
接合部に、低抵抗のｐ型高濃度拡散層５ｃを形成した。
これにより、微細化に伴う低温熱処理により接合分離を
形成する場合、すなわち低濃度分離拡散層５ａ形成用の
不純物注入後に低温でアニールする場合でも、従来のよ
うな接合部の抵抗上昇を防止することができ、低抵抗の
素子分離を形成することができる。従って、エピタキシ
ャル層４の膜厚及び濃度、並びに熱処理条件に依存しな
い低抵抗の素子分離を形成することができる。また、低
温熱処理により素子分離を形成することができるため、
素子分離幅は拡大せず、素子面積も拡大しない。従っ
て、素子面積を拡大することなく、寄生トランジスタの
動作を抑制し、ラッチアップ耐量を向上させることがで
きる。
は、低濃度分離拡散層５ａと第１高濃度分離拡散層３の
接合部に、低抵抗のｐ型高濃度拡散層５ｃを形成した。
これにより、微細化に伴う低温熱処理により接合分離を
形成する場合、すなわち低濃度分離拡散層５ａ形成用の
不純物注入後に低温でアニールする場合でも、従来のよ
うな接合部の抵抗上昇を防止することができ、低抵抗の
素子分離を形成することができる。従って、エピタキシ
ャル層４の膜厚及び濃度、並びに熱処理条件に依存しな
い低抵抗の素子分離を形成することができる。また、低
温熱処理により素子分離を形成することができるため、
素子分離幅は拡大せず、素子面積も拡大しない。従っ
て、素子面積を拡大することなく、寄生トランジスタの
動作を抑制し、ラッチアップ耐量を向上させることがで
きる。
【００５０】また、本実施の形態１では、第３島領域Ｃ
においてｐ型ウェル領域５ｂと埋め込み拡散層２の接合
部に、低抵抗の高濃度拡散層５ｄを形成した。これによ
り、微細化に伴う低温熱処理によりｐ型ウェル領域５ｂ
を形成する場合でも、従来のような接合部における抵抗
上昇を防止することができる。従って、ｐ型ウェル領域
５ｂと埋め込み拡散層２の接合部における電位上昇を抑
制することができる。このため、寄生トランジスタＱ４
が動作した場合でも、寄生トランジスタＱ３の動作を抑
制することができ、ラッチアップ耐量を向上させること
ができる。
においてｐ型ウェル領域５ｂと埋め込み拡散層２の接合
部に、低抵抗の高濃度拡散層５ｄを形成した。これによ
り、微細化に伴う低温熱処理によりｐ型ウェル領域５ｂ
を形成する場合でも、従来のような接合部における抵抗
上昇を防止することができる。従って、ｐ型ウェル領域
５ｂと埋め込み拡散層２の接合部における電位上昇を抑
制することができる。このため、寄生トランジスタＱ４
が動作した場合でも、寄生トランジスタＱ３の動作を抑
制することができ、ラッチアップ耐量を向上させること
ができる。
【００５１】また、近年および将来のデバイスの微細化
に伴う低熱処理化によって、低濃度分離拡散層５ａと第
１高濃度分離拡散層３が必ずしも接合しない場合に、本
発明は有効であり、根本的な素子分離形成上必須な技術
となる。ここで、低熱処理化の一例として、熱処理の最
高温度を従来の９５０℃程度から８５０℃以下に低温化
することが挙げられる。しかし、上記低熱処理化は、最
高温度の低温化だけでなく、熱処理トータルとしての低
温化（減少）をいう。従って、最高温度よりも低い温度
での熱処理も含まれ、処理時間との積分和が従来よりも
減少する。
に伴う低熱処理化によって、低濃度分離拡散層５ａと第
１高濃度分離拡散層３が必ずしも接合しない場合に、本
発明は有効であり、根本的な素子分離形成上必須な技術
となる。ここで、低熱処理化の一例として、熱処理の最
高温度を従来の９５０℃程度から８５０℃以下に低温化
することが挙げられる。しかし、上記低熱処理化は、最
高温度の低温化だけでなく、熱処理トータルとしての低
温化（減少）をいう。従って、最高温度よりも低い温度
での熱処理も含まれ、処理時間との積分和が従来よりも
減少する。
【００５２】また、本実施の形態１では、高濃度拡散層
５ｃおよび第２高濃度分離拡散層５ｄ形成用のフォトマ
スクは、低濃度分離拡散層５ａおよびＰ型ウェル領域５
ｂ形成用のフォトマスクを用いることができる。従っ
て、フォトマスクの追加が不要であり、製造コストの上
昇を抑制することができる。
５ｃおよび第２高濃度分離拡散層５ｄ形成用のフォトマ
スクは、低濃度分離拡散層５ａおよびＰ型ウェル領域５
ｂ形成用のフォトマスクを用いることができる。従っ
て、フォトマスクの追加が不要であり、製造コストの上
昇を抑制することができる。
【００５３】実施の形態２．図１１および図１２は、本
発明の実施の形態２による半導体装置を説明するための
断面図である。詳細には、図１１は、本実施の形態２に
よるＢｉ−ＣＭＯＳ集積回路のうち、ｐ型拡散抵抗素子
が形成される第１島領域Ａ、ｎｐｎトランジスタが形成
される第２島領域Ｂ、およびそれらを分離する素子分離
領域を示している。図１２は、本実施の形態２によるＢ
ｉ−ＣＭＯＳ集積回路のうち、ＣＭＯＳトランジスタが
形成される第３島領域Ｃを示している。
発明の実施の形態２による半導体装置を説明するための
断面図である。詳細には、図１１は、本実施の形態２に
よるＢｉ−ＣＭＯＳ集積回路のうち、ｐ型拡散抵抗素子
が形成される第１島領域Ａ、ｎｐｎトランジスタが形成
される第２島領域Ｂ、およびそれらを分離する素子分離
領域を示している。図１２は、本実施の形態２によるＢ
ｉ−ＣＭＯＳ集積回路のうち、ＣＭＯＳトランジスタが
形成される第３島領域Ｃを示している。
【００５４】前述の実施の形態１では低濃度分離拡散層
５ａおよびｐ型ウェル領域５ｂと、第２高濃度分離拡散
層５ｃおよび高濃度拡散層５ｄを別工程で形成したが、
本実施の形態２では、それらを同一工程で形成する。従
って、本実施の形態２による半導体装置の構造は、実施
の形態１による構造と概略同一である。従って、実施の
形態１と同様の効果が得られる。なお、本実施の形態２
による半導体装置の説明は省略する。
５ａおよびｐ型ウェル領域５ｂと、第２高濃度分離拡散
層５ｃおよび高濃度拡散層５ｄを別工程で形成したが、
本実施の形態２では、それらを同一工程で形成する。従
って、本実施の形態２による半導体装置の構造は、実施
の形態１による構造と概略同一である。従って、実施の
形態１と同様の効果が得られる。なお、本実施の形態２
による半導体装置の説明は省略する。
【００５５】次に、本実施の形態２による半導体装置の
製造方法について説明する。図１３から図２０は、本実
施の形態２による半導体装置の製造方法を説明するため
の断面図である。先ず、図１３から図１５に示す工程を
行う。図１３から図１５に示す工程は、前述の実施の形
態１で説明した図３から図５に示す工程と同一であるた
め、説明を省略する。
製造方法について説明する。図１３から図２０は、本実
施の形態２による半導体装置の製造方法を説明するため
の断面図である。先ず、図１３から図１５に示す工程を
行う。図１３から図１５に示す工程は、前述の実施の形
態１で説明した図３から図５に示す工程と同一であるた
め、説明を省略する。
【００５６】次に、図１６に示すように、エピタキシャ
ル層４上に、レジストパターン１０３を例えば膜厚1.0
〜3.0μｍで形成する。そして、レジストパターン１０
３をマスクとして、エピタキシャル層４の上層部に、例
えばボロン等のｐ型不純物を、加速電圧：300〜400KeV
以下、ドーズ量：1.0E12〜13/cm以下の条件で注入す
る。さらに、上記レジストパターン１０３をマスクとし
て、エピタキシャル層４の下層部に、例えばボロン等の
ｐ型不純物を、加速電圧：350〜500KeV、ドーズ量：1.0
E12〜3.0E13/cmで注入する。これにより、１回目の不純
物注入位置よりも０．２〜０．３μｍ程度深い位置に、
２回目の不純物が注入される。なお、上記２回の不純物
注入条件は、ＭＯＳトランジスタ特性の最適化により決
定する。続いて、シリコン基板１をアニールして、２回
の注入工程で注入されたｐ型不純物を拡散させる。これ
により、図１７に示すように、エピタキシャル層４の上
層部に低濃度分離拡散層５ａおよびｐ型ウェル領域５ｂ
が形成されるとともに、エピタキシャル層４の下層部に
第２高濃度分離拡散層５ｃおよび高濃度拡散層５ｄが形
成される。
ル層４上に、レジストパターン１０３を例えば膜厚1.0
〜3.0μｍで形成する。そして、レジストパターン１０
３をマスクとして、エピタキシャル層４の上層部に、例
えばボロン等のｐ型不純物を、加速電圧：300〜400KeV
以下、ドーズ量：1.0E12〜13/cm以下の条件で注入す
る。さらに、上記レジストパターン１０３をマスクとし
て、エピタキシャル層４の下層部に、例えばボロン等の
ｐ型不純物を、加速電圧：350〜500KeV、ドーズ量：1.0
E12〜3.0E13/cmで注入する。これにより、１回目の不純
物注入位置よりも０．２〜０．３μｍ程度深い位置に、
２回目の不純物が注入される。なお、上記２回の不純物
注入条件は、ＭＯＳトランジスタ特性の最適化により決
定する。続いて、シリコン基板１をアニールして、２回
の注入工程で注入されたｐ型不純物を拡散させる。これ
により、図１７に示すように、エピタキシャル層４の上
層部に低濃度分離拡散層５ａおよびｐ型ウェル領域５ｂ
が形成されるとともに、エピタキシャル層４の下層部に
第２高濃度分離拡散層５ｃおよび高濃度拡散層５ｄが形
成される。
【００５７】次に、図１８に示すように、フォトリソグ
ラフィー技術、ｎ型不純物注入および高温アニールによ
って、ｐ型ウェル領域５ｂと隣接してｎ型埋め込み拡散
層２上に、ｎ型ウェル領域６を形成する。
ラフィー技術、ｎ型不純物注入および高温アニールによ
って、ｐ型ウェル領域５ｂと隣接してｎ型埋め込み拡散
層２上に、ｎ型ウェル領域６を形成する。
【００５８】そして、図１９に示すように、エピタキシ
ャル層４の所定部分上に、素子分離となるフィールド絶
縁膜をLOCOS法により形成する。
ャル層４の所定部分上に、素子分離となるフィールド絶
縁膜をLOCOS法により形成する。
【００５９】次に、図２０に示すように、ゲート電極７
を形成し、ｎ型拡散領域８ａ，８ｂ，８ｃを選択的に形
成する。次に、ｐ型拡散領域９ａ，９ｂ，９ｃを選択的
に形成する。これにより、ｐ型ウェル領域５ｂにＮＭＯ
Ｓトランジスタが形成され、ｎ型ウェル領域６にＰＭＯ
Ｓトランジスタが形成される。すなわち、第３島領域Ｃ
にＣＭＯＳトランジスタが形成される。また、これとと
もに、第１島領域Ａにｐ型拡散領域９ａを有するｐ型拡
散抵抗素子が形成され、第２島領域Ｂにｎ型拡散領域８
ｂを有するバイポーラトランジスタが形成される（図１
１参照）。
を形成し、ｎ型拡散領域８ａ，８ｂ，８ｃを選択的に形
成する。次に、ｐ型拡散領域９ａ，９ｂ，９ｃを選択的
に形成する。これにより、ｐ型ウェル領域５ｂにＮＭＯ
Ｓトランジスタが形成され、ｎ型ウェル領域６にＰＭＯ
Ｓトランジスタが形成される。すなわち、第３島領域Ｃ
にＣＭＯＳトランジスタが形成される。また、これとと
もに、第１島領域Ａにｐ型拡散領域９ａを有するｐ型拡
散抵抗素子が形成され、第２島領域Ｂにｎ型拡散領域８
ｂを有するバイポーラトランジスタが形成される（図１
１参照）。
【００６０】以上説明したように、本実施の形態２で
は、エピタキシャル層４を形成した後、同一のレジスト
パターン１０３を用いて不純物を異なる高さで２回注入
し、この異なる位置に注入された不純物を同時に熱拡散
させた。これにより、低濃度分離拡散層５ａ、ｐ型ウェ
ル領域５ｂ、第２高濃度分離拡散層５ｃおよび高濃度拡
散層５ｄを同時に形成することができる。従って、実施
の形態１よりもレジストパターン形成工程およびアニー
ル工程をそれぞれ１回減らすことができる。これによ
り、製造コストを抑えることができる。
は、エピタキシャル層４を形成した後、同一のレジスト
パターン１０３を用いて不純物を異なる高さで２回注入
し、この異なる位置に注入された不純物を同時に熱拡散
させた。これにより、低濃度分離拡散層５ａ、ｐ型ウェ
ル領域５ｂ、第２高濃度分離拡散層５ｃおよび高濃度拡
散層５ｄを同時に形成することができる。従って、実施
の形態１よりもレジストパターン形成工程およびアニー
ル工程をそれぞれ１回減らすことができる。これによ
り、製造コストを抑えることができる。
【００６１】実施の形態３．図２１および図２２は、本
発明の実施の形態３による半導体装置を説明するための
断面図である。詳細には、図２１は、本実施の形態３に
よるＢｉ−ＣＭＯＳ集積回路のうち、ｐ型拡散抵抗素子
が形成される第１島領域Ａ、ｎｐｎトランジスタが形成
される第２島領域Ｂ、およびそれらを分離する素子分離
領域を示している。図２２は、本実施の形態３によるＢ
ｉ−ＣＭＯＳ集積回路のうち、ＣＭＯＳトランジスタが
形成される第３島領域Ｃを示している。
発明の実施の形態３による半導体装置を説明するための
断面図である。詳細には、図２１は、本実施の形態３に
よるＢｉ−ＣＭＯＳ集積回路のうち、ｐ型拡散抵抗素子
が形成される第１島領域Ａ、ｎｐｎトランジスタが形成
される第２島領域Ｂ、およびそれらを分離する素子分離
領域を示している。図２２は、本実施の形態３によるＢ
ｉ−ＣＭＯＳ集積回路のうち、ＣＭＯＳトランジスタが
形成される第３島領域Ｃを示している。
【００６２】本実施の形態３では、前述の実施の形態１
における第２高濃度分離拡散層５ｃおよび高濃度拡散層
５ｄの形成方法と、実施の形態２による第２高濃度分離
拡散層５ｃおよび高濃度拡散層５ｄの形成方法の両方を
併用している。本実施の形態３によれば、低濃度分離拡
散層５ａと第１高濃度分離拡散層３の間に、第２高濃度
分離拡散層５ｃを形成した。また、ｐ型ウェル領域５ｂ
と埋め込み拡散層２の間に、高濃度拡散層５ｄを形成し
た。従って、実施の形態１と同様の効果が得られる。
における第２高濃度分離拡散層５ｃおよび高濃度拡散層
５ｄの形成方法と、実施の形態２による第２高濃度分離
拡散層５ｃおよび高濃度拡散層５ｄの形成方法の両方を
併用している。本実施の形態３によれば、低濃度分離拡
散層５ａと第１高濃度分離拡散層３の間に、第２高濃度
分離拡散層５ｃを形成した。また、ｐ型ウェル領域５ｂ
と埋め込み拡散層２の間に、高濃度拡散層５ｄを形成し
た。従って、実施の形態１と同様の効果が得られる。
【００６３】
【発明の効果】本発明によれば、素子面積を拡大するこ
となく寄生トランジスタの動作を抑制し、ラッチアップ
耐量を向上させることができる。また、エピタキシャル
層の膜厚及び濃度、並びに熱処理条件に依存しない低抵
抗の素子分離を形成することができる。
となく寄生トランジスタの動作を抑制し、ラッチアップ
耐量を向上させることができる。また、エピタキシャル
層の膜厚及び濃度、並びに熱処理条件に依存しない低抵
抗の素子分離を形成することができる。
【図１】 本発明の実施の形態１による半導体装置を説
明するための断面図である。
明するための断面図である。
【図２】 本発明の実施の形態１による半導体装置を説
明するための断面図である。
明するための断面図である。
【図３】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その１）。
造方法を説明するための断面図である（その１）。
【図４】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その２）。
造方法を説明するための断面図である（その２）。
【図５】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その３）。
造方法を説明するための断面図である（その３）。
【図６】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その４）。
造方法を説明するための断面図である（その４）。
【図７】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その５）。
造方法を説明するための断面図である（その５）。
【図８】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その６）。
造方法を説明するための断面図である（その６）。
【図９】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その７）。
造方法を説明するための断面図である（その７）。
【図１０】 本発明の実施の形態１による半導体装置の
製造方法を説明するための断面図である（その８）。
製造方法を説明するための断面図である（その８）。
【図１１】 本発明の実施の形態２による半導体装置を
説明するための断面図である。
説明するための断面図である。
【図１２】 本発明の実施の形態２による半導体装置を
説明するための断面図である。
説明するための断面図である。
【図１３】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その１）。
製造方法を説明するための断面図である（その１）。
【図１４】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その２）。
製造方法を説明するための断面図である（その２）。
【図１５】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その３）。
製造方法を説明するための断面図である（その３）。
【図１６】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その４）。
製造方法を説明するための断面図である（その４）。
【図１７】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その５）。
製造方法を説明するための断面図である（その５）。
【図１８】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その６）。
製造方法を説明するための断面図である（その６）。
【図１９】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その７）。
製造方法を説明するための断面図である（その７）。
【図２０】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その８）。
製造方法を説明するための断面図である（その８）。
【図２１】 本発明の実施の形態３による半導体装置を
説明するための断面図である。
説明するための断面図である。
【図２２】 本発明の実施の形態３による半導体装置を
説明するための断面図である。
説明するための断面図である。
【図２３】 従来の半導体装置を説明するための断面図
である。
である。
【図２４】 従来の半導体装置を説明するための断面図
である。
である。
【図２５】 従来の半導体装置の製造方法を説明するた
めの断面図である（その１）。
めの断面図である（その１）。
【図２６】 従来の半導体装置の製造方法を説明するた
めの断面図である（その２）。
めの断面図である（その２）。
【図２７】 従来の半導体装置の製造方法を説明するた
めの断面図である（その３）。
めの断面図である（その３）。
【図２８】 従来の半導体装置の製造方法を説明するた
めの断面図である（その４）。
めの断面図である（その４）。
【図２９】 従来の半導体装置の製造方法を説明するた
めの断面図である（その５）。
めの断面図である（その５）。
１ 基板（ｐ型シリコン基板）、 ２ 埋め込み拡散
層、 ３ 第１高濃度拡散層、 ４ エピタキシャル
層、 ５ａ 低濃度分離拡散層、 ５ｂ ｐ型ウェル領
域（第１拡散層）、 ５ｃ 第２高濃度分離拡散層、
５ｄ 高濃度拡散層、 ６ ｎ型ウェル領域（第２拡散
層）、 ７ ゲート電極、 ８ａ，８ｂ，８ｃ ｎ型拡
散領域、 ９ａ，９ｂ，９ｃ ｐ型拡散領域、 １１
フィールド絶縁膜、 １００，１０１ シリコン酸化
膜、１０２，１０３ レジストパターン、 Ａ 第１島
領域、 Ｂ 第２島領域、 Ｃ 第３島領域、 Ｑ１，
Ｑ４ 寄生ｐｎｐトランジスタ、 Ｑ２，Ｑ３ 寄生ｎ
ｐｎトランジスタ。
層、 ３ 第１高濃度拡散層、 ４ エピタキシャル
層、 ５ａ 低濃度分離拡散層、 ５ｂ ｐ型ウェル領
域（第１拡散層）、 ５ｃ 第２高濃度分離拡散層、
５ｄ 高濃度拡散層、 ６ ｎ型ウェル領域（第２拡散
層）、 ７ ゲート電極、 ８ａ，８ｂ，８ｃ ｎ型拡
散領域、 ９ａ，９ｂ，９ｃ ｐ型拡散領域、 １１
フィールド絶縁膜、 １００，１０１ シリコン酸化
膜、１０２，１０３ レジストパターン、 Ａ 第１島
領域、 Ｂ 第２島領域、 Ｃ 第３島領域、 Ｑ１，
Ｑ４ 寄生ｐｎｐトランジスタ、 Ｑ２，Ｑ３ 寄生ｎ
ｐｎトランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F032 AA13 AB01 BA01 BB01 BB06
CA17 CA18 DA43
5F048 AA03 AA04 AC05 AC10 BA03
BB05 BE03 BG12 BH01 CA03
CA07 CA14
5F082 AA40 BA02 BC01 BC09 BC16
EA10
Claims (19)
- 【請求項１】 第１導電型の基板と、 前記基板の所定部分の表層に形成された第２導電型の埋
め込み拡散層と、 前記埋め込み拡散層を囲むように前記基板内に形成され
た第１導電型の第１高濃度分離拡散層と、 前記基板、前記埋め込み拡散層および前記第１高濃度分
離拡散層上に形成された第２導電型のエピタキシャル層
と、 前記第１高濃度分離拡散層上の前記エピタキシャル層内
に形成された第１導電型の第２高濃度分離拡散層と、 前記第２高濃度分離拡散層上に形成され、前記エピタキ
シャル層を複数の島領域に分離する第１導電型の低濃度
分離拡散層と、 を備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記エピタキシャル層の第１島領域に形成され、第１導
電型の拡散領域を有する第１回路素子と、 前記エピタキシャル層の第２島領域に形成され、第２導
電型の拡散領域を有する第２回路素子と、 を更に備えたことを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前記第１回路素子が第１導電型の拡散抵抗素子であり、
前記第２回路素子がバイポーラトランジスタであること
を特徴とする半導体装置。 - 【請求項４】 請求項１から３の何れかに記載の半導体
装置において、 前記埋め込み拡散層の所定部分上に形成された第１導電
型の高濃度拡散層と、 前記高濃度拡散層上で前記エピタキシャル層の第３島領
域に形成された第１導電型の第１拡散層と、 前記第１拡散層に隣接して前記第３島領域に形成された
第２導電型の第２拡散層と、 を更に備えたことを特徴とする半導体装置。 - 【請求項５】 請求項４に記載の半導体装置において、 前記第１拡散層に形成され、第２導電型の拡散領域を有
する第３回路素子と、 前記第２拡散層に形成され、第１導電型の拡散領域を有
する第４回路素子と、 を更に備えたことを特徴とする半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、 前記第３回路素子が第２導電型の絶縁ゲート型電界効果
トランジスタであり、前記第４回路素子が第１導電型の
絶縁ゲート型電界効果トランジスタであることを特徴と
する半導体装置。 - 【請求項７】 第１導電型の基板と、 前記基板の所定部分の表層に形成された第２導電型の埋
め込み拡散層と、 前記基板および前記埋め込み拡散層上に形成された第２
導電型のエピタキシャル層と、 前記埋め込み拡散層の所定部分上に形成された第１導電
型の高濃度拡散層と、 前記高濃度拡散層上に形成された第１導電型の第１拡散
層と、 前記第１拡散層に隣接して前記埋め込み拡散層上に形成
された第２導電型の第２拡散層と、 を備えたことを特徴とする半導体装置。 - 【請求項８】 請求項７に記載の半導体装置において、 前記第１拡散層に形成された第２導電型の拡散領域を有
する第１回路素子と、 前記第２拡散層に形成された第１導電型の拡散領域を有
する第２回路素子と、 を更に備えたことを特徴とする半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、 前記第１回路素子が第２導電型の絶縁ゲート型電界効果
トランジスタであり、前記第２回路素子が第１導電型の
絶縁ゲート型電界効果トランジスタであることを特徴と
する半導体装置。 - 【請求項１０】 第１導電型の基板の所定部分表層に、
第２導電型の埋め込み拡散層を形成する工程と、 前記埋め込み拡散層を囲むように前記基板内に第１導電
型の第１高濃度分離拡散層を形成する工程と、 前記基板、前記埋め込み拡散層および前記第１高濃度分
離拡散層上に、第２導電型のエピタキシャル層を形成す
る工程と、 前記第１高濃度分離拡散層上の前記エピタキシャル層内
に、第１導電型の低濃度分離拡散層を形成する工程と、 前記第１高濃度分離拡散層と前記低濃度分離拡散層の接
合部分に、第１導電型の第２高濃度分離拡散層を形成す
る工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１０に記載の製造方法におい
て、 前記第２高濃度分離拡散層を形成した後、前記エピタキ
シャル層の第１島領域に、第１導電型の拡散領域を有す
る第１回路素子を形成する工程と、 前記エピタキシャル層の第２島領域に、第２導電型の拡
散領域を有する第２回路素子を形成する工程と、を更に
含むことを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１０又は１１に記載の製造方法
において、 前記エピタキシャル層を形成した後、前記埋め込み拡散
層上で前記エピタキシャル層の第３島領域に、第１導電
型の第１拡散層を形成する工程と、 前記第１拡散層と隣接して前記第３島領域に、第２導電
型の第２拡散層を形成する工程と、 前記埋め込み拡散層と前記第１拡散層の接合部分に、第
１導電型の高濃度拡散層を形成する工程と、を更に含む
ことを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２に記載の製造方法におい
て、 前記高濃度拡散層を形成した後、前記第１拡散層に、第
２導電型の拡散領域を有する第３回路素子を形成する工
程と、 前記第２拡散層に、第１導電型の拡散領域を有する第４
回路素子を形成する工程と、を更に含むことを特徴とす
る半導体装置の製造方法。 - 【請求項１４】 請求項１２又は１３に記載の製造方法
において、 前記第１拡散層を形成する工程と前記低濃度分離拡散層
を形成する工程とが同時に行われ、前記高濃度拡散層を
形成する工程と前記第２高濃度分離拡散層を形成する工
程とが同時に行われることを特徴とする半導体装置の製
造方法。 - 【請求項１５】 第１導電型の基板の所定部分表層に、
第２導電型の埋め込み拡散層を形成する工程と、 前記埋め込み拡散層を囲むように前記基板内に第１導電
型の第１高濃度分離拡散層を形成する工程と、 前記基板、前記埋め込み拡散層および前記第１高濃度分
離拡散層上に、第２導電型のエピタキシャル層を形成す
る工程と、 前記第１高濃度分離拡散層上の前記エピタキシャル層内
に、第１導電型の低濃度分離拡散層を形成するととも
に、前記埋め込み拡散層上に、第１導電型の第１拡散層
を形成する工程と、 前記第１拡散層と隣接して前記埋め込み拡散層上に、第
２導電型の第２拡散層を形成する工程と、 前記第１高濃度分離拡散層と前記低濃度分離拡散層の接
合部分に、第１導電型の第２高濃度分離拡散層を形成す
るとともに、前記埋め込み拡散層と前記第１拡散層の接
合部分に、第１導電型の高濃度拡散層を形成する工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１５に記載の製造方法におい
て、 前記高濃度拡散層を形成した後、 前記第１拡散層に、第２導電型の拡散領域を有する第１
回路素子を形成する工程と、 前記第２拡散層に、第１導電型の拡散領域を有する第２
回路素子を形成する工程と、を更に含むことを特徴とす
る半導体装置の製造方法。 - 【請求項１７】 請求項１４から１６の何れかに記載の
製造方法において、 前記低濃度分離拡散層および前記第１拡散層を形成する
工程と、前記第２高濃度分離拡散層および前記高濃度拡
散層を形成する工程とを同時に行うことを特徴とする半
導体装置の製造方法。 - 【請求項１８】 請求項１７に記載の製造方法におい
て、 前記低濃度分離拡散層、前記第１拡散層、前記第２高濃
度分離拡散層および前記高濃度拡散層の形成は、同一マ
スクで不純物を複数回注入して、当該不純物を熱拡散さ
せる工程を有し、 前記複数回で注入された不純物の深さが異なることを特
徴とする半導体装置の製造方法。 - 【請求項１９】 請求項１４から１６の何れかに記載の
製造方法において、 前記低濃度分離拡散層および前記第１拡散層の形成は、
同一マスクで不純物を複数回注入して、当該不純物を熱
拡散させる工程を有し、 前記複数回で注入された不純物の深さが異なることを特
徴とする半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP2001197190A JP2003017603A (ja) | 2001-06-28 | 2001-06-28 | 半導体装置およびその製造方法 |
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| US13/106,914 US20110212594A1 (en) | 2001-06-28 | 2011-05-13 | Semiconductor device having element isolation region |
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|---|---|---|---|
| JP2001197190A JP2003017603A (ja) | 2001-06-28 | 2001-06-28 | 半導体装置およびその製造方法 |
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|---|---|
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ID=19034838
Family Applications (1)
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|---|---|---|---|
| JP2001197190A Pending JP2003017603A (ja) | 2001-06-28 | 2001-06-28 | 半導体装置およびその製造方法 |
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