JP3028841B2 - Ｐｗｍ発生回路 - Google Patents
Ｐｗｍ発生回路Info
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- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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- G—PHYSICS
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- G01R7/04—Instruments capable of converting two or more currents or voltages into a single mechanical displacement for forming a quotient
- G01R7/06—Instruments capable of converting two or more currents or voltages into a single mechanical displacement for forming a quotient moving-iron type
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばコイル負荷をPWM信号により制御す
るためのPWM発生回路に関する。
るためのPWM発生回路に関する。
（従来の技術） 従来、デジタル処理によってPWM信号を発生するPWM発
生回路には、例えば第４図に示すようなものが知られて
いる。ここで、１はＮビットバイナリカウンタ、２は比
較回路、３はラッチである。
生回路には、例えば第４図に示すようなものが知られて
いる。ここで、１はＮビットバイナリカウンタ、２は比
較回路、３はラッチである。
上記PWM発生回路において、サイクリックに変化する
Ｎビットのバイナリデータは、Ｎビットバイナリカウン
タ１から比較回路２へ入力される。また、Ｎビットのデ
ジタルデータは、ラッチ３を介して比較回路２へ入力さ
れる。比較回路２は、ＮビットのバイナリデータとＮビ
ットのデジタルデータとを比較し、所定のPWM信号を出
力する。
Ｎビットのバイナリデータは、Ｎビットバイナリカウン
タ１から比較回路２へ入力される。また、Ｎビットのデ
ジタルデータは、ラッチ３を介して比較回路２へ入力さ
れる。比較回路２は、ＮビットのバイナリデータとＮビ
ットのデジタルデータとを比較し、所定のPWM信号を出
力する。
ここで、PWM DUTY量でコイル負荷を駆動させる場合
には、PWM周波数が約20kHz以上でなければ、コイル負荷
から可聴音が発生することが知られている。このため、
PWM発生回路には、PWM周波数の高周波数化が求められて
いる。
には、PWM周波数が約20kHz以上でなければ、コイル負荷
から可聴音が発生することが知られている。このため、
PWM発生回路には、PWM周波数の高周波数化が求められて
いる。
しかしながら、例えば８ビットのデジタルデータにお
いて、PWM周波数20kHz程度を得ようとすると、PWM DUT
Y量の最小幅は、 となり、高速な回路制御が要求される。なお、この0.19
5μｓという値は、回路動作的に見ても大変に厳しいも
のである。従って、PWM周波数の向上は現実的に困難で
あり、上述したようにコイル負荷からの可聴音の発生が
問題となる。
いて、PWM周波数20kHz程度を得ようとすると、PWM DUT
Y量の最小幅は、 となり、高速な回路制御が要求される。なお、この0.19
5μｓという値は、回路動作的に見ても大変に厳しいも
のである。従って、PWM周波数の向上は現実的に困難で
あり、上述したようにコイル負荷からの可聴音の発生が
問題となる。
一方、例えばビット数を６ビットに減少させた場合、
PWM周波数20kHz程度を得ようとすると、PWM DUTY量の
最小幅を４倍に向上させることができるが、PWM DUTY
分解能が低下するため好ましくない。
PWM周波数20kHz程度を得ようとすると、PWM DUTY量の
最小幅を４倍に向上させることができるが、PWM DUTY
分解能が低下するため好ましくない。
（発明が解決しようとする課題） このように、従来は、PWM周波数が所定値よりも低い
と、コイル負荷から音が発生するという欠点があった。
また、PWM周波数を所定値よりも大きくすると、PWM DU
TY 分解能を低下させなければならないという欠点があ
った。
と、コイル負荷から音が発生するという欠点があった。
また、PWM周波数を所定値よりも大きくすると、PWM DU
TY 分解能を低下させなければならないという欠点があ
った。
本発明は、上記欠点を解決すべくなされたもので、PW
M DUTY 分解能を低下させることなく、即ち高速な回
路制御を必要とすることなく、コイル負荷からの音の発
生をなくし又は比較的小さくできるようなPWM発生回路
を提供することを目的とする。
M DUTY 分解能を低下させることなく、即ち高速な回
路制御を必要とすることなく、コイル負荷からの音の発
生をなくし又は比較的小さくできるようなPWM発生回路
を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明のデジタル回路
は、所定ビットのデジタルデータを一定時間固定する第
１の手段と、所定ビットのバイナリーデータをサイクリ
ックに変化させる第２の手段と、前記所定ビットのデジ
タルデータと前記所定ビットのバイナリーデータとを比
較し、PWMデータを発生する第３の手段とを有するPWM発
生回路において、前記第３の手段に、PWM DUTY量の最
小値をPWMデータへ加算可能な加算機能を持たせ、前記
所定ビットのデジタルデータの固定時間内に、PWM周期
基準で前記PWM DUTY量の最小値の加算を時分割制御し
ている。
は、所定ビットのデジタルデータを一定時間固定する第
１の手段と、所定ビットのバイナリーデータをサイクリ
ックに変化させる第２の手段と、前記所定ビットのデジ
タルデータと前記所定ビットのバイナリーデータとを比
較し、PWMデータを発生する第３の手段とを有するPWM発
生回路において、前記第３の手段に、PWM DUTY量の最
小値をPWMデータへ加算可能な加算機能を持たせ、前記
所定ビットのデジタルデータの固定時間内に、PWM周期
基準で前記PWM DUTY量の最小値の加算を時分割制御し
ている。
また、前記所定ビットのデジタルデータは、ROM又は
デコーダから出力される。
デコーダから出力される。
本発明のデジタル回路は、上記デジタル回路に、さら
にＮビットのデジタルデータのMSB側からＭビットと、
ＮビットのバイナリーデータのLSB側からＭビットとを
比較し、PWMデータにPWM DUTY量の最小値（1/2N-M）を
加算するためのデータを前記第３の手段へ入力する比較
手段を設け、前記PWM DUTY量の最小値を、前記Ｎビッ
トのデジタルデータからＭビットを除いた（Ｎ−Ｍ）ビ
ットのデータに従った量で制御している。
にＮビットのデジタルデータのMSB側からＭビットと、
ＮビットのバイナリーデータのLSB側からＭビットとを
比較し、PWMデータにPWM DUTY量の最小値（1/2N-M）を
加算するためのデータを前記第３の手段へ入力する比較
手段を設け、前記PWM DUTY量の最小値を、前記Ｎビッ
トのデジタルデータからＭビットを除いた（Ｎ−Ｍ）ビ
ットのデータに従った量で制御している。
また、前記第３の手段は、前記第１及び第２の手段か
らのデータと、前記比較回路からのデータとの加算が可
能な加算機能を備えている。
らのデータと、前記比較回路からのデータとの加算が可
能な加算機能を備えている。
本発明のデジタル回路は、あるデジタルデータをROM
又はデコーダによりデータ変換し、そのデータ変換した
データに従い、波形制御する回路において、ROM又はデ
コーダのアドレスとなるＮビットのデータを、所定周期
の2n倍の時間中に1/2M倍し、その1/2M倍されたデータに
ＮビットデータのLSB側からＭビットのデータ量を時分
割的に加算し、ROM又はデコーダのアドレス信号として
いる。
又はデコーダによりデータ変換し、そのデータ変換した
データに従い、波形制御する回路において、ROM又はデ
コーダのアドレスとなるＮビットのデータを、所定周期
の2n倍の時間中に1/2M倍し、その1/2M倍されたデータに
ＮビットデータのLSB側からＭビットのデータ量を時分
割的に加算し、ROM又はデコーダのアドレス信号として
いる。
また、上記デジタル回路から変換され出力されたデー
タについて、さらにＮビットのデジタルデータのMSB側
からＭビットと、ＮビットのバイナリーデータのLSB側
からＭビットとを比較し、PWMデータにPWM DUTY量の最
小値（1/2N-M）を加算するためのデータを前記第３の手
段へ入力し、前記PWM DUTY量の最小値を、前記Ｎビッ
トのデジタルデータからＭビットを除いた（Ｎ−Ｍ）ビ
ットのデータに従った量で制御している。
タについて、さらにＮビットのデジタルデータのMSB側
からＭビットと、ＮビットのバイナリーデータのLSB側
からＭビットとを比較し、PWMデータにPWM DUTY量の最
小値（1/2N-M）を加算するためのデータを前記第３の手
段へ入力し、前記PWM DUTY量の最小値を、前記Ｎビッ
トのデジタルデータからＭビットを除いた（Ｎ−Ｍ）ビ
ットのデータに従った量で制御している。
（作用） このような構成によれば、PWMデータにPWM DUTY量の
最小値が加算可能であるため、PWM DUTY 分解能を低
下させることなく、即ち高速な回路制御を必要とするこ
となく、コイル負荷からの音の発生をなくし又は比較的
小さくすることができる。
最小値が加算可能であるため、PWM DUTY 分解能を低
下させることなく、即ち高速な回路制御を必要とするこ
となく、コイル負荷からの音の発生をなくし又は比較的
小さくすることができる。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。
詳細に説明する。
第１図は、本発明の一実施例に係わるPWM発生回路を
示すものである。ここで、11はバイナリカウンタ、12a
は６ビット加算回路、12bは２ビット加算回路、13aは６
ビットフリップフロップ、13bは２ビットフリップフロ
ップである。
示すものである。ここで、11はバイナリカウンタ、12a
は６ビット加算回路、12bは２ビット加算回路、13aは６
ビットフリップフロップ、13bは２ビットフリップフロ
ップである。
本実施例では、PWM周期64μｓ、DUTY分解能256（８ビ
ット）の場合を想定している。つまり、本発明では、Ｎ
（＝８）ビットデジタルデータのMSB側の６ビット（D3
〜D8）を使用し、６ビット加算回路12aによりPWM信号を
発生させている。また、PWM周期（バイナリカウンタ11
の周期）を基準として、バイナリカウントされたデータ
Q7,Q8と、８ビットデジタルデータのうち、PWM発生用デ
ータとして使用しなかったLSB側のｎ（＝２）ビットの
データD1,D2とが、２ビット加算回路12bにより比較され
る。これにより、データD1,D2は、PWM化（時分割化）さ
れ、６ビット加算回路12aへ入力される。ここで、６ビ
ット加算回路12aは、1/2N-n（＝1/64）のPWM DUTY 加
算機能を有している。
ット）の場合を想定している。つまり、本発明では、Ｎ
（＝８）ビットデジタルデータのMSB側の６ビット（D3
〜D8）を使用し、６ビット加算回路12aによりPWM信号を
発生させている。また、PWM周期（バイナリカウンタ11
の周期）を基準として、バイナリカウントされたデータ
Q7,Q8と、８ビットデジタルデータのうち、PWM発生用デ
ータとして使用しなかったLSB側のｎ（＝２）ビットの
データD1,D2とが、２ビット加算回路12bにより比較され
る。これにより、データD1,D2は、PWM化（時分割化）さ
れ、６ビット加算回路12aへ入力される。ここで、６ビ
ット加算回路12aは、1/2N-n（＝1/64）のPWM DUTY 加
算機能を有している。
次に、上記PWM発生回路の具体的動作について、第２
図に示す波形図を参照しながら説明する。
図に示す波形図を参照しながら説明する。
今、例えばD1,D2が０であり、D3〜D8が10を意味して
いる場合を考える。この場合、CIの入力は０となるた
め、PWM周期１〜４のPWM出力の積分値（時間的）の平均
値は、 となる。また、例えばD1,D2が１であり、D3〜D8が10を
意味している場合を考える。この場合、CIの入力はPWM
周期８のときに立ち上がるため、PWM周期８のPWM出力に
1/64が加算され、PWM周期８のPWM DUTY量は11/64とな
る。従って、PWM周期５〜８のPWM出力の積分値の平均値
は、 となる。さらに、例えばD1,D2が３であり、D3〜D8が10
を意味している場合を考える。この場合、CIの入力はPW
M周期10のときに立ち上がるため、PWM周期10,11,12のPW
M出力に1/64が加算され、PWM周期8,11,12のPWM DUTY量
は11/64となる。従って、PWM周期９〜12のPWM出力の積
分値の平均値は、 となる。
いる場合を考える。この場合、CIの入力は０となるた
め、PWM周期１〜４のPWM出力の積分値（時間的）の平均
値は、 となる。また、例えばD1,D2が１であり、D3〜D8が10を
意味している場合を考える。この場合、CIの入力はPWM
周期８のときに立ち上がるため、PWM周期８のPWM出力に
1/64が加算され、PWM周期８のPWM DUTY量は11/64とな
る。従って、PWM周期５〜８のPWM出力の積分値の平均値
は、 となる。さらに、例えばD1,D2が３であり、D3〜D8が10
を意味している場合を考える。この場合、CIの入力はPW
M周期10のときに立ち上がるため、PWM周期10,11,12のPW
M出力に1/64が加算され、PWM周期8,11,12のPWM DUTY量
は11/64となる。従って、PWM周期９〜12のPWM出力の積
分値の平均値は、 となる。
つまり、Ｎ−ｎ（＝６）ビット加算回路12aは、1/2
N-nのPWM DUTYの加算制御が可能となっている。また、
ｎ（＝２）ビット加算回路12bは、８ビットデジタルデ
ータのLSB側のデータQ1,Q2と、バイナリカウンタ11のサ
イクリックデータQ7,Q8を使用し、８ビットデジタルデ
ータのLSB側のデータQ1,Q2を時分割データにする。この
時分割されたデータは、６ビット加算回路12aへ入力さ
れる。
N-nのPWM DUTYの加算制御が可能となっている。また、
ｎ（＝２）ビット加算回路12bは、８ビットデジタルデ
ータのLSB側のデータQ1,Q2と、バイナリカウンタ11のサ
イクリックデータQ7,Q8を使用し、８ビットデジタルデ
ータのLSB側のデータQ1,Q2を時分割データにする。この
時分割されたデータは、６ビット加算回路12aへ入力さ
れる。
なお、PWM周期は、バイナリカウンタ11のLSB側のビッ
ト数に比例する。本実施例では、バイナリカウンタ11の
LSB側のビット数が６ビットであるため、８ビットと同
様の機能を有しながら６ビットのPWM周期とすることが
できる。また、負荷がPWM信号を積分するものであれ
ば、問題なしに、PWM DUTY 分解能を低下させること
なく、コイル負荷からの音の発生をなくし又は比較的小
さくすることができる。つまり、本実施例では、LSB側
の２ビットのデータD1,D2をPWM化し、６ビット加算回路
12aへ入力している。従って、積分値を実効あるものと
するには、PWM周期を22＝４つをまとめて積分すればよ
い。
ト数に比例する。本実施例では、バイナリカウンタ11の
LSB側のビット数が６ビットであるため、８ビットと同
様の機能を有しながら６ビットのPWM周期とすることが
できる。また、負荷がPWM信号を積分するものであれ
ば、問題なしに、PWM DUTY 分解能を低下させること
なく、コイル負荷からの音の発生をなくし又は比較的小
さくすることができる。つまり、本実施例では、LSB側
の２ビットのデータD1,D2をPWM化し、６ビット加算回路
12aへ入力している。従って、積分値を実効あるものと
するには、PWM周期を22＝４つをまとめて積分すればよ
い。
ところで、上記積分値によりPWM分解能を得ており、
例えば８ビット、基本クロック１μｓのとき、従来のPW
M周波数は、 であったのが、本発明のPWM周波数は、 となるため、PWM周波数を４倍に向上させることができ
る。
例えば８ビット、基本クロック１μｓのとき、従来のPW
M周波数は、 であったのが、本発明のPWM周波数は、 となるため、PWM周波数を４倍に向上させることができ
る。
このような構成によれば、PWM周波数を高くすること
が可能となり、回路動作的にも楽となる。また、コイル
負荷の使用時においても、PWM周波数を2N-n倍に向上さ
せることができる結果、音を小さくし又は発生させなく
することができる。さらに、現状のPWM分解能を落とす
ことがないため、高分解能を有する装置に使用すること
が可能である。
が可能となり、回路動作的にも楽となる。また、コイル
負荷の使用時においても、PWM周波数を2N-n倍に向上さ
せることができる結果、音を小さくし又は発生させなく
することができる。さらに、現状のPWM分解能を落とす
ことがないため、高分解能を有する装置に使用すること
が可能である。
この発明は、特に、２個の直交したコイルで発生する
水平方向及び垂直方向の磁界の強さによって指示角を制
御する交差コイル型メータを駆動するメータ駆動回路に
適しているため、これについて説明する。
水平方向及び垂直方向の磁界の強さによって指示角を制
御する交差コイル型メータを駆動するメータ駆動回路に
適しているため、これについて説明する。
メータ駆動回路としては、例えば、特願昭63−305793
号に開示されたものが知られている。このメータ駆動回
路では、２つのコイルL1,L2から発生する垂直方向の磁
界及び水平方向の磁界の制御は、SINデータ及びCOSデー
タによる角度制御（変換）により行っている。このた
め、角度制御メータの指示誤差を少なくするためには、
このSINデータ及びCOSデータのビット数を増やす必要が
あるが、このビット数の増加は、本発明を使用すれば回
路動作的にも可能となる。具体例を第３図に示すことに
する。同図において、破線内は、前記第１図に示すPWM
発生回路を示している。ここでは、ROMアドレス制御と
して、ROMアドレスをPWM周期の2n倍の時間内に時分割制
御し、アドレスのビット数を減らすことによりROMサイ
ズを小さくできる特徴がある。但し、ROM出力ビット数
を小さくすると、SIN,COSの変換誤差が大きくなるた
め、ビット数を減らすことなくPWM周期を小さくするた
めに、さらに以下に示す制御が必要となる。即ち、Ｎビ
ットのデジタルデータのMSB側からｎビットと、Ｎビッ
トのバイナリーデータのLSB側からｎビットとを比較
し、PWMデータに加算するPWM DUTY量の最小値（1/
2N-n）を、前記Ｎビットのデジタルデータからｎビット
を除いた（Ｎ−ｎ）ビットのデータに従った量で制御す
る。
号に開示されたものが知られている。このメータ駆動回
路では、２つのコイルL1,L2から発生する垂直方向の磁
界及び水平方向の磁界の制御は、SINデータ及びCOSデー
タによる角度制御（変換）により行っている。このた
め、角度制御メータの指示誤差を少なくするためには、
このSINデータ及びCOSデータのビット数を増やす必要が
あるが、このビット数の増加は、本発明を使用すれば回
路動作的にも可能となる。具体例を第３図に示すことに
する。同図において、破線内は、前記第１図に示すPWM
発生回路を示している。ここでは、ROMアドレス制御と
して、ROMアドレスをPWM周期の2n倍の時間内に時分割制
御し、アドレスのビット数を減らすことによりROMサイ
ズを小さくできる特徴がある。但し、ROM出力ビット数
を小さくすると、SIN,COSの変換誤差が大きくなるた
め、ビット数を減らすことなくPWM周期を小さくするた
めに、さらに以下に示す制御が必要となる。即ち、Ｎビ
ットのデジタルデータのMSB側からｎビットと、Ｎビッ
トのバイナリーデータのLSB側からｎビットとを比較
し、PWMデータに加算するPWM DUTY量の最小値（1/
2N-n）を、前記Ｎビットのデジタルデータからｎビット
を除いた（Ｎ−ｎ）ビットのデータに従った量で制御す
る。
第５図は、第３図のROMアドレス制御を実行する回路
の一例を示すものである。
の一例を示すものである。
ＭビットのデータのうちLSB側のｍビットは、ｍビッ
ト加算回路に入力される。また、Ｍビットのデータのう
ちMSB側の（Ｍ−ｍ）ビットは、（Ｍ−ｍ）ビット加算
回路に入力される。ｍビットのバイナリカウンタには、
クロックφが入力され、ｍビットのバイナリカウンタの
出力は、ｍビット加算回路に入力される。（Ｍ−ｍ）ビ
ットの出力データは、（Ｍ−ｍ）ビット加算回路から出
力され、SIN ROM及びCOS ROMに供給される。
ト加算回路に入力される。また、Ｍビットのデータのう
ちMSB側の（Ｍ−ｍ）ビットは、（Ｍ−ｍ）ビット加算
回路に入力される。ｍビットのバイナリカウンタには、
クロックφが入力され、ｍビットのバイナリカウンタの
出力は、ｍビット加算回路に入力される。（Ｍ−ｍ）ビ
ットの出力データは、（Ｍ−ｍ）ビット加算回路から出
力され、SIN ROM及びCOS ROMに供給される。
［発明の効果］ 以上、説明したように、本発明のPWM発生回路によれ
ば、次のような効果を奏する。
ば、次のような効果を奏する。
PWMデータにPWM DUTY量の最小値（1/2N-n）を加算可
能な加算手段を備えているため、PWM DUTY 分解能を
低下させることなく、即ち高速な回路制御を必要とする
ことなく、コイル負荷からの音の発生をなくし又は比較
的小さくすることが可能なデジタル回路を提供すること
ができる。
能な加算手段を備えているため、PWM DUTY 分解能を
低下させることなく、即ち高速な回路制御を必要とする
ことなく、コイル負荷からの音の発生をなくし又は比較
的小さくすることが可能なデジタル回路を提供すること
ができる。
第１図は本発明の一実施例に係るPWM発生回路を示すブ
ロック図、第２図は前記第１図のPWM発生回路の基本的
動作を示す波形図、第３図は本発明の他の実施例に係わ
るデジタル回路を示すブロック図、第４図は従来のPWM
発生回路を示すブロック図、第５図は、第３図のROMア
ドレス制御を実行する回路の一例を示す図である。 11……バイナリカウンタ、12a……６ビット加算回路、1
2b……２ビット加算回路、13a……６ビットフリップフ
ロップ、13b……２ビットフリップフロップ。
ロック図、第２図は前記第１図のPWM発生回路の基本的
動作を示す波形図、第３図は本発明の他の実施例に係わ
るデジタル回路を示すブロック図、第４図は従来のPWM
発生回路を示すブロック図、第５図は、第３図のROMア
ドレス制御を実行する回路の一例を示す図である。 11……バイナリカウンタ、12a……６ビット加算回路、1
2b……２ビット加算回路、13a……６ビットフリップフ
ロップ、13b……２ビットフリップフロップ。
Claims (3)
- 【請求項１】Ｎビットのデジタルデータを一定時間保持
する第１の手段と、Ｎビットのバイナリーデータをサイ
クリックに変化させる第２の手段と、Ｎビットのデジタ
ルデータとＮビットのバイナリーデータとを使用し、PW
Mデータを発生する第３の手段とを有するPWM発生回路に
おいて、 前記第３の手段は、前記デジタルデータのｎビットと前
記バイナリーデータのｎビットを使用してPWM化された
データを生成する第１の加算回路と、前記デジタルデー
タのＮ−ｎビットと前記バイナリーデータのＮ−ｎビッ
トを使用してPWMデータを生成する第２の加算回路とか
ら構成され、 前記第１手段がデジタルデータを保持する一定時間をPW
M周期とした場合に、前記PWM周期の2n倍の時間内におい
て、前記第３の手段は、前記PWM化されたデータに基づ
いて、各PWMデータに、前記PWMデータのPWM DUTY量の
最小値を加算し得る加算機能を有し、 前記PWM周期の2n倍の時間内のPWMデータがまとめて積分
され、かつ、平均値が求められることを特徴とするPWM
発生回路。 - 【請求項２】前記Ｎビットのデジタルデータは、ROM又
はデコーダから出力されるSIN,COSの関数データである
ことを特徴とする請求項１記載のPWM発生回路。 - 【請求項３】前記第１の加算回路は、前記デジタルデー
タのLSB側のｎビットと前記バイナリーデータのMSB側の
ｎビットを使用して前記PWM化されたデータを生成し、
前記第２の加算回路は、前記デジタルデータのMSB側の
Ｎ−ｎビットと前記バイナリーデータのLSB側のＮ−ｎ
ビットを使用して前記PWMデータを生成し、前記PWMデー
タのPWM DUTY量の最小値は、前記PWM周期の1/2(N-n)で
あることを特徴とする請求項１記載のPWM発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02259090A JP3028841B2 (ja) | 1990-09-28 | 1990-09-28 | Ｐｗｍ発生回路 |
| KR1019910016876A KR950001435B1 (ko) | 1990-09-28 | 1991-09-27 | 피더블유엠(pwm)신호발생회로 |
| US07/766,398 US5177373A (en) | 1990-09-28 | 1991-09-27 | Pulse width modulation signal generating circuit providing N-bit resolution |
Applications Claiming Priority (1)
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|---|---|---|---|
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