JP6104501B2 - パルス発生装置及びパルス発生方法 - Google Patents
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Description
パルス幅変調は、例えば、特許文献1に記載されているように、定電流制御回路において、負荷電流を制御するトランジスタのオン、オフ制御に用いられる。
そこで、設定手段によって、入力手段に入力された制御信号に基づいて、第2ビット数に応じて連続した複数のパルスから構成される組を1周期とするように、PWM波形出力手段から出力させるPWM波形が設定される。すなわち、第1ビット数で定められるパルス一つでは、第2ビット数で定められたデューティー比の精度を得ることはできないため、連続した複数のパルスを組み合わせ、これを1周期とすることによって、第2ビット数で定められたデューティー比の精度を得る。
駆動回路10は、パルス発生回路12、絶縁トランス14、整流回路16、被駆動体18を備える。なお、絶縁トランス14の1次側を流れる電流は、不図示の電流測定装置で測定するものとする。
一方、パルス発生回路12に入力される制御信号の第2ビット数は、一例として20ビットとされる。このため、6ビットのPWMパルスそのものだけでは、20ビットの制御信号の解像度1032192を実現できない。
すなわち、6ビットのPWMパルス一つでは、20ビットの制御信号で定められたデューティー比の精度を得ることはできないため、連続した複数の6ビットのPWMパルスを組み合わせることによって、20ビットで定められたデューティー比の精度を得る。
解像度63の6ビットのリニアPWMパルスを用いて解像度126の7ビットのPWMパルスを出力する場合は、6ビットのリニアPWMパルスが2周期組み合わされることで実現される。そして、このように設定された7ビットのPWMパルスが連続して出力されることで、PWM波形となる。
図4の例では、デューティー比50.8%(32/63≒50.8)のリニアPWMパルスAとデューティー比49.2%(31/63≒49.2)のリニアPWMパルスA’が一組とされ、繰り返し出力されることで、50%(63/126=50)のデューティー比である7ビット(6ビット×2=7ビット)のPWMパルスBによるPWM波形が仮想的に実現されることとなる。なお、7ビットのPWMパルスBは、6ビットのリニアPWMパルスが2つ組み合わされて実現されているため、周期が1.26μs(790kHz)となる。
6ビットのリニアPWMパルスを用いて解像度252の8ビットのPWMパルスを出力する場合は、7ビットのPWMパルスを2周期、すなわち6ビットのリニアPWMパルスが4周期組み合わされることで実現される。
図5の例では、デューティー比50.8%(32/63≒50.8)のリニアPWMパルスAを2周期一組として7ビットのPWMパルスBとし、デューティー比50.8%(32/63≒50.8)のリニアPWMパルスAとデューティー比49.2%(31/63≒49.2)のリニアPWMパルスA’を一組として7ビットのPWMパルスB’とする。そして、7ビットのPWMパルスBとPWMパルスB’が一組とされ、繰り返し出力されることで、50.4%(127/252=50.4)のデューティー比である8ビットのPWMパルスCによるPWM波形が仮想的に実現されることとなる。なお、8ビットのPWMパルスCは、リニアPWMパルスが4つ組み合わされて実現されているため、周期が2.52μs(395kHz)となる。
しかしながら、パルス発生回路12に設定部24の機能を実装(プログラミング)するためには、組を構成するリニアPWMパルス各々のデューティー比の決定に規則性を持たせる方が好ましい。
すなわち、制御信号のうち第1ビット数に相当する上位ビットを除いた残りのビットは、上位から桁が一つ増加する毎に、前の桁の2倍のリニアPWMパルスで表わされる。
図9において、リニアは制御信号の最上位の1ビット目から6ビット目の値を表わし、TYPE_Aは制御信号の7ビット目の値を表わし、TYPE_Bは制御信号の8ビット目の値を表わし、TYPE_Cは制御信号の9ビット目の値を表わし、TYPE_Dは制御信号の10ビット目の値を表わし、TYPE_Eは制御信号の11ビット目の値を表わす。なお、以下同様に続き、制御信号が20ビットで示されている場合は、TYPE_Nが制御信号の20ビット目の値を表わすこととなる。
また、設定部24は、制御信号が9ビットの場合では、リニアPWMパルス、制御信号の7ビット目であるTYPE_Aを表わすリニアPWMパルス、制御信号の8ビット目であるTYPE_Bを表わすリニアPWMパルス及び制御信号の7ビット目であるTYPE_Aを表わすリニアPWMパルスに加え、制御信号の9ビット目であるTYPE_Cを表わすリニアPWMパルス、制御信号の7ビット目であるTYPE_Aを表わすリニアPWMパルス、制御信号の8ビット目であるTYPE_Bを表わすリニアPWMパルス、及び制御信号の7ビット目であるTYPE_Aを表わすリニアPWMパルスが連続した組として出力されるように設定する。
if(blkcnt[r:0]=="1<<r"){LINEAR_DATA=TARGET_DATA[N-1:N-M]+TARGET_DATA[N-M-1-r];}・・・(1)
従って、パルス発生回路12は、出力するリニアPWMパルスのデューティー比を定めるビット数よりも、高い精度のデューティー比を示すPWM波形を出力することができる。
しかしながら、本実施形態に係るパルス発生回路12では、デューティー比の精度が低い精度で十分な場合、制御信号を示す第2ビット数を小さくすることで、パルス発生回路12からは、該低い精度に応じた少ない数のリニアPWMパルスの組を1周期としたPWM波形が出力されることとなる。そのため、本実施形態に係るパルス発生回路12は、低い精度のデューティー比のPWM波形を短い周期(短い時間)で出力することができる。
12 パルス発生回路
20 PWM波形出力部
22 入力コネクタ
24 設定部
Claims (2)
- 一つのパルスが第1ビット数で定められるデューティー比のPWM波形を出力するPWM波形出力手段と、
前記第1ビット数よりも大きい第2ビット数で定められたデューティー比を示す制御信号が入力される入力手段と、
前記入力手段に入力された前記制御信号に基づいて、前記第2ビット数に応じて連続した複数の前記パルスから構成される組を1周期とするように、前記PWM波形出力手段が出力する前記PWM波形を設定する設定手段と、
を備え、
前記設定手段は、
前記第2ビット数と前記第1ビット数の差nを算出することで、前記組を構成する複数の前記パルスの数を2n個とし、
前記第2ビットで示される前記制御信号のうち、前記第1ビット数に相当する上位ビットを前記第1ビット数で定められる一つの前記パルスで表わし、残りのビットを2n−1個(nは前記第2ビット数と前記第1ビット数の差)の前記パルスで表わすように設定し、前記残りのビットを、上位から桁が一つ増加する毎に、前の桁の2倍の数の前記パルスで表わすように設定するパルス発生装置。 - 一つのパルスが第1ビット数で定められるデューティー比のPWM波形を出力するパルス発生方法であって、
前記第1ビット数よりも大きい第2ビット数で定められたデューティー比を示す制御信号が入力される第1工程と、
前記制御信号に基づいて、前記第2ビット数に応じて連続した複数の前記パルスから構成される組を1周期とするように設定する第2工程と、
前記第2工程によって設定された前記組を1周期としてPWM波形を出力する第3工程と、
を含み、
前記第2工程は、
前記第2ビット数と前記第1ビット数の差nを算出することで、前記組を構成する複数の前記パルスの数を2n個とし、
前記第2ビットで示される前記制御信号のうち、前記第1ビット数に相当する上位ビットを前記第1ビット数で定められる一つの前記パルスで表わし、残りのビットを2n−1個(nは前記第2ビット数と前記第1ビット数の差)の前記パルスで表わすように設定し、前記残りのビットを、上位から桁が一つ増加する毎に、前の桁の2倍の数の前記パルスで表わすように設定するパルス発生方法。
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